JP2007073826A

JP2007073826A - ３次元半導体集積回路装置、その製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法。

Info

Publication number: JP2007073826A
Application number: JP2005260774A
Authority: JP
Inventors: Kazuma Tanida; 一真谷田; Manabu Bonshihara; 學盆子原
Original assignee: ZYCUBE KK; ZyCube Co Ltd
Current assignee: ZYCUBE KK; ZyCube Co Ltd
Priority date: 2005-09-08
Filing date: 2005-09-08
Publication date: 2007-03-22

Abstract

【課題】製造歩留まりの優れた３次元半導体集積回路装置及びその製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法を提供する。
【解決手段】シリコン製半導体チップをベース部に機能素子が対向するように積層し、半導体チップの材質に近いポリシリコンで半導体チップを埋め込み、あたかも１枚のウエーハの如くする。
【選択図】図１

Description

本発明は、高集積化、高密度化に適した、３次元半導体集積回路装置、その製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法に関する。

近年の電子機器の小型化、高機能化にともない、これらに搭載される半導体集積回路装置についても、高集積化、高密度化が求められている。

このような要請に応えるものとして、複数の回路機能ブロックを立体的に集積した３次元半導体集積回路装置の開発が進められ、構造や製造方法について多くの提案がなされている（例えば、特許文献１参照。）。

図７に示すのは、従来の３次元半導体集積回路装置の一例である。機能素子７１が形成されたベース部７０に、機能素子７２が形成された半導体チップ７３が対向して積層されている。半導体チップ７３の外形は、ベース部７０と等しくなるよう加工されている。半導体チップ７３を貫通して機能素子７２に接続する貫通電極７４が形成されている。さらに、機能素子７５が形成された半導体チップ７６が、機能素子７５と貫通電極７４が接続するように積層されている。半導体チップ７６を貫通して機能素子７５に接続する貫通電極７７が形成されている。

このような３次元半導体集積回路装置の積層方式として、機能素子を形成したウエーハを、ベース部に機能素子が対向するように貼り合わせ、ウエーハ裏面から機能素子面と裏面を電気的に接続する貫通電極を形成するウエーハ積層方式と、貫通電極が形成された単一のウエーハをダイシング加工して固片化し、分離、分割した良品チップを積層するチップ積層方式が知られている。

貼り合わせ方式では、ベース部は土台となるもので、例えばウエーハとして形成され、所望の機能素子が形成されている。ここで、機能素子とは、例えばトランジスタ、デバイス、配線等が能動領域として形成されたものである。

この土台となるウエーハの上に、機能素子を形成した第１の半導体ウエーハを、機能素子が対向するように貼り合わせる。貼り合わせたウエーハの裏面から、例えばエッチングにより貫通孔を形成し、その貫通孔に導電性材料を埋め込んで貫通電極を形成して、電気経路を確保するものである。以上の工程を所望の段数重ねて行う。そして、例えばブレードダイシング法によりカットして、固片化した３次元半導体集積回路装置とするものである。この方式は、貫通孔及び貫通電極の形成が、ウエーハレベルで行える点が、製造プロセス上、有利といえるものである。

チップ積層方式では、既に表裏面に電気的経路を形成した半導体チップを、所望段、チップ単位で積層するものである。良品の半導体チップのみで３次元半導体集積回路装置に構成していくものである。
特開２００１−２５０９１３号公報

しかしながら、上述したウエーハ積層プロセスでは、積層数が増える程、各層のウエーハ歩留まりが影響し、最終的な３次元半導体集積回路装置の歩留まりが低下し、径の異なるウエーハを積層することはできないという問題点があった。また、チップ積層プロセスにおいても、基本的に半導体チップのサイズをそろえることが必要であり、サイズの異なる半導体チップの積層には制約があった。

本発明は、上記事情によりなされたもので、その目的は、高集積化、高密度化に適し、製造歩留まりの優れた３次元半導体集積回路装置、その製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法を提供することを目的とする。

本発明の一態様によれば、表面上に機能素子が形成されたベース部と、第１の機能素子が形成され、前記ベース部の機能素子に対向して積層される第１の半導体チップと、この第１の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第１の充填部材と、前記第１の半導体チップ及び前記第１の充填部材を貫通し、前記第１の機能素子に接続される第１の貫通電極と、第２の機能素子が形成され、前記第１の貫通電極に接続して積層される第２の半導体チップと、この第２の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第２の充填部材と、前記第２の半導体チップ及び前記第２の充填部材を貫通し、第２の機能素子に接続する第２の貫通電極とから、構成されていることを特徴とする３次元半導体集積回路装置が提供される。

また、本発明の別の一態様によれば、表面上に機能素子が複数箇所に形成されているベース部と機能素子が形成された複数の半導体チップを用意し、前記ベース部の各機能素子に対向させて第１層目の半導体チップを積層する第１の工程と、前記第１層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、前記ベース部の外形と略等しくなるようにする第２の工程と、前記充填部材及び前記第１層目の半導体チップを貫通する第１の貫通孔を形成する第３の工程と、前記第１の貫通孔を埋め込んで、第１の貫通電極を形成する第４の工程と、前記機能素子が形成された半導体チップを、第１の貫通電極にコンタクトさせて第２層目の半導体チップを積層する第５の工程と、前記第２層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、ベース部の外形と略等しくなるようにする第６の工程と、前記充填部材及び前記第２層目の半導体チップを貫通する第２の貫通孔を形成する第７の工程と、前記第２の貫通孔を埋め込んで、第２の貫通電極を形成する第８の工程と、前記第５乃至第８の工程を所定の段数積層となるまで繰り返して出来た、所望の３次元半導体集積回路装置の集合体をカットする第９の工程、を具備することを特徴とする３次元半導体集積回路装置の製造方法が提供される。

また、本発明の別の一態様によれば、本発明の態様にかかる３次元半導体集積回路装置を、フリップチップ接続、ワイヤーボンディング接続またはＷ−ＣＳＰ（Wafer Level Chip Size Package）法のいずれかで封止したことを特徴とするパッケージ化３次元半導体集積回路装置が提供される。

また、本発明の別の一態様によれば、本発明の態様にかかる３次元半導体集積回路装置の前記ベース部をヒートスプレッダに接着し、３次元半導体集積回路装置の側面を前記ヒートスプレッダ上に取り付けた電磁シールド材に付着させたことを特徴とする３次元半導体集積回路装置の実装方法が提供される。

本発明によれば、径の異なるウエーハであっても、またサイズの異なるチップであっても積層できるので、製造歩留まりの優れた３次元半導体集積回路装置及びその製造方法、それを用いたパッケージ化３次元半導体集積回路装置及びその実装方法が得られる。

以下、本発明の実施の形態について、図面を参照しながら説明する。尚、各図において同一箇所には同一の符号を付し、重複した説明は省略する。

図１は、本発明の実施形態に係る３次元半導体集積回路装置の略断面図である。ここでは、一例として３層から成る３次元半導体集積回路装置１００について説明する。

この３次元半導体集積回路装置１００は、基本的に、表面上に機能素子１１が形成されたベース部１０と、第１の機能素子１２が形成され、ベース部１０の機能素子１１に対向して積層される第１の半導体チップ１３と、第１の半導体チップ１３を覆いベース部１１の外形と略同寸に形成される第１の充填部材１４と、第１の半導体チップ１３及び第１の充填部材１４を貫通し、第１の機能素子１２に接続される第１の貫通電極１５と、第２の機能素子１６が形成され、第１の貫通電極１５に接続して積層される第２の半導体チップ１７と、第２の半導体チップ１７を覆いベース部１１の外形と略同寸に形成される第２の充填部材１８と、第２の半導体チップ１７及び第２の充填部材１８を貫通し、第２の機能素子１６に接続する第２の貫通電極１９とから、構成されている。それぞれの貫通電極が形成される貫通孔の側壁は絶縁膜で被覆されていることが好適である。

それぞれの機能素子は、例えばトランジスタ、デバイス、配線等から成る能動領域として形成される。

３次元半導体集積回路装置１００の土台となるベース部１１には、必ずしも機能素子が形成されている必要はない。所望の３次元半導体集積回路装置の回路構成により、例えばダミーウエーハのように機能素子が形成されていないものをベース部１１とし、その上に第１の半導体チップ１３を積層することでもよい。この場合には、第１の半導体チップ１３の機能素子１２は、ベース部１１上の所定の位置に積層されることになる。

それぞれの半導体チップ１３，１７は、例えば、シリコンで形成することができる。埋め込み用の充填部材１４，１８は、ポリシリコンで形成することができる。

また、それぞれの半導体チップ１３，１７は、絶縁膜上に薄いシリコン単結晶層を形成した半導体基板であるＳＯＩ（Silicon on Insulator）で形成してもよい。半導体チップ１３，１７がＳＯＩで形成されている場合には、充填部材１４，１８はＣＶＤによるＳｉＯ_２が好適である。尚、それぞれの半導体チップ１３，１７は、例えば大径なウエーハから切り出された完動の良品のチップである。

貫通電極１５，１９は、例えばＣｕ、Ｗ、Ｎｉ等の金属材料あるいはポリシリコンやメタルシリコンを埋め込んで形成することができる。

上記のように構成された３次元半導体集積回路装置１００では、それぞれの半導体チップ間が半導体チップの材質に近い材料で埋め込まれている。すなわち、埋め込み材料が（１）等質または同質の材料である、（２）熱膨張係数が近似している、ことからプロセス処理の際、同一の処理を施すことができる。したがって、あたかも単一のウエーハと同視できることから、貫通電極の形成に伴う、貫通孔の形成がウエーハレベルでのプロセスで行うことができる。尚、切り出して固片化した３次元半導体集積回路装置の端面は、単結晶層と多結晶層またはアモルファス層という膜質になっている。

さらに、半導体チップレベルで積層形成されるので、半導体チップの切り出し前のウエーハ径の違いは、何ら支障とはならない。また、個々の半導体チップのサイズ自体が異なるものであっても、積層形成が容易にできる。

次に、図２により、上記した３次元半導体集積回路装置１００の製造方法について説明する。図２は、製造工程を示す略断面図である。図２（Ａ）に示すように、まず、３次元半導体集積回路装置の土台となる、例えばシリコンから成るベース部１０を用意する。この例に示すベース部１０では、その表面上には、機能素子１１が例えばトランジスタ、デバイス、配線等から成る能動領域として複数箇所に形成されている。ベース部１０が大口径の場合には、最終的に得られる３次元半導体集積回路装置の数量が多くなる。

次に、機能素子１２が形成された半導体チップ１３を、ベース部１０の各機能素子１１に対向させて積層する。図２（Ａ）に示す積層工程は、例えば周知のフリップチップ接続で行うことができる。ベース部１０の機能素子１１と半導体チップ１３の機能素子１２との対向の詳細は、所望の３次元半導体集積回路装置の回路構成によって定められる。

次いで、半導体チップ１３の全体を覆うように充填部材１４で埋め込む。ここでは、半導体チップ１３がシリコン製なので、充填部材１４は、例えばＣＶＤ法で形成されるポリシリコンとする。充填部材１４の端部は、ベース部１０の外形と略等しくなるように埋め込む。積層したものが、あたかも１枚のウエーハとして取り扱うことができるようにするためである。

次いで、図２（Ｂ）に示すように、充填部材１４及び半導体チップ１３を貫通する貫通孔２０を形成する。貫通孔２０の形成には、例えば、フォトリソグラフィとドライエッチング技術を用いる。

次に、図２（Ｃ）に示すように、貫通孔２０を埋め込んで、貫通電極１５を形成する。電極材料としてＷを選択したときは、例えばＣＶＤ法によって電極の形成ができる。尚、貫通孔２０の側壁には、電極形成に先立ち、例えば、ＣＶＤ法で形成されるＳｉＯ_２絶縁膜、次にＴｉＮでバリア層を形成しておくのが好適である。

次いで、図２（Ｄ）に示すように、機能素子が形成された３層目の半導体チップ１７を、貫通電極１５にコンタクトさせて積層する。ここでの積層もフリップチップ接続で行うことができる。尚、貫通電極１５は、充填部材１４の任意の位置に延び、いわゆる再配線されていても良い。

次に、図２（Ｅ）に示すように、３層目の半導体チップ１７の全体を覆うように充填部材１９で埋め込む。半導体チップ１７がシリコン製なので、充填部材をポリシリコンとし、充填部材１９の端部は、ベース部１０の外形と略等しくなるようにするのは、上記と同様である。

次いで、図２（Ｆ）に示すように、充填部材１９及び半導体チップ１７を貫通する貫通孔２１を形成する。

このような工程を所定の段数積層となるまで繰り返し、所望の３次元半導体集積回路装置の集合体が出来上がる。これを、図２（Ｇ）に示すように、例えばブレードダイシング法によりカットして、固片化する。

次に、固片化した３次元半導体集積回路装置は、各種の手法により、封止ないしはパッケージ化することができる。

図３は、フリップチップ接続の例を示している。例えば３次元半導体集積回路装置の最上層（ベース部の反対側）の貫通電極を基板の表面上に形成された突起バンプに接続するものである。突起バンプは、例えばはんだバンプ、金めっきバンプ、金スタッドバンプのいずれでもよい。基板の裏面側には、はんだボールが形成されている。フリップチップ接続は、配線経路の最短化に好適である。

図４は、ワイヤーボンディング接続の例を示している。この例では、基板の表面上に固片化した３次元半導体集積回路装置を載置し、三次元半導体集積回路装置の最上層（ベース部の反対側）の貫通電極、あるいは貫通電極から充填部材上に延ばされた再配線（図示せず）と、例えば金ワイヤ接続し、モールド樹脂で封止するものである。基板の裏面側には、はんだボールが形成されている。

図５は、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）の例を示している。半導体ウエーハ上での再配線加工を行う加工技術を利用するもので、固片化した３次元半導体集積回路装置をウエーハ状態でパッケージ工程を取扱い、電極形成・再配線・樹脂封止を行うことによって、パッケージの小型軽量化を図るものである。

３次元半導体集積回路装置の最上層（ベース部の反対側）に現出している貫通電極上へめっき処理を施す。例えば、無電解ニッケル・金めっき処理が好適である。次いで、銅めっきにより、電極部から再配線層を形成する。再配線パターンを描くため、例えば絶縁性のフォトレジストであるポリイミドをコーティング、露光処理した後、銅めっきするのが好適である。次いで、例えばフォトリソグラフィ法によりパターンを形成し、銅めっきにより銅ポストを形成する。銅ポストは、温度変化や衝撃により、基板とチップ内に発生する応力を緩和する役目を果たす。

図６は、３次元半導体集積回路装置の実装の一例を示す図である。

本発明にかかる３次元半導体集積回路装置の側面は充填部材で埋め込まれており、しかもフラットになっている。そこで、３次元半導体集積回路装置の下面側をヒートスプレッダに接着する。これにより、伝熱面が拡大できるので、十分な放熱効果が得られる。ヒートスプレッダは、例えばＡｌ薄板，Ｃｕ薄板が好適である。３次元半導体集積回路装置の側面は、ヒートスプレッダ上に取り付けた電磁シールド材に付着させる。これにより、３次元半導体集積回路装置自身がノイズを出さず、あるいはノイズを拾わなくなるので、ノイズマージンが大きくなり、デバイス特性が良好なものとなる。尚、３次元半導体集積回路装置と電磁シールド材の間に絶縁膜、例えばlow k膜を介在させてもよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の実施形態に係る３次元半導体集積回路装置の構成を示す図。本発明の実施形態に係る３次元半導体集積回路装置の製造工程を示す略断面図である。本発明の３次元半導体集積回路装置のフリップチップ接続の例を示す図である。本発明の３次元半導体集積回路装置のワイヤーボンディング接続の例を示す図である。本発明の３次元半導体集積回路装置のＷ−ＣＳＰの例を示す図である。本発明の３次元半導体集積回路装置の実装の一例を示す図である。従来の３次元半導体集積回路装置の構成を示す図である。

符号の説明

１０・・・ベース部、１１・・・機能素子、１２・・・第１の機能素子、１３・・・第１の半導体チップ、１４・・・第１の充填部材、１５・・・第１の貫通電極、１６・・・第２の機能素子、１７・・・第２の半導体チップ、１８・・・第２の充填部材、１９・・・第２の貫通電極、１００・・・３次元半導体集積回路装置。

Claims

表面上に機能素子が形成されたベース部と、第１の機能素子が形成され、前記ベース部の機能素子に対向して積層される第１の半導体チップと、この第１の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第１の充填部材と、前記第１の半導体チップ及び前記第１の充填部材を貫通し、前記第１の機能素子に接続される第１の貫通電極と、第２の機能素子が形成され、前記第１の貫通電極に接続して積層される第２の半導体チップと、この第２の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第２の充填部材と、前記第２の半導体チップ及び前記第２の充填部材を貫通し、第２の機能素子に接続する第２の貫通電極とから、構成されていることを特徴とする３次元半導体集積回路装置。
ベース部と、第１の機能素子が形成され、ベース部に積層される第１の半導体チップと、この第１の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第１の充填部材と、前記第１の半導体チップ及び前記第１の充填部材を貫通し、前記第１の機能素子に接続される第１の貫通電極と、第２の機能素子が形成され、前記第１の貫通電極に接続して積層される第２の半導体チップと、この第２の半導体チップを覆って埋め込み、前記ベース部の外形と略同寸に形成される第２の充填部材と、前記第２の半導体チップ及び前記第２の充填部材を貫通し、前記第２の機能素子に接続する第２の貫通電極とから、構成されていることを特徴とする３次元半導体集積回路装置。
前記半導体チップ、前記充填部材、前記貫通電極が３層以上に亘って形成されていることを特徴とする請求項１または２記載の３次元半導体集積回路装置。
前記機能素子は、トランジスタ、デバイス、配線等から成る能動領域として形成されることを特徴とする請求項１乃至３のいずれか１項に記載の３次元半導体集積回路装置。
前記半導体チップがシリコンで形成され、前記充填部材がポリシリコンで形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の３次元半導体集積回路装置。
前記半導体チップがＳＯＩで形成され、前記充填部材がＳｉＯ_２で形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の３次元半導体集積回路装置。
前記貫通電極は、Ｃｕ、Ｗ、Ｎｉ、Ａｕ、Ａｌやそれらの合金から選ばれる金属材料又はポリシリコン又はメタルシリコンを埋め込んで形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の３次元半導体集積回路装置。
表面上に機能素子が複数箇所に形成されているベース部と機能素子が形成された複数の半導体チップを用意し、
前記ベース部の各機能素子に対向させて第１層目の半導体チップを積層する第１の工程と、
前記第１層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、前記ベース部の外形と略等しくなるようにする第２の工程と、
前記充填部材及び前記第１層目の半導体チップを貫通する第１の貫通孔を形成する第３の工程と、
前記第１の貫通孔を埋め込んで、第１の貫通電極を形成する第４の工程と、
前記機能素子が形成された半導体チップを、第１の貫通電極にコンタクトさせて第２層目の半導体チップを積層する第５の工程と、
前記第２層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、ベース部の外形と略等しくなるようにする第６の工程と、
前記充填部材及び前記第２層目の半導体チップを貫通する第２の貫通孔を形成する第７の工程と、
前記第２の貫通孔を埋め込んで、第２の貫通電極を形成する第８の工程と、
前記第５乃至第８の工程を所定の段数積層となるまで繰り返して出来た、所望の３次元半導体集積回路装置の集合体をカットする第９の工程、
を具備することを特徴とする３次元半導体集積回路装置の製造方法。
ベース部と機能素子が形成された複数の半導体チップを用意し、
前記ベース部に第１層目の半導体チップを積層する第１の工程と、
前記第１層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、前記ベース部の外形と略等しくなるようにする第２の工程と、
前記充填部材及び前記第１層目の半導体チップを貫通する第１の貫通孔を形成する第３の工程と、
前記第１の貫通孔を埋め込んで、第１の貫通電極を形成する第４の工程と、
前記機能素子が形成された半導体チップを、第１の貫通電極にコンタクトさせて第２層目の半導体チップを積層する第５の工程と、
前記第２層目の半導体チップの全体を覆うように充填部材で埋め込み、充填部材の端部は、ベース部の外形と略等しくなるようにする第６の工程と、
前記充填部材及び前記第２層目の半導体チップを貫通する第２の貫通孔を形成する第７の工程と、
前記第２の貫通孔を埋め込んで、第２の貫通電極を形成する第８の工程と、
前記第５乃至第８の工程を所定の段数積層となるまで繰り返して出来た、所望の３次元半導体集積回路装置の集合体をカットする第９の工程、
を具備することを特徴とする３次元半導体集積回路装置の製造方法。
前記半導体チップの積層工程は、フリップチップ接続で行うことを特徴とする請求項８または９記載の３次元半導体集積回路装置の製造方法。
前記貫通孔の形成工程は、フォトリソグラフィとドライエッチング技術を用いることを特徴とする請求項８または９記載の３次元半導体集積回路装置の製造方法。
前記半導体チップがシリコンで形成され、前記充填部材がポリシリコンで形成されることを特徴とする請求項８または９記載の３次元半導体集積回路装置の製造方法。
前記半導体チップがＳＯＩで形成され、前記充填部材がＳｉＯ_２で形成されることを特徴とする請求項８または９記載の３次元半導体集積回路装置の製造方法。
前記貫通電極は、Ｃｕ、Ｗ、Ｎｉ、Ａｕ、Ａｌやそれらの合金から選ばれる金属材料又はポリシリコン又はメタルシリコンを埋め込んで形成されることを特徴とする請求項８または９記載の３次元半導体集積回路装置の製造方法。
前記貫通電極は、Ｗを材料とし、ＣＶＤ法によって形成されることを特徴とする請求項１４記載の３次元半導体集積回路装置の製造方法。
請求項１または２記載の３次元半導体集積回路装置を、フリップチップ接続により、封止したことを特徴とするパッケージ化３次元半導体集積回路装置。
請求項１または２記載の３次元半導体集積回路装置を、ワイヤーボンディング接続により、封止したことを特徴とするパッケージ化３次元半導体集積回路装置。
請求項１または２記載の３次元半導体集積回路装置を、Ｗ−ＣＳＰ（Wafer Level Chip Size Package）法により、封止したことを特徴とするパッケージ化３次元半導体集積回路装置。
請求項１または２記載の３次元半導体集積回路装置の前記ベース部をヒートスプレッダに接着し、３次元半導体集積回路装置の側面を前記ヒートスプレッダ上に取り付けた電磁シールド材に付着させたことを特徴とする３次元半導体集積回路装置の実装方法。
前記ヒートスプレッダは、Ａｌ板またはＣｕ板またはＮｉ板やそれらの合金で形成される金属板のいずれかであることを特徴とする請求項１９記載の３次元半導体集積回路装置の実装方法。
前記３次元半導体集積回路装置と前記電磁シールド材との間に絶縁膜を介在させたことを特徴とする請求項１９記載の３次元半導体集積回路装置の実装方法。