JP5027823B2 - 三次元半導体集積回路装置及びその製造方法 - Google Patents

三次元半導体集積回路装置及びその製造方法 Download PDF

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Description

本発明は、高集積化、高密度化に適した三次元半導体集積回路装置とその製造方法に関する。
近年の電子機器の小型化、高機能化にともない、これらに搭載される半導体集積回路装置についても、高集積化、高密度化が求められている。
このような要請に応えるものとして、複数の回路機能ブロック（固体回路群）を立体的に集積した三次元半導体集積回路装置の開発が進められ、構造や製造方法について多くの提案がなされている（例えば、特許文献１参照）。
図１０は、従来の三次元半導体集積回路装置の構成の一例を示す説明図である。この従来の三次元半導体集積回路装置３００では、表面領域（図１０では上面領域）に固体回路３７１が形成された板状のベース（支持基板）３７０上に、表面領域に一群の固体回路３７２が形成された半導体チップ３７３が積層されている。第１回路層を構成する半導体チップ３７３は、上下が反転せしめられてチップ３７３の表面側にある固体回路３７２が下方（ベース３７０側）に位置しており、当該固体回路３７２はベース３７０の固体回路３７１に対向せしめられている。そして、当該固体回路３７２は、半導体チップ３７３の表面（図１０では下面）に設けられた複数のマイクロバンプ３８１によって、ベース３７０の固体回路３７１に電気的に接続されている。各マイクロバンプ３８１は、図示しない絶縁材によって相互に電気的に絶縁されている。
半導体チップ３７３の外形はベース３７０のそれと等しい。すなわち、半導体チップ３７３の厚さ（高さ）はベース３７０のそれとは異なるが、半導体チップ３７３の輪郭はベース３７０のそれと同一であり、両者は重なり合っている。
半導体チップ３７３の内部には、複数の埋込電極３７４が形成されている。それら埋込電極３７４の一端は固体回路３７２まで延在してそれに接続され、他端は半導体チップ３７３の裏面（図１０では上面）まで延在して露出せしめられている。すなわち、各埋込電極３７４は、固体回路３７２の底部から半導体チップ３７３の裏面まで当該チップ３７３を貫通している。各埋込電極３７４は、その全周を囲む絶縁膜３７４ａによって半導体チップ３７３から電気的に絶縁されている。
半導体チップ３７３の裏面には、表面領域に固体回路３７５が形成された半導体チップ３７６が積層されている。第２回路層を構成する半導体チップ３７６は、上下が反転せしめられてチップ３７６の表面側にある固体回路３７５が下方（ベース３７０側）に位置しており、当該固体回路３７５は第１回路層を構成する半導体チップ３７３の裏面に対向せしめられている。そして、当該固体回路３７５は、半導体チップ３７６の表面（図１０では下面）に設けられた複数のマイクロバンプ３８２と、半導体チップ３７３中に設けられた埋込電極３７４とによって、半導体チップ３７３の固体回路３７２に電気的に接続されている。各マイクロバンプ３８２は、図示しない絶縁材によって相互に電気的に絶縁されている。
半導体チップ３７６の外形はベース３７０及び半導体チップ３７３のそれと等しい。すなわち、半導体チップ３７６の厚さ（高さ）はベース３７０及び半導体チップ３７３のそれとは異なるが、半導体チップ３７６の輪郭はベース３７０及び半導体チップ３７３のそれと同一であり、これら三者は重なり合っている。半導体チップ３７６の厚さ（高さ）は、半導体チップ３７３のそれと同一でもよい。
半導体チップ３７６の内部には、複数の埋込電極３７７が形成されている。それら埋込電極３７７の一端は固体回路３７５まで延在してそれに接続され、他端は半導体チップ３７６の裏面（図１０では上面）まで延在して露出せしめられている。すなわち、各埋込電極３７７は、固体回路３７５の底部から半導体チップ３７６の裏面まで当該チップ３７６を貫通している。各埋込電極３７７は、その全周を囲む絶縁膜３７７ａによって、半導体チップ３７６から電気的に絶縁されている。
半導体チップ３７６の裏面から露出せしめられた各埋込電極３７６の端には、図示しない外部電極（例えばマイクロバンプやハンダボール）が接続される。従来の三次元半導体集積回路装置３００は、これらの外部電極を介して外部回路に電気的に接続される。
固体回路３７１、３７２、３７５の各々は、例えば、ベース３７０または半導体チップ３７３または３７６中の能動領域内に形成されたトランジスタや固体デバイス等の回路素子、それらを接続する配線等を組み合わせて構成された集積回路であり、所定の回路機能を実現するものである。
上述した従来の三次元半導体集積回路装置３００における各回路層の積層方式としては、従来、ベース上に複数のウェーハを順に積層してからこれを個片化する「ウェーハ積層方式」と、良品と判定された複数の半導体チップを積層する「チップ積層方式」が知られている。
「ウェーハ積層方式」では、多数の固体回路（集積回路）を内蔵した第１ウェーハを、それら機能素子がベースに対向するように貼り合わせた後、例えばエッチングにより当該第１ウェーハにその裏面側から複数の孔をあけ、それらの孔に導電性材料を充填することにより、前記固体回路から当該第１ウェーハの裏面まで延在する埋込電極を形成する。これら埋込電極は、前記固体回路との電気的接続を行うための電気経路となる。次に、多数の固体回路を内蔵した第２ウェーハについて、前記第１ウェーハと同様の処理を行う。以後、同様の工程を繰り返し、前記ベース上に複数のウェーハを積層してなるウェーハ積層体を形成する。当該ウェーハ積層体では、隣接するウェーハ中の固体回路同士は、それらに形成された埋込電極を介して電気的に相互接続される。最後に、必要に応じて、例えばブレードダイシング法によりこのウェーハ積層体をダイシングし、ウェーハ・レベルあるいはチップ状の三次元半導体集積回路装置を得る。前記ベースは、積層される複数のウェーハを支持できるものであれば任意のものが使用できる。なお、前記ベースとして半導体ウェーハを使用してもよい。
「ウェーハ積層方式」は、孔及び埋込電極の形成をウェーハレベルで行うことができるので、「チップ積層方式」に比べて製造プロセスが簡略化され、その点で有利である。
「チップ積層方式」では、通常、多数の固体回路を内蔵した１枚のウェーハに、その裏面側から複数の孔をあけ、それらの孔に導電材を充填することにより、前記固体回路から当該ウェーハの裏面まで延在する埋込電極を形成する。その後、このウェーハをダイシング加工して個片化し、複数の第１半導体チップを得る。次に、これら第１半導体チップの動作試験を行って良品を選別する。その後、良品と判定された複数の第１半導体チップをベース上に所定レイアウトで配置する。次に、第１半導体チップと同様にして得た、良品と判定された複数の第２半導体チップを、対応する前記第１半導体チップ上に積層する。こうして積層された前記第１及び第２の半導体チップ中の固体回路同士は、それらに形成された埋込電極によって電気的に相互接続される。以後、これと同様の工程を繰り返し、前記ベース上に複数の半導体チップを積層してなるチップ積層体を形成する。最後に、必要に応じて、例えばブレードダイシング法によりこのチップ積層体をダイシングし、ウェーハ・レベルあるいはチップ状の三次元半導体集積回路装置を得る。
あるいは、ベースを使用せず、各々の前記第１半導体チップ上に直接、対応する第２半導体チップを積層することにより、チップ積層体を形成してもよい。この場合は、ダイシングは不要である。
「チップ積層方式」では、既に表面と裏面にそれぞれ電気的経路が形成され、且つ良品と判定された半導体チップを積層するので、「ウェーハ積層方式」に比べて、歩留まりの点で有利である。
特開２００１−２５０９１３号公報
しかしながら、上述した従来の「ウェーハ積層方式」では、積層する固体回路（集積回路）の総数が増えるほど、各固体回路の歩留まりの影響が大きくなるため、最終的な三次元半導体集積回路装置３００の歩留まりが低いという問題がある。また、直径の異なるウェーハを積層することはできないという問題もある。
他方、上述した従来の「チップ積層方式」では、良品と判定された半導体チップを積層するので、「ウェーハ積層方式」のような歩留まり低下は回避することができる。しかし、積層する半導体チップのサイズを揃えることが必要であり、サイズの異なる半導体チップの積層には制約があるという問題がある。
本発明は、これらの事情を考慮してなされたもので、その目的は、チップ積層方式で製造される三次元半導体集積回路装置において、使用する半導体チップの大きさ（サイズ）に関する制約を取り除くことができる三次元半導体集積回路装置と、その製造方法を提供することにある。
本発明の他の目的は、いっそうの高集積化及び高密度化が可能であり、且つ高い製造歩留まりが得られる三次元半導体集積回路装置と、その製造方法を提供することにある。
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかであろう。
（１） 本発明の第１の観点によれば、三次元半導体集積回路装置が提供される。この三次元半導体集積回路装置は、
ベースと、
前記ベース上に積層された、第１固体回路を有すると共に前記ベースよりも小さい第１半導体チップと、
前記第１半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）に形成された第１充填材と、
前記第１半導体チップの内部に形成されると共に、当該第１半導体チップの全部または一部をその厚さ方向に貫通する複数の第１埋込電極と、
前記第１半導体チップに重なるように積層された、第２固体回路を有すると共に前記ベースよりも小さい第２半導体チップと、
前記第２半導体チップの内部に形成されると共に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極と、
前記第２半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）に形成された第２充填材と、
前記第２半導体チップの内部に形成されると共に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極とを備え、
前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有しており、
前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有していることを特徴とする。
（２） 本発明の第１の観点による三次元半導体集積回路装置では、前記ベース上に積層された前記第１半導体チップが、前記第１固体回路を有すると共に、前記ベースよりも小さい。そして、前記ベースと略同一の外形（輪郭）を持つ前記第１充填材で埋め込まれている。前記第１半導体チップの内部には、当該第１半導体チップの全部または一部をその厚さ方向に貫通する前記第１埋込電極が形成されている。前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有している。
したがって、前記第１半導体チップの内部に前記第１埋込電極を形成する際に、前記第１半導体チップと前記第１充填材の結合体（第１回路層）を単一の半導体チップとみなして、必要な加工条件を設定することができる。これは、前記第１半導体チップと前記第１充填材との結合体（第１回路層）を、全体が同一材質から成る単一の半導体チップと同様に取り扱えることを意味する。
同様に、前記第１半導体チップに重なるように積層された前記第２半導体チップが、前記第２固体回路を有すると共に、前記ベースよりも小さい。そして、前記ベースと略同一の外形（輪郭）を持つ前記第２充填材で埋め込まれている。前記第２半導体チップの内部には、当該第２半導体チップの全部または一部をその厚さ方向に貫通する前記第２埋込電極が形成されている。前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有している。
したがって、前記第２半導体チップの内部に前記第２埋込電極を形成する際に、前記第２半導体チップと前記第２充填材の結合体（第２回路層）を単一の半導体チップとみなして、必要な加工条件を設定することができる。これは、前記第２半導体チップと前記第２充填材との結合体（第２回路層）を、全体が同一材質から成る単一の半導体チップと同様に取り扱えることを意味する。
本発明の第１の観点による三次元半導体集積回路装置では、以上のような理由から、使用する前記第１半導体チップ及び第２半導体チップの大きさに関する制約をなくすことができる。
しかも、前記第１半導体チップと前記第１充填材との結合体（第１回路層）と、前記第２半導体チップと前記第２充填材との結合体（第２回路層）の各々を、全体が同一材質から成る単一の半導体チップと同様に取り扱えること、そして、上記のような制約がなくなることから、所望の半導体チップを組み合わせて前記ベース上に積層することが容易に行える。よって、いっそうの高集積化及び高密度化が可能となると共に、高い製造歩留まりが得られる。
他方、前記第１充填材は前記第１半導体チップと同等の熱膨張係数を有し、前記第２充填材は前記第２半導体チップと同等の熱膨張係数を有しているため、熱膨張係数の相違に起因して、前記第１半導体チップや前記第２半導体チップと、前記第１充填材や前記第２充填材が両者の接合面で剥離するといった現象は生じない。したがって、前記第１回路層を前記第１半導体チップと前記第１充填材とで形成し、前記第２回路層を前記第２半導体チップと前記第２充填材とで形成しても、それによって難点は生じない。
（３） 本発明の第１の観点による三次元半導体集積回路装置の好ましい例では、前記ベースが追加の固体回路を有しており、当該追加の固体回路に対向して前記第１半導体チップの前記第１固体回路が配置されている。
本発明の第１の観点による三次元半導体集積回路装置の他の好ましい例では、前記第１充填材が、前記第１半導体チップの側面と前記第１半導体チップの表面または裏面を覆っており、前記第１半導体チップの全体が前記第１充填材中に埋め込まれている。この場合、前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第１半導体チップの表面または裏面を覆う前記第１充填材をもその厚さ方向に貫通する。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１充填材が、前記第１半導体チップの側面を覆っているが、前記第１半導体チップの表面または裏面を覆っておらず、前記第１半導体チップの表面または裏面が前記第１充填材から露出している。この場合、前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するだけである。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第２充填材が、前記第２半導体チップの側面と前記第２半導体チップの表面または裏面を覆っており、前記第２半導体チップの全体が前記第２充填材中に埋め込まれている。この場合、前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第２半導体チップの表面または裏面を覆う前記第２充填材をもその厚さ方向に貫通する。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第２充填材が、前記第２半導体チップの側面を覆っているが、前記第２半導体チップの表面または裏面を覆っておらず、前記第２半導体チップの表面または裏面が前記第２充填材から露出している。この場合、前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するだけである。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、さらに、前記第２半導体チップに重なるように積層された、第３〜第ｎ（ｎは３以上の整数）の固体回路を有すると共に前記ベースよりも小さい第３〜第ｎの半導体チップと、前記第３〜第ｎの半導体チップの各々を埋め込むと共に、前記ベースと略同一の外形（輪郭）に形成された第３〜第ｎの充填材と、前記第３〜第ｎの半導体チップの各々の内部に形成されると共に、当該第３〜第ｎの半導体チップのいずれかの全部または一部をその厚さ方向に貫通する複数の第３〜第ｎの埋込電極とを備えており、
前記第３〜第ｎの充填材は、それぞれ、前記第３〜第ｎの埋込電極の形成の際に要求される加工性が前記第３〜第ｎの半導体チップと同等であると共に、前記第３〜第ｎの半導体チップと同等の熱膨張係数を有している。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１半導体チップ及び前記第２半導体チップが単結晶シリコンで形成されており、前記第１充填材及び前記第２充填材がポリシリコンで形成されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１半導体チップ及び前記第２半導体チップがＳＯＩ構造を有しており、前記第１充填材及び前記第２充填材がシリコン酸化物で形成されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１埋込電極及び前記第２埋込電極の少なくとも一方が、Ｃｕ、Ｗ、Ｎｉ、Ａｕ及びＡｌ並びにそれらの合金から選ばれる１種で形成されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１埋込電極及び前記第２埋込電極が、ポリシリコンまたはメタルシリコンで形成されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、外部電極が形成された基板をさらに有しており、当該基板に対して当該三次元半導体集積回路装置がフリップチップ接続により電気的に接続されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、外部電極が形成された基板をさらに有しており、当該基板に対して当該三次元半導体集積回路装置がワイヤボンディングにより電気的に接続されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第２半導体チップまたはその上に積層された他の半導体チップの前記ベースとは反対側の面に、複数の外部電極が形成されており、当該外部電極に対して当該三次元半導体集積回路装置が電気的に接続されている。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記ベースの前記第１半導体チップとは反対側の面に装着されたヒートスプレッダをさらに有している。
本発明の第１の観点による三次元半導体集積回路装置のさらに他の好ましい例では、前記第１充填材及び前記第２充填材の側面全体を覆う電磁シールド材をさらに有している。
（４） 本発明の第１の観点による三次元半導体集積回路装置において、前記１充填材は、前記ベース上に積層された前記第１半導体チップの表面及び側面、または裏面及び側面を覆っていてもよいし、前記第１半導体チップの側面のみを覆っていてもよい。後者の場合は、前記第１半導体チップの表面及び側面は、前記１充填材から露出する。
同様に、前記２充填材は、前記第１半導体チップ上に積層された前記第２半導体チップの表面及び側面、または裏面及び側面を覆っていてもよいし、前記第２半導体チップの側面のみを覆っていてもよい。後者の場合は、前記第２半導体チップの表面及び側面は、前記２充填材から露出する。
前記第２半導体チップに重なるように第３、第４、・・・・の半導体チップをさらに積層してもよい。
「前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等である」とは、前記第１埋込電極の形成の際に使用されるエッチング、フォトリソグラフィ、ＣＶＤ、洗浄などの必要な処理において、前記第１充填材と前記第１半導体チップの加工性が同等であることを意味する。そして、その点について限れば、前記第１充填材と前記第１半導体チップの結合体を、あたかも単一材料からなる部材と同一視してこれらの処理の条件を設定できることを意味する。「前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等である」の表現も、これと同じ意味である。
（５） 本発明の第２の観点によれば、三次元半導体集積回路装置の製造方法が提供される。この三次元半導体集積回路装置の製造方法は、
各々が第１固定回路を有する複数の第１半導体チップを相互に間隔をあけてベース上に載置する工程と、
前記ベース上に載置された複数の前記第１半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）を持つように第１充填材を形成する工程と、
前記第１充填材により埋め込まれた複数の前記第１半導体チップの各々の内部に、当該第１半導体チップの全部または一部をその厚さ方向に貫通する複数の第１埋込電極を形成する工程と、
各々が第２固定回路を有する複数の第２半導体チップを、相互に間隔をあけて、対応する前記第１半導体チップに重なるように積層する工程と、
対応する前記第１半導体チップ上に積層された複数の前記第２半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）を持つように第２充填材を形成する工程と、
前記第２充填材により埋め込まれた複数の前記第２半導体チップの各々の内部に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極を形成する工程と、
前記ベース上に形成された複数の前記第１半導体チップと複数の前記第２半導体チップを含む積層構造を、前記ベースと共に切断して、各々が前記第１半導体チップと前記第２半導体チップを含む複数のチップ積層体に分離する工程とを備え、
前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有しており、
前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有していることを特徴とする。
（６） 本発明の第２の観点による三次元半導体集積回路装置の製造方法では、以上の工程を経て、各々が前記第１半導体チップと前記第２半導体チップを含む複数の前記チップ積層体、すなわち三次元半導体集積回路装置を得るので、複数の三次元半導体集積回路装置が一括して得られる。
また、前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有しており、前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有している。
したがって、前記第１半導体チップの内部に前記第１埋込電極を形成する工程と、前記第２半導体チップの内部に前記第２埋込電極を形成する工程において、前記第１半導体チップと前記第１充填材の結合体（第１回路層）または前記第２半導体チップと前記第２充填材の結合体（第２回路層）を単一の半導体チップとみなして、必要な加工条件を設定することができる。
よって、使用する前記第１半導体チップ及び第２半導体チップの大きさに関する制約をなくすことができる。
また、前記第１半導体チップと前記第１充填材との結合体（第１回路層）と、前記第２半導体チップと前記第２充填材との結合体（第２回路層）の各々を、全体が同一材質から成る単一の半導体チップと同様に取り扱えること、そして、上記のような制約がなくなることから、所望の半導体チップを組み合わせて前記ベース上に積層することが容易に行える。よって、いっそうの高集積化及び高密度化が可能となると共に、高い製造歩留まりが得られる。
（７） 本発明の第２の観点による三次元半導体集積回路装置の製造方法の好ましい例では、前記第１充填材が、前記第１半導体チップの側面と前記第１半導体チップの表面または裏面を覆い、前記第１半導体チップの全体が前記第１充填材中に埋め込まれるように形成される。そして、前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第１半導体チップの表面または裏面を覆う前記第１充填材をもその厚さ方向に貫通するように形成される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法の他の好ましい例では、前記第１充填材が、前記第１半導体チップの側面を覆っているが、前記第１半導体チップの表面または裏面を覆っておらず、前記第１半導体チップの表面または裏面が前記第１充填材から露出するように形成される。そして、前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するように形成される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第２充填材が、前記第２半導体チップの側面と前記第２半導体チップの表面または裏面を覆っており、前記第２半導体チップの全体が前記第２充填材中に埋め込まれるように形成される。そして、前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第２半導体チップの表面または裏面を覆う前記第２充填材をもその厚さ方向に貫通するように形成される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第２充填材が、前記第２半導体チップの側面を覆っているが、前記第２半導体チップの表面または裏面を覆っておらず、前記第２半導体チップの表面または裏面が前記第２充填材から露出するように形成される。そして、前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するように形成される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、さらに、前記第２半導体チップに重なるように、第３〜第ｎ（ｎは３以上の整数）の固体回路を有すると共に前記ベースよりも小さい第３〜第ｎの半導体チップを積層する工程と、前記第３〜第ｎの半導体チップの各々を埋め込むと共に、前記ベースと略同一の外形（輪郭）に第３〜第ｎの充填材を形成する工程と、前記第３〜第ｎの半導体チップの各々の内部に、当該第３〜第ｎの半導体チップのいずれかの全部または一部をその厚さ方向に貫通する複数の第３〜第ｎの埋込電極を形成する工程と備え、前記第３〜第ｎの充填材は、それぞれ、前記第３〜第ｎの埋込電極の形成の際に要求される加工性が前記第３〜第ｎの半導体チップと同等であると共に、前記第３〜第ｎの半導体チップと同等の熱膨張係数を有している。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第１半導体チップ及び前記第２半導体チップとして、単結晶シリコンで形成された半導体チップが使用され、前記第１充填材及び前記第２充填材としてポリシリコンが使用される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第１半導体チップ及び前記第２半導体チップとして、ＳＯＩ構造を有する半導体チップが使用され、前記第１充填材及び前記第２充填材としてシリコン酸化物が使用される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第１埋込電極及び前記第２埋込電極の少なくとも一方が、Ｃｕ、Ｗ、Ｎｉ、Ａｕ及びＡｌ並びにそれらの合金から選ばれる１種で形成される。
本発明の第２の観点による三次元半導体集積回路装置の製造方法のさらに他の好ましい例では、前記第１埋込電極及び前記第２埋込電極が、ポリシリコンまたはメタルシリコンで形成される。
（８） 本発明の第２の観点による三次元半導体集積回路装置の製造方法において、「前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等である」と、「前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等である」の表現は、本発明の第１の観点による三次元半導体集積回路装置において述べたものと同じ意味である。
本発明の第１の観点による三次元半導体集積回路装置とその製造方法では、チップ積層方式で製造される三次元半導体集積回路装置において、使用する半導体チップの大きさ（サイズ）に関する制約を取り除くことができる。また、いっそうの高集積化及び高密度化が可能であり、且つ高い製造歩留まりが得られる。
本発明の第１実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 本発明の第１施形態に係る三次元半導体集積回路装置の製造方法を工程ごとに示す断面図である。 本発明の第１実施形態に係る三次元半導体集積回路装置の製造方法を工程ごとに示す断面図で、図２の続きである。 本発明の第１実施形態に係る三次元半導体集積回路装置の製造方法を工程ごとに示す断面図で、図３の続きである。 本発明の第１実施形態に係る三次元半導体集積回路装置をフリップチップ接続により基板上に搭載して構成される、本発明の第２実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 本発明の第１実施形態に係る三次元半導体集積回路装置をワイヤーボンディングにより基板上に搭載すると共に、それらを樹脂で封止して構成される、本発明の第３実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 本発明の第１実施形態に係る三次元半導体集積回路装置をＷ−ＣＳＰによりパッケージ化して構成される、本発明の第４実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 本発明の第１実施形態に係る三次元半導体集積回路装置にヒートスプレッダと電磁シールド材を装着して構成される、本発明の第５実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 本発明の第１実施形態に係る三次元半導体集積回路装置において三つの半導体チップを積層した、本発明の第６実施形態に係る三次元半導体集積回路装置の概略構成を示す断面図である。 従来の三次元半導体集積回路装置の概略構成を示す断面図である。
符号の説明
１０、１０Ａ ベース
１１ 固体回路
１２ 固体回路
１３ 半導体チップ
１４，１４Ａ 第１充填材
１５ 埋込電極
１５ａ 絶縁膜
１６、１６’ 固体回路
１７、１７’ 半導体チップ
１８ 第２充填材
１８’ 第３充填材
１９、１９’ 埋込電極
１９ａ、１９ａ’ 絶縁膜
２０ 透孔
２１ 透孔
２５ ブレード
２６ 切断部
２７ マイクロバンプ
２８、２８’ マイクロバンプ
３１ 基板
３２ マイクロバンプ
３３ ハンダボール
４１ 基板
４２ モールド樹脂
４３ ボンディングワイヤ
４４ ハンダボール
５１ 再配線層
５２ 絶縁膜
５３ 銅ポスト
５４ ハンダボール
６１ ヒートスプレッダ
６２ 電磁シールド材
６３ 低誘電率膜
７１ 絶縁膜
７２ 絶縁膜
１００、１１０ 三次元半導体集積回路装置
１００Ａ 集積回路装置領域
２００、２１０、２２０ パッケージ化三次元半導体集積回路装置
２３０ ヒートスプレッダ付き三次元半導体集積回路装置
以下、本発明の実施の形態について、図面を参照しながら説明する。尚、各図において同一箇所には同一の符号を付し、重複した説明は省略する。
（第１実施形態の構成）
図１は、本発明の第１実施形態に係る三次元半導体集積回路装置の概略断面図である。ここでは、一例として、ベース上に２つの半導体チップ（回路層）を積層してなる三次元半導体集積回路装置１００について説明する。
第１実施形態に係る三次元半導体集積回路装置１００は、図１に示すように、板状のベース（支持基板）１０と、ベース１０上に積層された半導体チップ１３と、半導体チップ１３上に積層された半導体チップ１７とを備えている。半導体チップ１３と１７の平面形状（例えば矩形）は、ベース１０のそれと同一である。半導体チップ１３と１７は、いずれも、単結晶シリコン（Ｓｉ）から形成されている。
ベース１０の表面領域（図１では上面領域）には、固体回路１１が形成されている。半導体チップ１３の表面領域には、固体回路１２が形成されている。半導体チップ１３は、上下（表裏）が反転せしめられてチップ１３の表面側にある固体回路１２が下方に位置しており、当該固体回路１２はベース１０の固体回路１１に対向せしめられている。そして、当該固体回路１２は、半導体チップ１３の表面領域（図１では下面領域）に設けられた複数のマイクロバンプ２７によって、ベース１０の固体回路１１に電気的に接続されている。各マイクロバンプ２７は、図示しない絶縁材によって相互に電気的に絶縁されている。
半導体チップ１３は、ベース１０よりも小さく、第１充填材１４で覆われている。換言すれば、半導体チップ１３はその全体が第１充填材１４の内部に埋め込まれている。第１充填材１４の外形は、ベース１０のそれと等しくされている。すなわち、半導体チップ１３の厚さはベース１０のそれとは異なるが、半導体チップ１３の輪郭（例えば矩形状の輪郭）はベース１０のそれと同一であり、両者は重なり合っている。半導体チップ１３の外側の領域（半導体チップ１３と重ならない領域）では、ベース１０の表面が露出しており、その露出したベース１０の表面上に第１充填材１４の外周部が載置されている。半導体チップ１３とそれを覆う第１充填材１４は、ベース１０と同一の平面形状を持つ平坦な層状に形成されており、「第１回路層」を構成する。
半導体チップ１３の内部には、複数の埋込電極１５が形成されている。それら埋込電極１５の一端は固体回路１２まで延在してそれに接続され、他端は半導体チップ１３の裏面（図１では上面）まで延在して露出せしめられている。すなわち、各埋込電極１５は、固体回路１２の底部から半導体チップ１３の裏面まで当該チップ１３を貫通している。各埋込電極１５は、その全周を囲む絶縁膜１５ａによって、半導体チップ１３および第１充填材１４から電気的に絶縁されている。
半導体チップ１７の表面領域には、固体回路１６が形成されている。半導体チップ１７は、表裏が反転せしめられてチップ１７の表面側にある固体回路１６が下方に位置しており、当該固体回路１６は半導体チップ１３の裏面に対向せしめられている。そして、当該固体回路１６は、半導体チップ１７の表面（図１では下面）に設けられた複数のマイクロバンプ２８と、半導体チップ１３の内部に設けられた埋込電極１５とによって、半導体チップ１７の固体回路１２に電気的に接続されている。各マイクロバンプ２８は、図示しない絶縁材によって半導体チップ１７から電気的に絶縁されている。
半導体チップ１７も、半導体チップ１３と同様に、ベース１０よりも小さく、第２充填材１８で覆われている。換言すれば、半導体チップ１７はその全体が第２充填材１８の内部に埋め込まれている。第２充填材１８の外形も、ベース１０のそれと等しくされている。すなわち、半導体チップ１７の厚さはベース１０のそれとは異なるが、半導体チップ１７の輪郭（例えば矩形状の輪郭）はベース１０のそれと同一であり、両者は重なり合っている。半導体チップ１７の外側の領域（半導体チップ１３と重ならない領域）では、第１充填材１４の表面が露出しており、その露出した第１充填材１４の表面上に第２充填材１８の外周部が載置されている。半導体チップ１７とそれを覆う第２充填材１８は、ベース１０と同一の平面形状を持つ平坦な層状に形成されており、「第２回路層」を構成する。
半導体チップ１７の内部には、複数の埋込電極１９が形成されている。それら埋込電極１９の一端は固体回路１６まで延在してそれに接続され、他端は半導体チップ１７の裏面（図１では上面）まで延在して露出せしめられている。すなわち、各埋込電極１９は、固体回路１６の底部から半導体チップ１７の裏面まで当該チップ１７を貫通している。各埋込電極１９は、その全周を囲む絶縁膜１９ａによって、半導体チップ１７および第２充填材１８から電気的に絶縁されている。
ここでは、半導体チップ１７は半導体チップ１３よりも少し大きくされているが、半導体チップ１７は半導体チップ１３よりも小さくてもよいし、半導体チップ１３と同じ大きさでもよい。また、半導体チップ１３と１７の厚さは任意であり、互いに同一であってもよいし、異なっていてもよい。半導体チップ１３と１７の厚さとベース１０の厚さの関係も任意である。
半導体チップ１７の裏面から露出せしめられた各埋込電極１９の端には、直接あるいは再配線膜（図示せず）を介して、図示しない外部電極（例えばマイクロバンプやハンダボール）が接続される。第１実施形態に係る三次元半導体集積回路装置１００は、これらの外部電極を介して外部回路に電気的に接続される。
固体回路１１、１２、１６の各々は、例えば、ベース１０または半導体チップ１３または１７中の能動領域内に形成されたトランジスタや固体デバイス等の回路素子、それらを接続する配線等を組み合わせて構成されており、所定の回路機能を実現するものである。
本発明の第１実施形態に係る三次元半導体集積回路装置１００は、上述したように、ベース１０上に、半導体チップ１３と第２充填材１４からなる第１回路層と、半導体チップ１７と第２充填材１８からなる第２回路層とを、この順に積層して構成されたものである、と言うことができる。
ここでは、半導体チップ１３及び１７がいずれも単結晶Ｓｉ製であるので、第１充填材１４と第２充填材１８としては、単結晶Ｓｉと同等の加工性及び熱膨張係数を有する材料であるポリシリコンが使用されている。ここで言う「加工性」とは、埋込電極形成用の透孔を形成する際の加工性を意味する。すなわち、第１充填材１４と半導体チップ１３について言えば、例えば、（ａ）第１充填材１４と半導体チップ１３をエッチングして透孔を形成する際のエッチング容易性と、（ｂ）それら透孔の内側面に絶縁膜１５ａを形成する際の絶縁膜の堆積容易性と、（ｃ）それら透孔の中に導電材を充填して埋込電極１５を形成する際の堆積容易性である。
第２充填材１８と半導体チップ１７について言えば、例えば、（ｄ）第２充填材１８と半導体チップ１７をエッチングして透孔を形成する際のエッチング容易性と、（ｅ）それら透孔の内側面に絶縁膜１９ａを形成する際の絶縁膜の堆積容易性と、（ｆ）それら透孔の中に導電材を充填して埋込電極１９を形成する際の堆積容易性である。
ベース１０には、必ずしも固体回路１１が形成されている必要はない。例えば、ダミーウェーハのように内部に固体回路が形成されていないものをベース１０として使用してもよい。この場合には、第１半導体チップ１３の固体回路１２は、ベース１０上の所定位置に機械的に接続されるだけであり、電気的には接続されないことになる。また、第１及び第２の回路層を支持できるものであれば、ベース１０の材質は任意である。
半導体チップ１３及び１７の各々としては、完動で良品と判定されたチップ、いわゆるＫＧＤ（Known Good Die）を使用するのが好ましい。
半導体チップ１３及び１７の各々は、上述したように、通常は、バルクのＳｉ基板を用いて形成されるが、絶縁膜上に薄いシリコン単結晶層を形成した半導体基板であるＳＯＩ（silicon On Insulator）基板を用いて形成してもよい。半導体チップ１３及び１７の各々がＳＯＩ基板を用いて形成されている場合には、充填材１４及び１８としては、ＣＶＤ（Chemical Vapor Deposition）により生成された二酸化シリコン（ＳｉＯ2）を使用するのが好適である。
埋込電極１５及び１９は、任意の導電性材料で形成することができるが、例えば銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等の金属材料、あるいはポリシリコンやメタルシリコン等の半導体材料により形成するのが好ましい。
マイクロバンプ２７及び２８は、Ｗ等の任意の導電性材料で形成することができる。
絶縁膜１５ａ及び１９ａは、ＳｉＯ2等の任意の絶縁性材料で形成することができる。
（第１実施形態の製造方法）
次に、上記構成を持つ三次元半導体集積回路装置１００の製造方法について、図２〜図４を参照しながら説明する。
まず、図２（Ａ）に示すように、三次元半導体集積回路装置１００の土台となるベース１０Ａを用意する。ベース１０Ａとしては、例えば単結晶Ｓｉから形成されている略円形のウェーハを使用する。ベース１０Ａの表面領域には、複数の固体回路１１が所定レイアウトで形成・配置されている。ベース１０Ａ上では、一つの固体回路１１に対して一つの集積回路装置領域１００Ａが画定されているので、ベース１０Ａが大口径の場合には、その上にある固体回路１１の総数（すなわち集積回路装置領域１００Ａの総数）が大きくなり、したがって、最終的に得られる三次元半導体集積回路装置１００の数量が多くなる。
次に、固体回路１２が表面領域に形成された半導体チップ１３を複数個、上下を反転させた状態でベース１０の固体回路１１の各々に対向させて配置し、各半導体チップ１３の表面に形成されたマイクロバンプ２７と図示しないハンダまたは導電性接着剤を用いて、各半導体チップ１３とそれに対応する固体回路１２との間の機械的接続及び電気的接続を行う。この接続は周知のフリップチップ接続であるから、その詳細な説明は省略する。なお、ベース１０の固体回路１１と半導体チップ１３の固体回路１２との機械的・電気的接続は、三次元半導体集積回路装置１００の回路構成によって定められる。
次いで、ベース１０上に積層された複数の半導体チップ１３の全体を覆うように、公知の方法でベース１０上に第１充填材１４Ａを形成し、すべての半導体チップ１３を第１充填材１４Ａで埋め込む。これは、全半導体チップ１３とそれを覆う第１充填材１４Ａを、あたかも１枚のウェーハとして取り扱うことができるようにするためである。
ここでは、半導体チップ１３が単結晶Ｓｉ製なので、第１充填材１４Ａとしてポリシリコンを使用する。ポリシリコンは、例えばＣＶＤ法でベース１０上に堆積させることができる。半導体チップ１３を搭載したベース１０上にポリシリコンをＣＶＤ法で堆積させると、ベース１０の全面が膜状のポリシリコンで覆われるので、例えばドライエッチング法やＣＭＰ法を用いて、当該ポリシリコンの表面を平坦化する。この時、図２（Ａ）に示すように、各半導体チップ１３の上にポリシリコンが所定厚さで残るようにする。また、ポリシリコンをベース１０の全面に堆積させるので、当該ポリシリコンすなわち第１充填材１４Ａの端部（外縁）は、ベース１０の外縁と等しくなる。つまり、第１充填材１４Ａの平面形状とサイズは、ベース１０のそれと一致する。この時の状態は図２（Ａ）のようになる。
次いで、図２（Ｂ）に示すように、公知の方法で第１充填材１４Ａと各半導体チップ１３を選択的に除去して複数の透孔２０を形成する。各透孔２０は、第１充填材１４Ａの各半導体チップ１３上にある部分（各半導体チップ１３と重なっている部分）を貫通し、さらに、対応する半導体チップ１３の裏面からその固体回路１２の底部まで延在しており、それら固体回路１２の底部は透孔２０を通って露出している。透孔２０の形成には、例えば、フォトリソグラフィとドライエッチング技術を用いることができる。
次に、図２（Ｃ）に示すように、公知の方法で各透孔２０の内側面全体を絶縁膜１５ａで覆ってから、公知の方法で各透孔２０の内部に導電性材料を充填し、埋込電極１５を形成する。埋込電極１５の材料としてＷを選択したときは、例えばＣＶＤ法によって第１充填材１４Ａ上にＷ膜を堆積させた後、そのＷ膜の第１充填材１４Ａ上にある部分をＣＭＰ法などによって選択的に除去して、そのＷ膜を各透孔２０の内部に残存させることにより、埋込電極１５を形成することができる。なお、透孔２０の内側壁に形成される絶縁膜１５ａとしては、例えばＣＶＤ法で形成されるＳｉＯ2膜が好ましい。また、絶縁膜１５ａの内側には、窒化チタン（ＴｉＮ）よりなるバリア膜を形成しておくのが好ましい。
次いで、図３（Ｄ）に示すように、固体回路１６が表面領域に形成された半導体チップ１７を複数個、上下を反転させた状態で第１充填材１４Ａ上に配置し、各半導体チップ１７の表面に形成されたマイクロバンプ２８と図示しないハンダまたは導電性接着剤を用いて、各マイクロバンプ２８とそれに対応する埋込電極１５との間の機械的接続及び電気的接続を行う。この接続も周知のフリップチップ接続であるから、その詳細な説明は省略する。各半導体チップ１７は、下位の対応する半導体チップ１３に対して一対一で重なり合っている。
半導体チップ１３の固体回路１２と半導体チップ１７の固体回路１６との電気的接続は、三次元半導体集積回路装置１００の回路構成によって定められる。この時の状態は図３（Ｄ）のようになる。
埋込電極１５とマイクロバンプ２８との間に、公知の再配線膜（図示せず）を設けてもよい。この場合、各マイクロバンプ２８を、それとは重ならない位置にある埋込電極１５に対しても機械的・電気的接続をすることが可能となる利点がある。
次に、図３（Ｅ）に示すように、第１充填材１４Ａ上に載置された半導体チップ１７の全体を覆うように、公知の方法で第１充填材１４Ａ上に第２充填材１８Ａを形成し、すべての半導体チップ１７を第２充填材１８Ａで埋め込む。これは、全半導体チップ１７とそれを覆う第２充填材１８Ａを、あたかも１枚のウェーハとして取り扱うことができるようにするためである。
ここでは、半導体チップ１７が単結晶Ｓｉ製なので、第２充填材１８Ａとしてポリシリコンを使用する。ポリシリコンは、例えばＣＶＤ法で第１充填材１４Ａ上に堆積させることができる。半導体チップ１７を載置した第１充填材１４Ａ上にポリシリコンをＣＶＤ法で堆積させると、第１充填材１４Ａの全面が膜状のポリシリコンで覆われるので、例えばドライエッチング法やＣＭＰ法を用いて、当該ポリシリコンの表面を平坦化する。この時、図３（Ｅ）に示すように、各半導体チップ１７の上にポリシリコンが所定厚さで残るようにする。また、ポリシリコンを第１充填材１４Ａの全面に堆積させるので、当該ポリシリコンすなわち第２充填材１８Ａの端部（外縁）は、第１充填材１４Ａ（ひいてはベース１０）の外縁と等しくなる。つまり、第２充填材１８Ａの平面形状とサイズは、第１充填材１４Ａ及びベース１０のそれと一致する。この時の状態は図３（Ｅ）のようになる。
次いで、図３（Ｆ）に示すように、公知の方法で第２充填材１８Ａと各半導体チップ１７を選択的に除去して複数の透孔２１を形成する。各透孔２１は、第２充填材１８Ａの各半導体チップ１７上にある部分（各半導体チップ１７と重なっている部分）を貫通し、さらに、対応する半導体チップ１７の裏面からその固体回路１６の底部まで延在しており、それら固体回路１６の底部は透孔２１を通って露出している。透孔２１の形成には、例えば、フォトリソグラフィとドライエッチング技術を用いることができる。
次に、図４（Ｇ）に示すように、公知の方法で各透孔２１の内側面を絶縁膜１９ａで覆ってから、公知の方法で各透孔２１の内部に導電性材料を充填し、埋込電極１９を形成する。埋込電極１９の材料としてＷを選択したときは、例えばＣＶＤ法によって埋込電極１９を形成することができる。なお、透孔２１の内側壁に形成される絶縁膜１９ａとしては、例えばＣＶＤ法で形成されるＳｉＯ2膜が好ましい。また、絶縁膜１９ａの内側には、ＴｉＮよりなるバリア膜を形成しておくのが好ましい。この点は、透孔２０の場合と同じである。
以上の工程を経ることにより、図４（Ｇ）に示すように、ベース１０Ａ上に、複数の集積回路装置領域１００Ａ（換言すれば、複数の第１実施形態に係る三次元半導体集積回路装置１００）が所定レイアウトで形成される。そこで、こうして得られた積層体を、例えばブレード２５を用いた公知のダイシング法により、集積回路装置領域１００Ａ毎に切断して分離する。なお、２６は切断部を示す。
切断・分離により、ベース１０Ａは複数のベース１０となり、第１充填材１４Ａは複数の第１充填材１４となり、第２充填材１８Ａは複数の第２充填材１８となる。その結果、図１の構成を持つ本発明の第１実施形態に係る三次元半導体集積回路装置１００を複数個、同時に得ることができる。
こうして製造された三次元半導体集積回路装置１００の外側面には、ポリシリコン製の第１充填材１４及び第２充填材１８が露出する。半導体チップ１３及び１７の端部は、単結晶Ｓｉのままであるが、ポリシリコン製の第１充填材１４及び第２充填材１８の端部は、多結晶のままに保持されるか、アモルファスシリコンになる。
以上説明したように、本発明の第１実施形態に係る三次元半導体集積回路装置１００では、図１に示したように、第１回路層を構成する単結晶Ｓｉ製の各半導体チップ１３が、ベース１０よりも小さく形成されており、その周囲（その裏面と側面）がポリシリコンよりなる第１充填材１４で覆われている。換言すれば、各半導体チップ１３の全体が、それと同等の加工性（埋込電極１５の形成に関係する工程における加工性）とそれと同等の熱膨張係数を持つポリシリコンよりなる第１充填材１４の内部に埋め込まれている。
また、第２回路層を構成する単結晶Ｓｉ製の各半導体チップ１７が、ベース１０よりも小さく形成されており、その周囲（その裏面と側面）がポリシリコンよりなる第２充填材１８で覆われている。換言すれば、各半導体チップ１７の全体が、それと同等の加工性（埋込電極１９の形成に関係する工程における加工性）とそれと同等の熱膨張係数を持つポリシリコンよりなる第２充填材１８の内部に埋め込まれている。
このため、各半導体チップ１３と第１充填材１４とを貫通する透孔２０を形成する際に、あたかも第１回路層の全体が単結晶Ｓｉから形成されている場合と同様にエッチングすることができる。また、こうして形成された透孔２０の内側面に絶縁膜１５ａを形成する際に、あたかも第１回路層の全体が単結晶Ｓｉから形成されている場合と同様に、絶縁膜１５ａを堆積させることができる。さらに、こうして形成された透孔２０の内側面に導電材を充填して埋込電極１５を形成する際に、あたかも第１回路層の全体が単結晶Ｓｉから形成されている場合と同様に、導電材を堆積させ、選択的に除去することができる。
同様に、各半導体チップ１７と第２充填材１８とを貫通する透孔２１を形成する際に、あたかも第２回路層の全体が単結晶Ｓｉから形成されている場合と同様にエッチングすることができる。また、こうして形成された透孔２１の内側面に絶縁膜１９ａを形成する際に、あたかも第２回路層の全体が単結晶Ｓｉから形成されている場合と同様に、絶縁膜１９ａを堆積させることができる。さらに、こうして形成された透孔２１の内側面に導電材を充填して埋込電極１９を形成する際に、あたかも第２回路層の全体が単結晶Ｓｉから形成されている場合と同様に、導電材を堆積させ、選択的に除去することができる。
よって、半導体チップ１３がベース１０より小さいという条件を満たせば、単結晶Ｓｉ製の半導体チップ１３とそれを埋設したポリシリコン製の第１充填材１４とにより構成される第１回路層を、第１回路層の全体が単結晶Ｓｉ製である従来の場合と同様に考えて、埋込電極１５の形成に関する加工（処理）条件を設定することができる。換言すれば、単結晶Ｓｉ製の半導体チップ１３とポリシリコン製の第１充填材１４とにより構成される第１回路層を、単結晶Ｓｉ製の半導体チップと同様に取り扱うことが可能となる。
同様に、半導体チップ１７ベース１０より小さいという条件を満たせば、単結晶Ｓｉ製の半導体チップ１７とそれを埋設したポリシリコン製の第２充填材１８とにより構成される第２回路層を、第２回路層の全体が単結晶Ｓｉ製である従来の場合と同様に考えて、埋込電極１９の形成に関する加工（処理）条件を設定することができる。換言すれば、単結晶Ｓｉ製の半導体チップ１７とポリシリコン製の第２充填材１８とにより構成される第２回路層を、単結晶Ｓｉ製の半導体チップと同様に取り扱うことが可能となる。
その結果、第１及び第２の回路層を構成する半導体チップ１３及び１７の大きさとは無関係に、図９に示した従来の同じ大きさの半導体チップ３７３及び３７６を用いた場合と同様に考えて、半導体チップ１３または１７に埋込電極１５または１９を形成するプロセスの条件（埋込電極１５または１９の形成に必要な条件）を設定することができる。これは、使用する半導体チップ１３及び１７の大きさに関する制約（半導体チップ１３及び１７のサイズを同一にするという要請）がなくなることを意味する。
以上述べた理由により、チップ積層方式で製造される本発明の第１実施形態に係る三次元半導体集積回路装置１００では、ウェーハを個片化して半導体チップ１３及び１７を得る前の当該ウェーハの直径の違いはもともと支障にはならないだけでなく、の半導体チップ１３及び１７の各々のサイズが異なるものであっても、それらを積層することが可能である、という効果が得られる。
また、この三次元半導体集積回路装置１００は、使用する半導体チップ１３及び１７の大きさに関する制約なしにチップ積層方式で製造することができるため、半導体チップ１７の上に他の半導体チップを積層して多層化することが容易である。したがって、高集積化及び高密度化に適していると共に、高い製造歩留まりが得られる。
なお、単結晶Ｓｉ製の半導体チップ１３とポリシリコン製の第１充填材１４とは、熱膨張係数がほぼ同じであるから、熱膨張係数の相違に起因して半導体チップ１３と第１充填材１４が両者の接合面で剥離するといった現象は生じない。同様に、単結晶Ｓｉ製の半導体チップ１７とポリシリコン製の第２充填材１８とは、熱膨張係数がほぼ同じであるから、熱膨張係数の相違に起因して半導体チップ１７と第２充填材１８が両者の接合面で剥離するといった現象は生じない。したがって、各回路層を半導体チップと充填材とで形成しても、それによって動作信頼性に関する難点は生じない。
本発明の第１実施形態に係る三次元半導体集積回路装置１００の製造方法では、上述したように、ベース１０Ａ上に複数の半導体チップ１３を所定レイアウトで配置してから、それら半導体チップ１３の全体を第１充填材１４Ａで埋め込み、さらに、第１充填材１４Ａ上に複数の半導体チップ１７を所定レイアウトで配置してから、それら半導体チップ１７の全体を第２充填材１８Ａで埋め込んだ後、ダイシングにより集積回路装置領域１００Ａ毎に切断・分離することにより、複数の三次元半導体集積回路装置１００をウェーハレベルで一括して製造している。このため、複数の半導体チップ１３と第１充填材１４Ａとの組み合わせを、あたかも単一のウェーハと同一視して加工条件を設定することができる。したがって、埋込電極用の透孔２０及び２１をウェーハレベルで形成することが可能であると共に、高い製造歩留まりが得られる。
（第２実施形態）
上記構成を持つ第１実施形態の三次元半導体集積回路装置１００は、各種の手法により、封止ないしはパッケージ化することができる。
図５は、フリップチップ接続によりパッケージ化された、本発明の第２実施形態に係る三次元半導体集積回路装置２００を示す。
第２実施形態のパッケージ化三次元半導体集積回路装置２００は、図１の構成を持つ第１実施形態の三次元半導体集積回路装置１００を上下反転させた状態でそれより少し大きい基板３１上に搭載することにより、構成されている。三次元半導体集積回路装置１００と基板３１との電気的接続は、フリップチップ接続により行われている。すなわち、三次元半導体集積回路装置１００の最上の回路層（すなわち半導体チップ１７）の複数の埋込電極１９が、基板３１の表面に形成された対応するマイクロバンプ３２にそれぞれ機械的・電気的に接続されている。マイクロバンプ３２は、例えばハンダバンプ、金メッキバンプ、金スタッドバンプのいずれでもよい。
基板３１の裏面には、外部電極として複数のハンダボール３３が所定レイアウトで形成されている。ハンダボール３３は、対応するマイクロバンプ３２に電気的に接続されている。
フリップチップ接続は、配線経路の最短化に好適である。
（第３実施形態）
図６は、ワイヤーボンディングによりモールド樹脂中に封止された、本発明の第３実施形態に係る三次元半導体集積回路装置２１０を示す。
第３実施形態のパッケージ化三次元半導体集積回路装置２１０は、図１の構成を持つ第１実施形態の三次元半導体集積回路装置１００を上下反転させないで、それより少し大きい基板４１上に搭載している。三次元半導体集積回路装置１００と基板４１との電気的接続は、複数本のボンディングワイヤ４３により行われている。すなわち、三次元半導体集積回路装置１００のベース１０を基板４１の表面に固着すると共に、三次元半導体集積回路装置１００の最上の回路層（すなわち半導体チップ１７と第２充填材１８）の埋込電極１９と、基板４１に形成された配線（図示せず）とを、ボンディングワイヤ４３を用いて電気的に相互接続している。基板４１上の配線は、基板４１の裏面に所定レイアウトで形成された、外部電極として複数のハンダボール４４に電気的に接続されているので、三次元半導体集積回路装置１００の埋込電極１９と基板４１のハンダボール４４とは、対応するボンディングワイヤ４３を介して電気的に相互接続されていることになる。三次元半導体集積回路装置１００とボンディングワイヤ４３は、絶縁性のモールド樹脂４２で封止されている。モールド樹脂４２の大きさは、基板４１のそれとほぼ同じである。
ボンディングワイヤ４３としては、例えば金ワイヤが使用される。
半導体チップ１７の埋込電極１９に電気的に接続された再配線膜（図示せず）を第２充填材１８上に形成し、その再配線膜とボンディングワイヤ４３を介して、三次元半導体集積回路装置１００と基板４１との電気的接続を行ってもよい。この場合、その再配線膜もモールド樹脂４２中に封止される。
（第４実施形態）
図７は、ウェーハレベル・チップサイズ・パッケージ（Wafer-level Chip Size Package,Ｗ−ＣＳＰ）を有する本発明の第４実施形態に係る三次元半導体集積回路装置２２０を示す。
第４実施形態のパッケージ化三次元半導体集積回路装置２２０は、ウェーハ状のベース１０Ａ上で再配線を行う技術を利用してパッケージの小型軽量化を図ったもので、ダイシングによりベース１０Ａ上の集積回路装置領域１００Ａを分割して三次元半導体集積回路装置１００を得る前に、ベース１０Ａ上で集積回路装置領域１００Ａの各々に対して一括してパッケージ形成工程を実施する。
パッケージ化三次元半導体集積回路装置２２０は、図１の構成を持つ三次元半導体集積回路装置１００の最上の回路層（すなわち半導体チップ１７と第２充填材１８）の表面（図７では下面）に、パターン化された再配線層５１と、絶縁膜５２と、複数の銅ポスト５３と、外部電極としての複数のハンダボール５４を形成したものである。
再配線層５１は、各埋込電極１９の露出端に接触せしめられている。絶縁膜５２は、三次元半導体集積回路装置１００の第２充填材１８の表面に形成されており、再配線層５１の全体を覆っている。各銅ポスト５３は、絶縁膜５２を貫通するようにその中に埋設されており、そのベース１０側の端は再配線層５１の対応する箇所に接触せしめられ、そのベース１０とは反対側の端は、絶縁膜５２から露出している。銅ポスト５３は、三次元半導体集積回路装置２２０を基板（図示せず）上に実装した際に、温度変化や衝撃によって当該基板と三次元半導体集積回路装置２２０の間に発生する応力を緩和する役目を果たす。各ハンダボール５４は、対応する銅ポスト５３の露出端に固着せしめられている。こうして、三次元半導体集積回路装置１００の各埋込電極１９は、対応するハンダボール５４に電気的に接続されている。
再配線層５１は次のようにして形成される。すなわち、まず、三次元半導体集積回路装置１００の最上面（図７では下面）すなわち第２充填材１８から露出している各埋込電極１９の露出端に、公知の無電解ニッケルメッキまたは金メッキにより、下地膜を形成する。次に、三次元半導体集積回路装置１００の最上面に、例えば絶縁性のフォトレジストをコーティングし、それを露光処理して所望パターンを持つマスクを形成する。その後、そのマスクの上から公知の銅メッキを行い、銅膜を形成する。この状態で前記マスクを剥離すると、前記銅膜の前記マスク上にある部分が前記マスクと共に除去され、前記マスク上にない部分のみが、図７に示すように選択的に残される。こうして得られるパターン化銅膜が再配線層５１となる。
絶縁膜５２は、公知のＣＶＤ法などにより形成される。
銅ポスト５３は、公知のフォトリソグラフィ及びエッチングにより、絶縁膜５２の各銅ポスト５３が形成される箇所に透孔を形成した後、銅メッキにより前記透孔内に銅を充填することにより形成される。
（第５実施形態）
図８は、本発明の第５実施形態に係る三次元半導体集積回路装置２３０を示す。この三次元半導体集積回路装置２３０は、図１の構成を持つ第１実施形態の三次元半導体集積回路装置１００にヒートスプレッダ６１と電磁シールド材６２を実装することにより、放熱効果とノイズマージンを高めたものである。
図８に示した三次元半導体集積回路装置１００では、第１回路層を構成する半導体チップ１３の表面を覆う絶縁膜７１が描かれており、複数の埋込電極２７はその絶縁膜７１中に埋設されている。各埋込電極２７の一端は、ベース１０の固体回路１１に電気的に接続され、その他端は、半導体チップ１３の固体回路１２に電気的に接続されている。半導体チップ１３と絶縁膜７１の側面は、第１充填材１４で覆われている。図１の構成とは異なり、半導体チップ１３の裏面（図８では上面）には第１充填材１４が存在していないため、半導体チップ１３の裏面は露出している。
また、第２回路層を構成する半導体チップ１７の表面を覆う絶縁膜７２も描かれており、複数の埋込電極２８はその絶縁膜７２中に埋設されている。各埋込電極２８の一端は、半導体チップ１３の埋込電極１５を介して固体回路１２に電気的に接続され、その他端は、半導体チップ１７の固体回路１６に電気的に接続されている。半導体チップ１７と絶縁膜７２の側面は、第２充填材１８で覆われている。図１の構成とは異なり、半導体チップ１７の裏面（図８では上面）には第２充填材１８が存在していないため、半導体チップ１７の裏面は露出している。
半導体チップ１３の裏面が露出したこのような構成は、図１のように半導体チップ１３の裏面が第１充填材１４で覆われた構成において、第１充填材１４の半導体チップ１３の裏面を覆う部分をＣＭＰ（Chemical Mechanical Polishing）法、ドライエッチング法などで選択的に除去することにより、容易に得ることができる。その時、第１充填材１４の除去されるべき部分の中にある埋込電極１５と絶縁膜１５ａの一部も、除去される。第１充填材１４の半導体チップ１３の裏面を覆う部分を選択的に除去した後に、埋込電極１５と絶縁膜１５ａを形成してもよい。半導体チップ１７の裏面が露出した構成は、半導体チップ１３と同様にして得ることができる。
第１充填材１４と第２充填材１８の外面（三次元半導体集積回路装置１００の側面）は、平坦になっている。
図８の三次元半導体集積回路装置１００の裏面（図８では下面）には、伝熱面積を拡大して放熱効果を高めるために、板状のヒートスプレッダ６１が接着されている。ヒートスプレッダ６１としては、例えばＡｌ薄板、Ｃｕ薄板、Ｎｉ薄板などが好適に使用できる。ヒートスプレッダ６１は三次元半導体集積回路装置１００よりも大きいので、ヒートスプレッダ６１の外周部が三次元半導体集積回路装置１００外縁から露出する。そこで、ヒートスプレッダ６１の外周部には、三次元半導体集積回路装置１００の側面全体を囲むように、電磁シールド材６２が取り付けられている。電磁シールド材６２と三次元半導体集積回路装置１００の側面（第１充填材１４と第２充填材１８の外面）の間には、低誘電率膜（ｌｏｗ−ｋ膜）６３が介在せしめられている。電磁シールド材６２と低誘電率膜６３は密着しており、低誘電率膜６３と三次元半導体集積回路装置１００の第１充填材１４及び第２充填材１８も密着している。
三次元半導体集積回路装置１００と外部回路との電気的接続は、公知の方法で実施される。例えば、三次元半導体集積回路装置１００の表面（図８では上面）に設けられる外部電極等を用いて実施される。
本発明の第５実施形態に係る三次元半導体集積回路装置２３０では、以上のような構成で実装することにより、三次元半導体集積回路装置１００それ自身が外部にノイズを出さなくなると共に、外部からノイズを拾わなくなる。したがって、放熱効果の向上に加えて、ノイズマージンが大きく動作特性が良好となる利点が得られる。
なお、低誘電率膜６３は省いてもよい。この場合は、電磁シールド材６２と三次元半導体集積回路装置１００の側面（第１充填材１４と第２充填材１８の外面）が直接、接触することになる。
（第６実施形態の構成）
図９は、本発明の第６実施形態に係る三次元半導体集積回路装置１１０の概略断面図である。この三次元半導体集積回路装置１１０は、ベース１０上に３つの回路層（半導体チップ）を積層した点を除き、本発明の第１実施形態に係る三次元半導体集積回路装置１００と同じ構成である。
半導体チップ１３と第１充填材１４からなる第１回路層と、半導体チップ１７と第２充填材１８からなる第２回路層の構成は、第１実施形態に係る三次元半導体集積回路装置１００と同じである。第２回路層（第２充填材１８）の上に積層された第３回路層は、第２回路層の構成と実質的に同一であり、半導体チップ１７’と第３充填材１８’から構成される。
半導体チップ１７’の表面領域には、固体回路１６’が形成されている。半導体チップ１７’は、表裏が反転せしめられてチップ１７’の表面側にある固体回路１６’が下方に位置しており、当該固体回路１６’は半導体チップ１７の裏面に対向せしめられている。そして、当該固体回路１６’は、半導体チップ１７’の表面（図９では下面）に設けられた複数のマイクロバンプ２８’と、半導体チップ１７の内部に設けられた埋込電極１９’とによって、半導体チップ１７’の裏面にある配線膜や外部電極（図示せず）に電気的に接続されている。各マイクロバンプ２８’は、図示しない絶縁材によって相互に電気的に絶縁されている。
半導体チップ１７’も、半導体チップ１３及び１７と同様に、ベース１０よりも小さく、第３充填材１８’で覆われている。換言すれば、半導体チップ１７’はその全体が第３充填材１８’の内部に埋め込まれている。第３充填材１８’の外形も、ベース１０のそれと等しくされている。すなわち、半導体チップ１７’の厚さはベース１０’のそれとは異なるが、半導体チップ１７’の輪郭（例えば矩形状の輪郭）はベース１０のそれと同一であり、両者は重なり合っている。半導体チップ１７’の外側の領域（半導体チップ１７と重ならない領域）では、第２充填材１８の表面が露出しており、その露出した第２充填材１８の表面上に第３充填材１８’の外周部が載置されている。半導体チップ１７’とそれを覆う第３充填材１８’は、ベース１０と同一の平面形状を持つ平坦な層状に形成されており、「第３回路層」を構成する。
半導体チップ１７’の内部には、複数の埋込電極１９’が形成されている。それら埋込電極１９’の一端は固体回路１６’まで延在してそれに接続され、他端は半導体チップ１７’の裏面（図９では上面）まで延在して露出せしめられている。すなわち、各埋込電極１９’は、固体回路１６’の底部から半導体チップ１７’の裏面まで当該チップ１７’を貫通している。各埋込電極１９’は、その全周を囲む絶縁膜１９ａ’によって、半導体チップ１７’および第３充填材１８’から電気的に絶縁されている。
ここでは、半導体チップ１７’は半導体チップ１７とほぼ等しくされているが、半導体チップ１７’は半導体チップ１７よりも小さくても大きくてもよい。また、半導体チップ１７’の厚さは任意である。半導体チップ１７’の厚さとベース１０の厚さの関係も任意である。
半導体チップ１７’の裏面から露出せしめられた各埋込電極１９’の端には、直接あるいは再配線膜（図示せず）を介して、図示しない外部電極（例えばマイクロバンプやハンダボール）が接続される。第６実施形態に係る三次元半導体集積回路装置１１０は、これらの外部電極を介して外部回路に電気的に接続される。
（変形例）
上述した第１〜第６の実施形態は本発明を具体化した例を示すものであり、したがって本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した第１〜第５実施形態では、二つの半導体チップを積層して二層構造とし、上述した第６実施形態では、三つの半導体チップを積層して三層構造としているが、四つあるいはそれ以上の半導体チップを積層して四層構造あるいは五層以上の多層構造としてもよい。
また、ベース上に載置する半導体チップの向き（姿勢）は、任意であり、半導体チップ内の固体回路をベース側に向けて、その固体回路をベースの表面に対向させて載置してもよいし、逆に、半導体チップ内の固体回路をベースとは反対側に向けて、その固体回路がベースの表面とは反対側に位置するように載置してもよい。これは、半導体チップ上に載置される他の半導体チップについても同様である。
本発明は、ベース上に複数の半導体チップを積層してなる三次元積層構造を持つ任意の三次元半導体集積回路装置に適用可能である。

Claims (26)

  1. ベースと、
    前記ベース上に積層された、第１固体回路を有すると共に前記ベースよりも小さい第１半導体チップと、
    前記第１半導体チップを埋め込むと共に、前記ベースと略同一の外形に形成された第１充填材と、
    前記第１半導体チップの内部に形成されると共に、当該第１半導体チップの全部または一部をその厚さ方向に貫通する複数の第１埋込電極と、
    前記第１半導体チップに重なるように積層された、第２固体回路を有すると共に前記ベースよりも小さい第２半導体チップと、
    前記第２半導体チップの内部に形成されると共に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極と、
    前記第２半導体チップを埋め込むと共に、前記ベースと略同一の外形に形成された第２充填材と、
    前記第２半導体チップの内部に形成されると共に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極とを備え、
    前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有しており、
    前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有している三次元半導体集積回路装置。
  2. 前記ベースが追加の固体回路を有しており、当該追加の固体回路に対向して前記第１半導体チップの前記第１固体回路が配置されている請求項１に記載の三次元半導体集積回路装置。
  3. 前記第１充填材が、前記第１半導体チップの側面と前記第１半導体チップの表面または裏面を覆っており、前記第１半導体チップの全体が前記第１充填材中に埋め込まれている請求項１に記載の三次元半導体集積回路装置。
  4. 前記第１充填材が、前記第１半導体チップの側面を覆っているが、前記第１半導体チップの表面または裏面を覆っておらず、前記第１半導体チップの表面または裏面が前記第１充填材から露出している請求項１に記載の三次元半導体集積回路装置。
  5. 前記第２充填材が、前記第２半導体チップの側面と前記第２半導体チップの表面または裏面を覆っており、前記第２半導体チップの全体が前記第２充填材中に埋め込まれている請求項１に記載の三次元半導体集積回路装置。
  6. 前記第２充填材が、前記第２半導体チップの側面を覆っているが、前記第２半導体チップの表面または裏面を覆っておらず、前記第２半導体チップの表面または裏面が前記第２充填材から露出している請求項１に記載の三次元半導体集積回路装置。
  7. さらに、前記第２半導体チップに重なるように積層された、第３〜第ｎ（ｎは３以上の整数）の固体回路を有すると共に前記ベースよりも小さい第３〜第ｎの半導体チップと、前記第３〜第ｎの半導体チップの各々を埋め込むと共に、前記ベースと略同一の外形に形成された第３〜第ｎの充填材と、前記第３〜第ｎの半導体チップの各々の内部に形成されると共に、当該第３〜第ｎの半導体チップのいずれかの全部または一部をその厚さ方向に貫通する複数の第３〜第ｎの埋込電極とを備えており、
    前記第３〜第ｎの充填材は、それぞれ、前記第３〜第ｎの埋込電極の形成の際に要求される加工性が前記第３〜第ｎの半導体チップと同等であると共に、前記第３〜第ｎの半導体チップと同等の熱膨張係数を有している請求項１〜６のいずれか１項に記載の三次元半導体集積回路装置。
  8. 前記第１半導体チップ及び前記第２半導体チップが単結晶シリコンで形成されており、前記第１充填材及び前記第２充填材がポリシリコンで形成されている請求項１〜７のいずれか１項に記載の三次元半導体集積回路装置。
  9. 前記第１半導体チップ及び前記第２半導体チップがＳＯＩ構造を有しており、前記第１充填材及び前記第２充填材がシリコン酸化物で形成されている請求項１〜７のいずれか１項に記載の三次元半導体集積回路装置。
  10. 前記第１埋込電極及び前記第２埋込電極の少なくとも一方が、Ｃｕ、Ｗ、Ｎｉ、Ａｕ及びＡｌ並びにそれらの合金から選ばれる１種で形成されている請求項１〜７のいずれか１項に記載の三次元半導体集積回路装置。
  11. 前記第１埋込電極及び前記第２埋込電極が、ポリシリコンまたはメタルシリコンで形成されている請求項１〜７のいずれか１項に記載の三次元半導体集積回路装置。
  12. 外部電極が形成された基板をさらに有しており、当該基板に対して当該三次元半導体集積回路装置がフリップチップ接続により電気的に接続されている請求項１〜１１のいずれか１項に記載の三次元半導体集積回路装置。
  13. 外部電極が形成された基板をさらに有しており、当該基板に対して当該三次元半導体集積回路装置がワイヤボンディングにより電気的に接続されている請求項１〜１１のいずれか１項に記載の三次元半導体集積回路装置。
  14. 前記第２半導体チップまたはその上に積層された他の半導体チップの前記ベースとは反対側の面に、複数の外部電極が形成されており、当該外部電極に対して当該三次元半導体集積回路装置が電気的に接続されている請求項１〜１１のいずれか１項に記載の三次元半導体集積回路装置。
  15. 前記ベースの前記第１半導体チップとは反対側の面に装着されたヒートスプレッダをさらに有している請求項１〜１１のいずれか１項に記載の三次元半導体集積回路装置。
  16. 前記第１充填材及び前記第２充填材の側面全体を覆う電磁シールド材をさらに有している請求項１〜１１のいずれか１項に記載の三次元半導体集積回路装置。
  17. 各々が第１固定回路を有する複数の第１半導体チップを相互に間隔をあけてベース上に載置する工程と、
    前記ベース上に載置された複数の前記第１半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）を持つように第１充填材を形成する工程と、
    前記第１充填材により埋め込まれた複数の前記第１半導体チップの各々の内部に、当該第１半導体チップの全部または一部をその厚さ方向に貫通する複数の第１埋込電極を形成する工程と、
    各々が第２固定回路を有する複数の第２半導体チップを、相互に間隔をあけて、対応する前記第１半導体チップに重なるように積層する工程と、
    対応する前記第１半導体チップ上に積層された複数の前記第２半導体チップを埋め込むと共に、前記ベースと略同一の外形（輪郭）を持つように第２充填材を形成する工程と、
    前記第２充填材により埋め込まれた複数の前記第２半導体チップの各々の内部に、当該第２半導体チップの全部または一部をその厚さ方向に貫通する複数の第２埋込電極を形成する工程と、
    前記ベース上に形成された複数の前記第１半導体チップと複数の前記第２半導体チップを含む積層構造を、前記ベースと共に切断して、各々が前記第１半導体チップと前記第２半導体チップを含む複数のチップ積層体に分離する工程とを備え、
    前記第１充填材は、前記第１埋込電極の形成の際に要求される加工性が前記第１半導体チップと同等であると共に、前記第１半導体チップと同等の熱膨張係数を有しており、
    前記第２充填材は、前記第２埋込電極の形成の際に要求される加工性が前記第２半導体チップと同等であると共に、前記第２半導体チップと同等の熱膨張係数を有していることを特徴とする三次元半導体集積回路装置の製造方法。
  18. 前記第１充填材が、前記第１半導体チップの側面と前記第１半導体チップの表面または裏面を覆い、前記第１半導体チップの全体が前記第１充填材中に埋め込まれるように形成され、
    前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第１半導体チップの表面または裏面を覆う前記第１充填材をもその厚さ方向に貫通するように形成される請求項１７に記載の三次元半導体集積回路装置の製造方法。
  19. 前記第１充填材が、前記第１半導体チップの側面を覆っているが、前記第１半導体チップの表面または裏面を覆っておらず、前記第１半導体チップの表面または裏面が前記第１充填材から露出するように形成され、
    前記第１埋込電極は、前記第１半導体チップの全部または一部をその厚さ方向に貫通するように形成される請求項１７に記載の三次元半導体集積回路装置の製造方法。
  20. 前記第２充填材が、前記第２半導体チップの側面と前記第２半導体チップの表面または裏面を覆っており、前記第２半導体チップの全体が前記第２充填材中に埋め込まれるように形成され、
    前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するだけでなく、前記第２半導体チップの表面または裏面を覆う前記第２充填材をもその厚さ方向に貫通するように形成される請求項１７に記載の三次元半導体集積回路装置の製造方法。
  21. 前記第２充填材が、前記第２半導体チップの側面を覆っているが、前記第２半導体チップの表面または裏面を覆っておらず、前記第２半導体チップの表面または裏面が前記第２充填材から露出するように形成され、
    前記第２埋込電極は、前記第２半導体チップの全部または一部をその厚さ方向に貫通するように形成される請求項１７に記載の三次元半導体集積回路装置の製造方法。
  22. 前記第２半導体チップに重なるように、第３〜第ｎ（ｎは３以上の整数）の固体回路を有すると共に前記ベースよりも小さい第３〜第ｎの半導体チップを積層する工程と、
    前記第３〜第ｎの半導体チップの各々を埋め込むと共に、前記ベースと略同一の外形（輪郭）に第３〜第ｎの充填材を形成する工程と、
    前記第３〜第ｎの半導体チップの各々の内部に、当該第３〜第ｎの半導体チップのいずれかの全部または一部をその厚さ方向に貫通する複数の第３〜第ｎの埋込電極を形成する工程と備え、
    前記第３〜第ｎの充填材は、それぞれ、前記第３〜第ｎの埋込電極の形成の際に要求される加工性が前記第３〜第ｎの半導体チップと同等であると共に、前記第３〜第ｎの半導体チップと同等の熱膨張係数を有している請求項１７〜２１のいずれか１項に記載の三次元半導体集積回路装置の製造方法。
  23. 前記第１半導体チップ及び前記第２半導体チップとして、単結晶シリコンで形成された半導体チップが使用され、前記第１充填材及び前記第２充填材としてポリシリコンが使用される請求項１７〜２２のいずれか１項に記載の三次元半導体集積回路装置の製造方法。
  24. 前記第１半導体チップ及び前記第２半導体チップとして、ＳＯＩ構造を有する半導体チップが使用され、前記第１充填材及び前記第２充填材としてシリコン酸化物が使用される請求項１７〜２２のいずれか１項に記載の三次元半導体集積回路装置の製造方法。
  25. 前記第１埋込電極及び前記第２埋込電極の少なくとも一方が、Ｃｕ、Ｗ、Ｎｉ、Ａｕ及びＡｌ並びにそれらの合金から選ばれる１種で形成される請求項１７〜２２のいずれか１項に記載の三次元半導体集積回路装置の製造方法。
  26. 前記第１埋込電極及び前記第２埋込電極が、ポリシリコンまたはメタルシリコンで形成される請求項１７〜２２のいずれか１項に記載の三次元半導体集積回路装置の製造方法。
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