KR20160083977A - 반도체 패키지 - Google Patents

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KR20160083977A
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semiconductor chip
insulating film
film
disposed
connecting device
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미츠오 우메모토
김동한
김재춘
송직호
최인호
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 반도체 칩, 상기 반도체 칩의 일측에 배치된 연결장치, 상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 절연막, 상기 절연막 상에 배치되며, 상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 절연막, 상기 절연막 상에 배치되며, 상기 반도체 칩의 일측면, 상기 연결장치의 상부면 및 양 측면들을 덮는 몰딩막, 상기 절연막 내에 배치되며, 상기 반도체 칩 및 상기 연결장치와 전기적으로 연결되는 배선, 및 상기 절연막 상에 배치되며, 상기 배선과 전기적으로 연결되는 외부 단자를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 팬 아웃 웨이퍼 레벨 패키지에 관한 것이다.
최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 디지털 화상기기, MP3 플레이어, 모바일 폰(mobile phone), 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다. 반도체 패키지의 종류로는, BGA(Ball Grid Array) 패키지 및 웨이퍼 레벨 패키지(Wafer Level Package) 등이 있다.
웨이퍼 레벨 패키지는 몰딩 공정 없이 반도체 칩에 재배선 패턴을 형성하고, 재배선 패턴에 바로 솔더볼을 부착시킨다. 따라서, 몰딩 공정과 네인쇄회로 기판을 필료로 하지 않으므로, 간단하며, 반도체 패키지의 두께를 얇게 만들 수 있다.
한편, 반도체 칩이 고집적화됨에 따라 반도체 칩의 크기는 점차 줄어들고 있다. 그러나 솔더볼 사이의 간격은 세계 반도체 표준 협회의 국제 표준에 의해 정해져 있어, 원하는 갯수의 솔더볼의 부착이 어려워진다. 또한, 반도체 칩이 작아짐에 따라 핸들링이 어려워진다.
이를 해결하기 위하여 팬 아웃(Fan-out) 웨이퍼 레벨 패키지가 제시되었다. 팬 아웃 웨이퍼 레벨 패키지에서는 반도체 칩의 외곽에 몰드막 등을 배치시키고 몰드막 하부에도 재배선 패턴을 형성하고 솔더볼을 부착시킨다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 반도체 칩, 상기 반도체 칩의 일측에 배치된 연결장치, 상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 절연막, 상기 절연막 상에 배치되며, 상기 반도체 칩의 일측면, 상기 연결장치의 상부면 및 양 측면들을 덮는 몰딩막, 상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 절연막, 상기 절연막 내에 배치되며, 상기 반도체 칩 및 상기 연결장치와 전기적으로 연결되는 배선, 및 상기 절연막 상에 배치되며, 상기 배선과 전기적으로 연결되는 외부 단자를 포함할 수 있다.
상기 반도체 칩의 상부면은 상기 몰딩막에 노출될 수 있다.
상기 반도체 칩의 상부면과 상기 몰딩막의 상부면은 동일한 레벨 상에 위치할 수 있다.
상기 연결장치는 몸체부 및 상기 몸체부를 관통하는 도전성 연결부를 포함하되, 상기 도전성 연결부는 상기 배선과 접촉할 수 있다.
상기 반도체 칩의 하부면에 배치된 칩 패드, 및 상기 반도체 칩의 하부면을 덮으며, 상기 칩 패드를 노출시키는 레지스트막을 더 포함하되, 상기 칩 패드는 상기 배선과 접촉할 수 있다.
상기 반도체 칩의 상부면 상에 배치된 상부 절연막; 및 상기 상부 절연막 내에 배치되며, 상기 연결장치와 전기적으로 연결되는 상부 배선을 더 포함하되, 상기 상부 절연막은 상기 반도체 칩의 상부면 및 상기 몰딩막의 상부면과 접촉할 수 있다.
반도체 패키지는, 상기 상부 절연막 상에 배치된 상부 반도체 칩, 상기 상부 반도체 칩의 하부면에 배치된 하부 칩 패드, 상기 하부 칩 패드 상에 부착되고, 상기 상부 배선과 전기적으로 연결되는 솔더볼, 및 상기 상부 절연막 상에 상기 상부 반도체 칩을 덮는 상부 몰딩막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 반도체 칩, 상기 반도체 칩의 일측에 배치된 연결장치, 상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 하부 절연막, 상기 하부 절연막 상에 배치되며, 상기 연결장치를 덮는 몰딩막, 상기 몰딩막 상에 배치되어, 상기 반도체 칩의 상부면과 접촉하는 상부 절연막, 상기 하부 절연막 내에 배치되며, 상기 반도체 칩 및 상기 연결장치와 전기적으로 연결되는 하부 배선, 상기 상부 절연막 내에 배치되며, 상기 연결장치와 전기적으로 연결되는 상부 배선, 및 상기 하부 절연막 상에 배치되며, 상기 하부 배선과 전기적으로 연결되는 외부 단자를 포함할 수 있다.
상기 반도체 칩과 상기 연결장치는 동일한 두께를 가져, 상기 연결장치의 상부면이 상기 상부 절연막과 접촉할 수 있다.
상기 반도체 칩은 상기 연결장치보다 두꺼운 두께를 가질 수 있다.
상부 절연막과 상기 연결장치 사이에 상기 몰딩막에 개재되며, 상기 연결장치 상에 배치되는 상기 몰딩막은 상기 상부 절연막의 하부면 및 상기 연결장치의 상부면과 접촉할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 연결장치보다 동일하거나 또는 두꺼운 두께를 갖는 반도체 칩을 포함할 수 있다. 이에 따라, 웨이퍼 레벨 상태에서, 반도체 패키지의 휨(warpage) 현상을 방지할 수 있다.
도 1은 지지기판 상에 정렬된 반도체 칩들을 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 지지기판 상에 정렬된 반도체 칩들을 나타낸 평면도이다.
도 1을 참조하면, 지지기판(10) 상에 복수 개의 하부 반도체 칩들(100)이 부착될 수 있다. 하부 반도체 칩들(100)은 제 1 방향(X) 및 제 2 방향(Y)으로 배열될 수 있다. 제 1 방향(X)으로, 하부 반도체 칩들(100)의 일측 및 타측 각각에 연결 장치들(110)이 배치될 수 있다. 상세하게, 제 1 방향(X)으로 인접하는 하부 반도체 칩들(100) 사이에 제공되는 연결장치(110)는 하나 또는 복수 개로 제공될 수 있다. 본 실시예에서는 두 개의 연결 장치들(110)이 하부 반도체 칩들(100) 사이에 배치될 수 있다. 하부 반도체 칩들(100) 상에 상부 반도체 칩들(140; 도 2 참조)이 실장될 수 있다. 지지기판(10)을 제거 한 후에, 싱귤레이션 공정을 진행하여 단위 반도체 패키지(1000, 2000; 도 2 및 도 3 참조)를 형성할 수 있다. 단위 반도체 패키지(1000, 2000)는 하부 반도체 칩(100), 상부 반도체 칩(140), 및 하부 반도체 칩(100)과 상부 반도체 칩(140)을 연결하는 연결장치(110)를 포함할 수 있다.
반도체 패키지에 관하여, 도 2에서 상세히 기술하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1를 참조하면, 반도체 패키지(1000)는 하부 반도체 칩(100), 연결장치(110), 하부 몰딩막(120) 및 상부 반도체 칩(140)을 포함할 수 있다. 하부 반도체 칩(100)의 하부면에는 하부 칩 패드(102) 및 레지스트막(104)이 배치될 수 있다. 레지스트막(104)은 하부 칩 패드(102)는 노출시키며, 하부 반도체 칩(100)의 하부면을 덮을 수 있다.
하부 반도체 칩(100)의 일측에 하부 반도체 칩(100)과 이격되는 연결장치(110)가 배치될 수 있다. 연결장치(110)는 몸체부(112)와 도전성 연결부(114)를 포함할 수 있다. 도전성 연결부(114)는 몸체부(112)를 관통하며, 몸체부(112)의 상부면 일부 및 하부면 일부를 덮을 수 있다. 도전성 연결부(114)는 복수 개로 구성될 수 있으며, 복수 개의 도전성 연결부들(114)은 서로 전기적으로 절연될 수 있다. 하부 반도체 칩(100)의 두께(T1)는 연결장치(110)의 두께(T2)보다 더 두꺼울 수 있다. (T1>T2)
하부 몰딩막(120)이 하부 반도체 칩(100) 및 연결장치(110)를 덮을 수 있다. 상세하게, 하부 몰딩막(120)은 하부 반도체 칩(100)의 측면들, 연결장치(110)의 측면들 및 상부면을 덮을 수 있다. 그리고, 하부 몰딩막(120)은 몸체부(112)의 상부면에 노출된 도전성 연결부(114)을 덮을 수 있다. 하부 반도체 칩(100)의 상부면은 하부 몰딩막(120)에 노출될 수 있다. 즉, 하부 반도체 칩(100)의 상부면은 하부 몰딩막(120)의 상부면과 동일한 레벨 상에 위치할 수 있다. 하부 몰딩막(120)의 하부면은 연결장치(110)의 하부면과 동일한 레벨 상에 위치할 수 있다. 하부 몰딩막(120)은 하부 반도체 칩의 두께(T1)와 동일한 두께를 가질 수 있다.
하부 몰딩막(120)의 하부면 및 레지스트막(104)의 하부면을 덮는 하부 절연막(LD)이 배치될 수 있다. 하부 절연막(LD)은 제 1 하부 절연막(LD1) 및 제 2 하부 절연막(LD2)을 포함할 수 있다. 상세하게, 제 1 하부 절연막(LD1)은 하부 몰딩막(120)의 하부면 및 레지스트막(104) 상에 배치되어, 이들을 덮을 수 있다. 제 2 하부 절연막(LD2)은 제 1 하부 절연막(LD1)을 덮을 수 있다. 제 1 하부 절연막(LD1) 및 제 2 하부 절연막(LD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막일 수 있다.
제 1 하부 절연막(LD1)과 제 2 하부 절연막(LD2) 사이에 하부 배선(132)이 개재될 수 있다. 하부 배선(132)은 하부 칩 패드(102) 및 몸체부(112)의 하부면에 노출된 도전성 연결부(114)와 접촉하기 위해, 제 1 하부 절연막(LD1)을 관통할 수 있다. 이에 따라, 하부 배선(132)은 하부 칩 패드(102) 및 도전성 연결부(114)와 전기적으로 연결될 수 있다.
제 2 하부 절연막(LD2)의 하부면 상에 외부 단자(134)가 배치될 수 있다. 외부 단자(134)는 하부 반도체 칩(100)과 연결장치(110) 사이에 배치될 수 있다. 외부 단자(134)와 하부 배선(132) 사이에 단자 패드(136)가 배치될 수 있다. 단자 패드(136)는 하부 배선(132) 및 외부 단자(134)와 접촉하여, 외부 단자(134)와 하부 배선(132)이 서로 전기적으로 연결될 수 있다.
하부 몰딩막(120)의 상부면 상에 상부 절연막(UD)이 배치될 수 있다. 상부 절연막(UD)는 제 1 상부 절연막(UD1) 및 제 2 상부 절연막(UD2)을 포함할 수 있다. 상세하게, 제 1 상부 절연막(UD1)은 하부 반도체 칩(100)의 상부면 및 하부 몰딩막(120)의 상부면을 덮을 수 있다. 제 2 상부 절연막(UD2)는 제 1 상부 절연막(UD1)을 덮을 수 있다. 제 1 상부 절연막(UD1) 및 제 2 상부 절연막(UD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막일 수 있다. 제 1 하부 절연막(LD1) 및 제 1 상부 절연막(UD1)은 동일한 막으로 구성될 수 있고, 제 2 하부 절연막(LD2) 및 제 2 상부 절연막(UD2)은 동일한 막으로 구성될 수 있다.
제 1 상부 절연막(UD1) 및 제 2 상부 절연막(UD2) 사이에 상부 배선(133)이 개재될 수 있다. 상부 배선(133)은 몸체부(112)의 상부면에 노출된 도전성 연결부(114)와 접촉하기 위해, 제 1 상부 절연막(UD1)을 관통할 수 있다. 상부 배선(133)은 하나의 연결장치(110)와 연결될 수 있다. 예를 들어, 두 개 이상의 상부 배선들(133) 및 두 개 이상의 연결장치들(110)이 배치될 경우, 상부 배선들(133) 각각은 연결장치들(110) 각각과 전기적으로 연결될 수 있으며, 상부 배선들(133) 간은 서로 전기적으로 절연될 수 있다.
제 2 상부 절연막(UD2) 상에 상부 반도체 칩(140)이 실장될 수 있다. 상부 반도체 칩(140)의 하부면 상에 상부 칩 패드(142)가 배치될 수 있고, 상부 칩 패드(142) 상에 솔더볼(144)이 부착될 수 있다. 솔더볼(144)은 제 2 상부 절연막(UD2)의 상부면 상에 배치될 수 있다. 솔더볼(144)과 상부 배선(133) 사이에 연결 패드(138)가 배치될 수 있다. 연결 패드(138)는 상부 배선(133) 및 솔더볼(144)과 접촉하여, 상부 배선(133)과 솔더볼(144)이 서로 전기적으로 연결될 수 있다. 두 개 이상의 연결 패드들(138) 각각은 서로 다른 상부 배선들(133) 각각에 접촉할 수 있다. 이와 다르게, 복수 개의 연결 패드들(138)은 하나의 상부 배선(133)과 접촉할 수 있다.
상부 절연막(UD) 상에 상부 몰딩막(146)이 배치될 수 있다. 상부 몰딩막(146)은 상부 반도체 칩(140)을 덮을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 도3에 도시된 다른 실시예에서, 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(2000)는 하부 반도체 칩(100), 연결장치(110), 하부 몰딩막(120) 및 상부 반도체 칩(140)을 포함할 수 있다. 하부 반도체 칩(100)의 하부면에는 하부 칩 패드(102) 및 레지스트막(104)이 배치될 수 있다.
하부 반도체 칩(100)의 일측에 하부 반도체 칩(100)과 이격되는 연결장치(110)가 배치될 수 있다. 연결장치(110)는 몸체부(112)와 도전성 연결부(114)를 포함할 수 있다. 하부 반도체 칩(100)의 두께(T1)는 연결장치(110)의 두께(T2)와 동일할 수 있다. (T1=T2)
하부 몰딩막(120)이 하부 반도체 칩(100) 및 연결장치(110)를 덮을 수 있다. 상세하게, 하부 몰딩막(120)은 하부 반도체 칩(100)의 측면들, 연결장치(110)의 측면들을 덮을 수 있다. 하부 반도체 칩(100)의 상부면은 하부 몰딩막(120)에 노출될 수 있다. 그리고 몸체부(112)의 상부면 및 몸체부(112)의 상부면에 노출된 도전성 연결부(114)는 하부 몰딩막(120)에 노출될 수 있다. 즉, 하부 반도체 칩(100)의 상부면 및 연결장치(110)의 상부면은 하부 몰딩막(120)의 상부면과 동일한 레벨 상에 위치할 수 있다.
하부 몰딩막(120)의 하부면 및 레지스트막(104)의 하부면을 덮는 하부 절연막(LD)이 배치될 수 있다. 하부 절연막(LD)은 제 1 하부 절연막(LD1) 및 제 2 하부 절연막(LD2)을 포함할 수 있다. 제 1 하부 절연막(LD1)과 제 2 하부 절연막(LD2) 사이에 하부 배선(132)이 개재될 수 있다. 하부 배선(132)은 연결장치(110)의 하부면에 노출된 도전성 연결부(114)과 접촉할 수 있다. 제 2 하부 절연막(LD2)의 하부면 상에 외부 단자(134)가 배치될 수 있다. 외부 단자(134)와 하부 배선(132) 사이에 단자 패드(136)가 배치될 수 있다. 단자 패드(136)는 하부 배선(132) 및 외부 단자(134)와 접촉하여, 외부 단자(134)와 하부 배선(132)이 서로 전기적으로 연결될 수 있다.
하부 몰딩막(120)의 상부면 상에 상부 절연막(UD)이 배치될 수 있다. 상부 절연막(UD)는 제 1 상부 절연막(UD1) 및 제 2 상부 절연막(UD2)을 포함할 수 있다. 상세하게, 제 1 상부 절연막(UD1)은 하부 반도체 칩(100)의 상부면 및 연결장치(110)의 상부면을 덮을 수 있다. 제 2 상부 절연막(UD2)는 제 1 상부 절연막(UD1)을 덮을 수 있다. 제 1 상부 절연막(UD1) 및 제 2 상부 절연막(UD2) 사이에 상부 배선(133)이 개재될 수 있다. 상부 배선(133)은 연결장치(110)의 상부면에 노출된 도전성 연결부(114)와 접촉할 수 있다.
제 2 상부 절연막(UD2) 상에 상부 반도체 칩(140)이 실장될 수 있다. 상부 반도체 칩(140)의 하부면 상에 상부 칩 패드(142)가 배치될 수 있고, 상부 칩 패드(142) 상에 솔더볼(144)이 부착될 수 있다. 솔더볼(144)은 제 2 상부 절연막(UD2)의 상부면 상에 배치될 수 있다. 솔더볼(144)과 상부 배선(133) 사이에 연결 패드(138)가 배치될 수 있다. 상부 절연막(UD) 상에 상부 몰딩막(146)이 배치될 수 있다. 상부 몰딩막(146)은 상부 반도체 칩(140)을 덮을 수 있다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 4a를 참조하면, 지지기판(10)을 준비한다. 지지기판(10)은 수용부(12) 및 분리막(14)을 포함할 수 있다. 수용부(12)는 캐리어(carrier)일 수 있고, 또는 캐리어 위에 배치된 보조 틀일 수 있다. 수용부(12)는 예를 들어, 유리, 플라스틱, 금속 등 다양한 소재로 형성될 수 있다. 수용부(12) 상에 분리막(14)이 컨포말하게 형성될 수 있다. 분리막(14)은 양면 접착 테이프 또는 접착막일 수 있다. 분리막(14)이 양면 접착 테이프일 경우, 진공을 이용한 라미네이션(lamination) 공정으로 수용부(12) 상에 부착될 수 있다. 분리막(14)이 접착막일 경우, 접착물질을 코팅하여 형성될 수 있다.
분리막(14) 상에 하부 반도체 칩(100)이 배치될 수 있다. 하부 반도체 칩(100)의 하부면이 분리막(14)에 부착될 수 있다. 하부 반도체 칩(100)의 하부면 상에 하부 칩 패드(102) 및 레지스트막(104)이 배치될 수 있다. 레지스트막(104)은 하부 칩 패드(102)를 노출시키며 하부 반도체 칩(100)의 하부면을 컨포말하게 덮을 수 있다.
분리막(14) 상에 연결장치(110)가 배치될 수 있다. 연결장치(110)의 하부면이 분리막(14)에 부착될 수 있다. 연결장치(110)는 몸체부(112) 및 도전성 연결부(114)를 포함할 수 있다. 몸체부(112)는 동박적층판(Copper Clad Laminate: CCL)을 사용할 수 있다. 연결장치(110)는 동박적층판에 기계적 드릴링 공정을 수행하여, 캐비티(cavity)를 형성하고, 캐비티 내에 도전물질을 채워 도전성 연결부(114)를 형성할 수 있다. 도전성 연결부(114)는 복수 개로 형성될 수 있다.
하부 반도체 칩(100)의 두께(T1)는 연결장치(110)의 두께(T2) 보다 더 두꺼울 수 있다. (T1>T2) 다른 실시예에 따르면, 도 3을 참조하면, 하부 반도체 칩(100)의 두께(T1)는 연결장치(110)의 두께(T2)와 동일할 수 있다.(T1=T2)
도 1을 참조하면, 하부 반도체 칩(100)은 제 1 방향(X) 및 제 1 방향(X)의 수직인 제 2 방향(Y)으로 배열될 수 있다. 제 1 방향(X)으로 배열된 하부 반도체 칩들(100) 사이에 연결장치(110)가 배치될 수 있다. 연결 장치(110)는 제 1 방향(X) 및 제 2 방향(Y)으로 배열될 수 있다. 제 1 방향(X)으로 배열된 하부 반도체 칩들(100) 사이에 배치된 연결장치(110)은 하나 또는 복수 개일 수 있다.
도 4b를 참조하면, 분리막(14) 상에 하부 몰딩막(120)을 형성할 수 있다. 하부 몰딩막(120)은 하부 반도체 칩(100) 및 연결장치(110)를 덮을 수 있다. 상세하게, 하부 몰딩막(120)은 하부 반도체 칩(100)의 측면들과 연결장치(110)의 측면들 및 상부면을 덮을 수 있다. 하부 반도체 칩(100)의 상부면은 하부 몰딩막(120)에 노출될 수 있다.
다른 실시예에 따르면, 도 3을 참조하면, 하부 몰딩막(120)은 하부 반도체 칩(100)의 측면들 및 연결장치(110)의 측면들을 덮을 수 있다. 하부 반도체 칩(100) 및 연결장치(110)의 상부면들은 하부 몰딩막(120)에 노출될 수 있다. 하부 몰딩막(120)은 연결장치(110)가 배치되는 하부 반도체 칩들(100) 사이의 일부 영역 내에 선택적으로 형성될 수 있다. 따라서, 하부 몰딩막(120)의 상부면의 단차를 줄이기 위한 평탄화 공정을 진행하지 않을 수 있다. 하부 몰딩막(120)은 EMC(Epoxy Mold Compound) 계열의 물질로 형성될 수 있다.
본 발명의 실시예들에 따르면, 하부 반도체 칩(100)이 연결장치(110) 보다 두껍거나 또는 같은 두께를 가짐으로써, 하부 반도체 칩(100)의 상부면을 노출시키거나 또는 몰딩막의 두께를 줄이기 위한 평탄화 공정을 생략할 수 있다. 이에 따라, 평탄화 공정에서 발생되는 이물질들이 반도체 칩의 상부면 및/또는 반도체 패키지 내에 존재하여 발생되는 문제점(예를 들어, 특성 저하)을 방지할 수 있다.
하부 반도체 칩(100)의 상부에 하부 몰딩막(120)이 덮힐 경우, 하부 반도체 칩(100) 상부에 존재하는 하부 몰딩막(120)에 의해 반도체 패키지의 휨(warpage) 현상이 발생될 수 있다. 왜냐하면, 지지기판(10)이 제거된 후의 하부 몰딩막(120)과 하부 반도체 칩(100)은 별도의 다른 막에 지탱되어있지 않은 상태에서, 하부 몰딩막(120)과 하부 반도체 칩(100)이 서로 다른 물질들로 구성되었기 때문에 몰딩막(120)과 하부 반도체 칩(100) 사이가 물성적으로 서로 대칭적이지 않을 수 있다. 하부 반도체 칩(100)의 두께를 연결장치(110)와 두껍거나 또는 동일하게 함으로써, 하부 반도체 칩(100) 상부에 하부 몰딩막(120)으로 덮이지 않게 하여, 반도체 패키지의 휨 현상을 방지할 수 있다.
도 4c를 참조하면, 분리막(14)을 선택적으로 제거하여, 지지기판(10)을 하부 반도체 칩(100) 및 연결장치(110)로부터 분리시킬 수 있다. 분리막(14)이 양면 접착 테이프일 경우, 예를 들어 170도 이상의 열을 가하여 접착 테이프의 접착력을 상실시켜, 분리막(14)을 떼어낼 수 있다. 또는 수용부(12)가 유리일 경우, 수용부(12)의 후면으로부터 자외선을 조사하여 앙면 접착 테이퍼의 접착제를 경화시켜 접착력을 상실하도록 하여 떼어낼 수 있다. 또는 화학용품을 사용하여 분리막(14)을 녹여 제거할 수 있다. 따라서, 하부 칩 패드(102), 하부 몰딩막(120), 및 연결장치(110)의 하부면이 노출될 수 있다. 연결장치(110)의 하부면이 노출됨으로써, 몸체부(112)의 하부면에 도전성 연결부(114)가 노출될 수 있다.
도 4d를 참조하면, 하부 몰딩막(120)의 하부면 상에 제 1 하부 절연막(LD1)이 형성될 수 있고, 하부 몰딩막(120)의 상부면 상에 제 1 상부 절연막(UD1)이 형성될 수 있다. 제 1 하부 절연막(LD1)은 하부 칩 패드(102) 및 몸체부(112)의 하부면에 노출된 도전성 연결부(114)와 접할 수 있다. 제 1 상부 절연막(UD1)은 하부 반도체 칩(100)의 상부면 및 하부 몰딩막(120)의 상부면과 접할 수 있다. 제 1 하부 및 상부 절연막들(LD1, UD1)은 예를 들어, 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링, ALD(Atomic Layer Deposition) 및 프리팅 방법 중 어느 하나를 수행하여 형성될 수 있다. 제 1 하부 및 상부 절연막들(LD1, UD1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막으로 형성될 수 있다.
제 1 하부 절연막(LD1)을 패터닝하여 제 1 비아홀(H1)을 형성할 수 있다. 제 1 비아홀(H1)에 몸체부(112)의 노출된 도전성 연결부(114) 및 하부 칩 패드(102)가 노출될 수 있다. 그리고, 제 1 상부 절연막(UD1) 및 하부 몰딩막(120)을 패터닝하여 제 2 비아홀(H2)을 형성할 수 있다. 제 2 비아홀(H2)에 몸체부(112)의 상부면에 노출된 도전성 연결부(114)가 노출될 수 있다. 제 2 비아홀(H2)의 측벽들에는 제 1 상부 절연막(UD1) 및 하부 몰딩막(120)이 노출될 수 있다. 제 1 비아홀(H1) 및 제 2 비아홀(H2)은 예를 들어, 레이저 공정, 포토리소그래피 공정 및 식각 공정 중 어느 하나를 사용하여 형성될 수 있다.
도 4e를 참조하면, 제 1 하부 절연막(LD1) 상에 하부 배선(132)이 형성될 수 있다. 상세하게, 하부 배선(132)은 제 1 하부 절연막(LD1) 상에 배선막(미도시)을 형성하고, 배선막을 패터닝하여 형성될 수 있다. 하부 배선(132)은 제 1 하부 절연막(LD1)의 표면을 덮고, 몸체부(112)의 하부면에 노출된 도전성 연결부(114) 및 하부 칩 패드(102)와 접촉할 수 있다. 제 1 상부 절연막(UD1) 상에 상부 배선(133)이 형성될 수 있다. 상세하게, 상부 배선(133)은 제 1 상부 절연막(UD1) 상에 배선막(미도시)을 형성하고, 배선막을 패터닝하여 형성될 수 있다. 상부 배선(133)은 제 1 상부 절연막(UD1)의 표면 및 제 1 상부 절연막(UD1) 및 하부 몰딩막(120)이 노출된 제 2 비아홀(H2)의 측벽을 덮고, 몸체부(112)의 하부면에 노출된 도전성 연결부(114)와 접촉할 수 있다. 상부 배선(133)을 형성한 후에, 제 1 상부 절연막(UD1)과의 단차를 맞추기 위해, 제 1 상부 절연막(UD1)과 동일한 물질을 제 2 비아홀(H2)에 채울 수 있다. 하부 배선(132) 및 상부 배선(133)은 도전 물질(예를 들어, 구리(Cu))을 포함할 수 있다.
도 4f를 참조하면, 제 1 하부 절연막(LD1) 상에 제 2 하부 절연막(LD2)이 형성될 수 있고, 제 1 상부 절연막(UD1) 상에 제 2 상부 절연막(UD2)이 형성될 수 있다. 제 2 하부 절연막(LD2) 및 제 2 상부 절연막(UD2) 각각은 하부 배선(132) 및 상부 배선(133)을 덮을 수 있다. 제 2 하부 및 상부 절연막들(LD2, UD2)은 예를 들어, 스핀 코팅, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), 스퍼터링, ALD(Atomic Layer Deposition) 및 프리팅 방법 중 어느 하나를 수행하여 형성될 수 있다. 제 2 하부 및 상부 절연막들(LD2, UD2)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 무기 계열의 절연막 또는 폴리이미드 유기 계열의 고분자 절연막으로 형성될 수 있다. 제 1 및 제 2 하부 절연막들(LD1, LD2)은 하부 절연막(LD)으로 구성될 수 있고, 제 1 및 제 2 상부 절연막들(UD1, UD2)은 상부 절연막(UD)으로 구성될 수 있다.
제 2 하부 절연막(LD2) 상에 단자 패드(136)를 형성할 수 있다. 단자 패드(136)는 하부 반도체 칩(100)과 연결 장치(110) 사이에 배치될 수 있다. 단자 패드(136)는 하부 배선(132)과 전기적으로 접촉될 수 있다. 단자 패드(136) 상에 외부 단자(134)가 형성될 수 있다.
도 4g를 참조하면, 제 2 상부 절연막(UD2) 상에 상부 반도체 칩(140)이 배치될 수 있다. 상부 반도체 칩(140)의 하부면 상에 상부 칩 패드(142)가 배치될 수 있고, 상부 칩 패드(142) 상에 솔더볼(144)이 부착될 수 있다. 솔더볼(144)은 상부 배선(133) 상에 배치된 연결 패드(138)와 접촉할 수 있다. 연결 패드(138)는 상부 배선(133)과 전기적으로 접촉할 수 있다. 따라서, 상부 반도체 칩(140)은 상부 배선(133)과 접촉하는 연결장치(110) 및 하부 배선(132)을 통해 하부 반도체 칩(100)과 연결될 수 있다. 제 2 상부 절연막(UD2) 상에 상부 몰딩막(146)이 형성될 수 있다. 상부 몰딩막(146)은 상부 반도체 칩(140)을 덮을 수 있다. 상부 몰딩막(146)은 하부 몰딩막(120)과 동일한 물질로 형성될 수 있다. 도면과 달리, 상부 반도체 칩(140)은 복수 개로 제 2 상부 절연막(UD2) 상에 배치될 수 있다. 그리고, 도면에서 도시하지 않았지만, 제 2 상부 절연막(UD2) 상에 수동 소자와 같은 반도체 소자들이 실장될 수 있다.
도 4h 및 도 2를 동시에 참조하면, 싱귤레이션(sigulation) 공정을 진행하여, 도면과 같이 점선을 따라, 상부 몰딩막(146), 상부 절연막(UD), 하부 몰딩막(120) 및 하부 절연막(LD)을 절단하여 단위 반도체 패키지(1000)로 분리할 수 있다. 반도체 패키지(1000)는 팬 아웃 웨이퍼 레벨 패키지일 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 5를 참조하면, 전자 시스템(3000)은 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)를 포함할 수 있다. 제어기(3100), 입출력 장치(3200) 및 기억 장치(3300)는 버스(3500, bus)를 통하여 결합될 수 있다. 버스(3500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 제어기(3100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(3100) 및 기억 장치(3300)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 입출력 장치(3200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(3300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(3100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(3300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 기억 장치(3300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(3000)은 대용량의 데이터를 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 전자 시스템(3000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(3400)를 더 포함할 수 있다. 인터페이스(3400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(2400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(3000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 6을 참조하면, 메모리 카드(4000)는 비휘발성 기억 소자(4100) 및 메모리 제어기(4200)를 포함할 수 있다. 비휘발성 기억 소자(4100) 및 메모리 제어기(4200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 소자(4100)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 메모리 제어기(4200)는 호스트(4300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 소자(4100)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 반도체 칩들
102: 하부 칩 패드
104: 레지스트막
110: 연결장치
112: 몸체부
114: 도전성 연결부
120: 하부 몰딩막
132: 하부배선
133: 상부배선
LD: 하부 절연막
UD: 상부 절연막
140: 상부 반도체 칩

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 일측에 배치된 연결장치;
    상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 절연막;
    상기 절연막 상에 배치되며, 상기 반도체 칩의 일측면, 상기 연결장치의 상부면 및 양 측면들을 덮는 몰딩막;
    상기 절연막 내에 배치되며, 상기 반도체 칩 및 상기 연결장치와 전기적으로 연결되는 배선; 및
    상기 절연막 상에 배치되며, 상기 배선과 전기적으로 연결되는 외부 단자를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩의 상부면은 상기 몰딩막에 노출되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 반도체 칩의 상부면과 상기 몰딩막의 상부면은 동일한 레벨 상에 위치하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 연결장치는 몸체부 및 상기 몸체부를 관통하는 도전성 연결부를 포함하되,
    상기 도전성 연결부는 상기 배선과 접촉하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩의 상부면 상에 배치된 상부 절연막; 및
    상기 상부 절연막 내에 배치되며, 상기 연결장치와 전기적으로 연결되는 상부 배선을 더 포함하되,
    상기 상부 절연막은 상기 반도체 칩의 상부면 및 상기 몰딩막의 상부면과 접촉하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 상부 절연막 상에 배치된 상부 반도체 칩;
    상기 상부 반도체 칩의 하부면에 배치된 하부 칩 패드;
    상기 하부 칩 패드 상에 부착되고, 상기 상부 배선과 전기적으로 연결되는 솔더볼; 및
    상기 상부 절연막 상에 상기 상부 반도체 칩을 덮는 상부 몰딩막을 더 포함하는 반도체 패키지.
  7. 반도체 칩;
    상기 반도체 칩의 일측에 배치된 연결장치;
    상기 반도체 칩의 하부면 및 상기 연결장치의 하부면을 덮는 하부 절연막;
    상기 하부 절연막 상에 배치되며, 상기 연결장치를 덮는 몰딩막;
    상기 몰딩막 상에 배치되어, 상기 반도체 칩의 상부면과 접촉하는 상부 절연막;
    상기 하부 절연막 내에 배치되며, 상기 반도체 칩 및 상기 연결장치와 전기적으로 연결되는 하부 배선;
    상기 상부 절연막 내에 배치되며, 상기 연결장치와 전기적으로 연결되는 상부 배선; 및
    상기 하부 절연막 상에 배치되며, 상기 하부 배선과 전기적으로 연결되는 외부 단자를 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 반도체 칩과 상기 연결장치는 동일한 두께를 가져, 상기 연결장치의 상부면이 상기 상부 절연막과 접촉하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 반도체 칩은 상기 연결장치보다 두꺼운 두께를 가지는 반도체 패키지.
  10. 제 9 항에 있어서,
    상부 절연막과 상기 연결장치 사이에 상기 몰딩막에 개재되며, 상기 연결장치 상에 배치되는 상기 몰딩막은 상기 상부 절연막의 하부면 및 상기 연결장치의 상부면과 접촉하는 반도체 패키지.

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