KR20130123958A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20130123958A
KR20130123958A KR1020120047506A KR20120047506A KR20130123958A KR 20130123958 A KR20130123958 A KR 20130123958A KR 1020120047506 A KR1020120047506 A KR 1020120047506A KR 20120047506 A KR20120047506 A KR 20120047506A KR 20130123958 A KR20130123958 A KR 20130123958A
Authority
KR
South Korea
Prior art keywords
solder balls
package
semiconductor
molding layer
package substrate
Prior art date
Application number
KR1020120047506A
Other languages
English (en)
Inventor
원재인
정기현
박재용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120047506A priority Critical patent/KR20130123958A/ko
Priority to US13/837,279 priority patent/US20130292833A1/en
Publication of KR20130123958A publication Critical patent/KR20130123958A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명에 따른 반도체 장치는 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지; 적어도 하나의 상부 반도체 칩을 포함하고, 하부 반도체 패키지 상에 실장된 적어도 하나의 상부 반도체 패키지; 하부 및 상부 반도체 패키지들 사이에 개재된 몰딩막 내에 배치되고 하부 및 상부 반도체 패키지들을 전기적으로 연결하는 연결 솔더볼들을 포함하되, 연결 솔더볼들 각각은 적어도 일부가 상기 몰딩막 위로 노출되고, 연결 솔더볼들과 몰딩막 사이에 간극이 없다(gap-free).

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 반도체 장치는 그 용량 및 속도가 모두 증가하고 있다. 따라서 더 작은 반도체 장치 안에 다양한 기능을 하는 회로를 집적하고, 반도체 장치를 더 빠르게 구동시키기 위한 다양한 시도가 이루어지고 있다.
이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 접합부의 신뢰성 향상을 위한 필요성이 대두된다.
본 발명이 해결하고자 하는 과제는 고신뢰성을 갖는 반도체 장치를 제공함에 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지; 적어도 하나의 상부 반도체 칩을 포함하고, 상기 하부 반도체 패키지 상에 실장된 적어도 하나의 상부 반도체 패키지; 상기 하부 및 상부 반도체 패키지들 사이에 개재된 몰딩막 내에 배치되고 상기 하부 및 상부 반도체 패키지들을 전기적으로 연결하는 연결 솔더볼들을 포함하되, 상기 연결 솔더볼들 각각은 적어도 일부가 상기 몰딩막 위로 노출되고, 상기 연결 솔더볼들과 상기 몰딩막 사이에 간극이 없다(gap-free).
상기 하부 몰딩막의 레벨에 위치한 상기 연결 솔더볼들은 상기 하부 몰딩막의 모든 면과 접할 수 있다. 상기 연결 솔더볼들 각각은 상부 영역 및 하부 영역을 포함하되, 상기 하부 영역의 최대폭은 상기 상부 영역의 최대폭보다 클 수 있다. 상기 연결 솔더볼들의 상기 상부 영역은 실질적으로 동일한 폭을 가질 수 있다.
상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 적어도 하나의 상기 하부 반도체 칩을 포함하되, 상기 연결 솔더볼들은 상기 하부 반도체 칩 옆의 상기 하부 패키지 기판 상에 배치될 수 있다. 상기 상부 반도체 패키지는, 상부 패키지 기판, 상기 상부 패키지 기판 상에 배치된 적어도 하나의 상기 상부 반도체 칩, 및 상기 상부 패키지 기판 및 상기 상부 반도체 칩을 덮는 상부 몰딩막을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 것, 상기 하부 반도체 칩 옆의 상기 하부 패키지 기판 상에 내부 솔더볼들을 형성하는 것, 및 상기 하부 반도체 칩 및 상기 하부 패키지 기판을 덮는 하부 몰딩막을 형성하는 것을 포함하는 하부 반도체 패키지를 형성하는 단계; 및 상기 하부 반도체 패키지 상에 상부 반도체 패키지를 실장하는 단계를 포함하되, 상기 내부 솔더볼들의 상부면의 높이는 상기 하부 몰딩막의 상부면보다 높다.
상기 상부 반도체 패키지를 실장하는 단계는, 상기 내부 솔더볼들과 대응되는 위치의 상기 상부 반도체 패키지 상에 예비 솔더볼들을 형성하는 것, 및 상기 내부 솔더볼들과 상기 예비 솔더볼들을 융착시켜 연결 솔더볼들을 형성하는 것을 포함하되, 상기 연결 솔더볼들과 상기 하부 몰딩막 사이에 간극이 없다(gap-free). 상기 내부 솔더볼들과 상기 예비 솔더볼들이 접하는 면은 상기 하부 몰딩막의 상부면보다 높다.
상기 하부 반도체 패키지를 형성하는 단계는, 상기 하부 몰딩막을 형성한 후에, 상기 내부 솔더볼들 주위의 상기 하부 몰딩막 일부를 제거하여 홈들을 형성하는 것을 더 포함할 수 있다. 상기 홈들은 노출된 상기 내부 솔더볼들의 주위를 따라 일정한 폭을 갖도록 형성될 수 있다. 상기 상부 반도체 패키지를 실장하는 단계는, 그 주위에 상기 홈들을 갖는 상기 내부 솔더볼들과 대응되는 위치에, 상기 상부 반도체 패키지 상에 예비 솔더볼들을 형성하는 것, 및 상기 내부 솔더볼들과 상기 예비 솔더볼들을 융착시켜 연결 솔더볼들을 형성하는 것을 포함하되, 상기 내부 솔더볼들과 상기 예비 솔더볼들은 상기 하부 몰딩막의 상부면보다 높은 레벨에서 접하고, 상기 연결 솔더볼들과 상기 하부 몰딩막 사이에 간극이 없다(gap-free).
상기 상부 반도체 패키지를 실장하는 단계는, 상기 내부 솔더볼들 상에 예비 솔더볼들을 융착시켜 연결 솔더볼들을 형성하는 것; 및 상기 연결 솔더볼들 상에 상기 상부 반도체 패키지를 실장하는 것을 포함할 수 있다. 상기 연결 솔더볼들을 형성한 후에, 상기 연결 솔더볼들 주위의 상기 하부 몰딩막 일부를 식각하여 홈들을 형성하는 것을 더 포함할 수 있다. 상기 내부 솔더볼들 각각의 높이는 250um이상일 수 있다.
본 발명에 따르면, 하부 및 상부 반도체 패키지 사이에 개재된 연결 솔더볼이 하부 몰딩막 위로 노출되도록 배치되어, 연결 솔더볼과 하부 몰딩막 사이의 경계면에 간극이 없는(gap-free) 반도체 장치를 제공한다. 이로써, 접합 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은 하부 및 상부 반도체 패키지 사이에 개재된 연결 솔더볼이 하부 몰딩막 위로 노출되도록 배치되어, 연결 솔더볼을 노출시키기 위한 식각 공정 및 세정 공정을 생략할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 하부 및 상부 반도체 패키지 사이에 개재된 연결 솔더볼들 각각의 주위에, 하부 몰딩막을 일부 제거하여 홈들을 형성하여, 연결 솔더볼을 형성하는 과정에서 외부로 이탈되는 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 9는 도 7의 X부분을 확대한 단면도이다.
도 10 내지 도 13은 일반적인 기술에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도들이다.
도 14는 도 13의 Y 부분을 확대한 단면도이다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도들이다.
도 18은 도 16의 Z 부분을 확대한 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 21은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하여, 본 실시예에 따른 반도체 장치(100)는, 하부 반도체 패키지(1) 및 상기 하부 반도체 패키지(1) 상에 실장된 상부 반도체 패키지(2)를 포함한다. 상기 하부 및 상부 반도체 패키지들(1, 2)은 그들 사이에 개재된 연결 솔더볼들(50)에 의해 전기적으로 연결된다.
상기 하부 반도체 패키지(1)는 하부 패키지 기판(10), 상기 하부 패키지 기판(10) 상에 실장된 적어도 하나의 하부 반도체 칩(18) 및 상기 하부 패키지 기판(10) 및 상기 하부 반도체 칩(18)을 덮는 하부 몰딩막(40)을 포함할 수 있다.
상기 하부 패키지 기판(10)은 단층 또는 다층의 인쇄 회로 기판일 수 있다. 상기 하부 패키지 기판(10)은 서로 대향되는 제1 면(10a)과 제2 면(10b)을 포함한다. 상기 제1 면(10a) 상에는 복수 개의 제1 볼랜드들(11)과 이를 일부 덮는 제1 절연막(12)이 배치될 수 있다. 상기 제 2 면(10b) 상에는 복수 개의 제2 볼랜드들(13)과 이를 일부 덮는 제2 절연막(14)이 배치될 수 있다. 상기 제2 볼랜드들(13)에는 외부 단자들(15)이 제공되어, 외부 기판과 전기적 신호를 교환하거나 전압을 공급받을 수 있다. 일례로 상기 외부 단자들(15)은 솔더볼일 수 있다. 도시하지 않았지만, 상기 하부 패키지 기판(10)의 내부에는 상기 제1 및 제2 볼랜드들(11,13)을 전기적으로 연결시키는 비아(via) 및/또는 회로 패턴들이 형성될 수 있다.
일례로, 상기 하부 반도체 칩(18)은 내부 단자들(16)을 통해 상기 하부 패키지 기판(10) 상에 실장될 수 있다. 상기 내부 단자들(16)은 솔더볼일 수 있다. 도시하지 않았으나, 상기 내부 단자들(16)은 상기 하부 패키지 기판(10) 상에 배치된 연결 패드들(미도시)에 연결될 수 있다. 상기 하부 반도체 칩(18)은 플립 칩 본딩(flip chip bonding) 방식으로 상기 하부 패키지 기판(10) 상에 실장될 수 있으며, 이와는 달리 상기 하부 반도체 칩(18)은 와이어 본딩 방식으로 상기 하부 패키지 기판(10) 상에 실장될 수도 있다. 상기 반도체 칩(18)은 도 1에 도시된 바와 같이, 상기 하부 패키지 기판(10) 상에 하나가 실장될 수도 있고, 복수개의 반도체 칩들이 적층되어 실장될 수도 있으며, 본 발명은 이에 한정되지 않는다. 상기 반도체 칩(18)은 로직(logic) 칩 또는 메모리(memory) 칩일 수 있다.
상기 하부 몰딩막(40)은 상기 하부 반도체 패키지(1)의 상기 하부 패키지 기판(10) 및 상기 하부 반도체 칩(18)을 덮도록 배치될 수 있다. 일례로, 상기 하부 몰딩막(40)은 상기 하부 반도체 칩(18)의 적어도 측면을 덮도록 형성될 수 있다. 즉, 상기 하부 몰딩막(40)은 상기 하부 반도체 칩(18)의 상부면을 덮도록 배치될 수 있으며, 이와는 달리 상기 하부 반도체 칩(18)의 측면을 덮되, 상부면을 덮지 않도록 배치될 수도 있다. 상기 하부 몰딩막(40)은 상기 하부 패키지 기판(10) 상에 형성된 상기 하부 반도체 칩(18)을 고정 및 보호하는 기능을 수행할 수 있다. 상기 하부 몰딩막(40)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다. 상기 하부 패키지 기판(10)과 상기 하부 반도체 칩(18) 사이에는 언더필 수지막(19)이 더 배치될 수 있다.
상기 상부 반도체 패키지(2)는 상부 패키지 기판(20), 상기 상부 패키지 기판(20) 상에 실장된 상부 반도체 칩들(25, 26), 및 상기 상부 반도체 칩들(25, 26)과 상기 상부 패키지 기판(20)을 덮는 상부 몰딩막(28)을 포함할 수 있다. 일례로, 상기 상부 패키지 기판(20)은 다층의 절연막들을 포함할 수 있다. 상기 상부 패키지 기판(20)의 상부면에는 제1 연결 패드들(21)이 배치되고 상기 상부 패키지 기판(20)의 하부면에는 제2 연결 패드들(22)이 배치될 수 있다. 상기 상부 반도체 칩들(25, 26)은 상기 제 1 연결 패드들(21)에 와이어(23)를 이용하여 전기적으로 연결될 수 있다. 상기 제2 연결 패드들(22)은 상기 하부 반도체 패키지(1)의 상기 제1 볼랜드(11)와 대응되는 위치에 배치될 수 있다. 도시하지 않았지만, 상기 상부 패키지 기판(20)의 내부에는 비아(via) 및/또는 회로 패턴들이 형성될 수 있다.
상기 하부 몰딩막(40) 내에 연결 솔더볼들(50)이 배치될 수 있다. 상기 연결 솔더볼들(50)은 상기 하부 반도체 칩(18) 옆의 상기 하부 패키지 기판(10) 상에 배치될 수 있다. 상기 연결 솔더볼들(50)은 상기 하부 패키지 기판(10)의 상기 제1 볼랜드(11) 상에 배치될 수 있다. 상기 연결 솔더볼들(50)은 상기 하부 몰딩막(40) 내에 배치되되, 그 상부면 일부가 상기 하부 몰딩막(40)의 외부로 노출되도록 배치될 수 있다. 즉, 상기 연결 솔더볼들(50)은, 그 하부면이 상기 제1 볼랜드(11)와 전기적으로 연결되고, 상부면은 외부로 노출되어 상기 상부 반도체 패키지(2)의 상기 제2 연결 패드들(22)과 전기적으로 연결되도록 배치될 수 있다. 이로써, 상기 하부 반도체 패키지(1)와 상기 상부 반도체 패키지(2)는 서로 전기적으로 연결되어 패키지 온 패키지(package on package) 방식으로 실장된 반도체 장치(100)가 제공될 수 있다.
상기 연결 솔더볼들(50) 각각은 상부 영역(50a) 및 하부 영역(50b)을 포함할 수 있다. 상기 하부 영역(50b)은 상기 상부 영역(50a)보다 크게 배치될 수 있다. 다시 말해, 상기 하부 영역(50b)의 최대폭은 상기 상부 영역(50a)의 최대폭보다 클 수 있다. 상기 하부 영역(50b)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 높게 배치될 수 있다.
본 실시예에 따르면, 상기 연결 솔더볼들(50)과 상기 하부 몰딩막(40) 사이에 간극이 없는(gap-free) 반도체 장치(100)가 구현될 수 있다. 즉, 상기 연결 솔더볼들(50)의 상기 하부 영역(50b)이 일반적인 경우에 비하여 크게 배치됨에 따라, 상기 하부 영역(50b)의 상부면이 상기 하부 몰딩막(40)의 상부면보다 높게 배치된다. 이로써, 상기 연결 솔더볼들(50)이 상기 하부 몰딩막(40)과 접하는 면에서 간극이 없도록(gap-free) 배치될 수 있으며, 그 결과 상기 하부 몰딩막(40)과 상기 연결 솔더볼들(50)의 접합 신뢰성이 향상될 수 있다. 이를 이하의 본 발명에 따른 반도체 장치의 제조 방법을 통해 보다 자세히 설명한다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타내는 단면도들이고, 도 9는 도 7의 X부분을 확대한 단면도이다.
도 2를 참조하면, 하부 반도체 패키지(1)를 제조하기 위해, 먼저 하부 패키지 기판(10)을 준비한다. 상기 하부 패키지 기판(10)은 예를 들면 패널/스트립 사이즈의 단층 또는 다층 인쇄회로 기판일 수 있다. 상기 하부 패키지 기판(10)은 서로 대향되는 제 1 면(10a)과 제 2 면(10b)을 포함한다. 상기 제 1 면(10a) 상에는 복수 개의 제 1 볼랜드들(11)과 이를 일부 덮는 제 1 절연막(12)이 배치될 수 있다. 상기 제 2 면(10b) 상에는 복수 개의 제 2 볼랜드들(13)과 이를 일부 덮는 제2 절연막(14)이 배치될 수 있다. 도시하지 않았지만, 상기 하부 패키지 기판(10)의 내부에는 상기 제1 및 제2 하부 볼랜드들(11,13)을 전기적으로 연결시키는 비아(via) 및/또는 회로 패턴들이 형성될 수 있다. 상기 하부 패키지 기판(10) 상에 내부 단자들(16)을 이용하여 하부 반도체 칩(18)을 실장할 수 있다. 상기 내부 단자들(16)은 솔더볼일 수 있다.
일례로, 상기 하부 반도체 칩(18)은 플립 칩 본딩(flip chip bonding) 방식으로 상기 하부 패키지 기판(10) 상에 실장될 수 있다. 이 경우, 상기 하부 패키지 기판(10) 및 상기 하부 반도체 칩(18)은 전기적 패스(path) 길이가 짧아 이들 사이의 신호 전달 속도를 빠르게 향상시킬 수 있다. 다른 예로, 상기 하부 반도체 칩(18)은 와이어 본딩 방식으로 상기 하부 패키지 기판(10) 상에 실장될 수도 있으며, 본 발명은 이에 한정되지 않는다.
하나의 패널/스트립 사이즈의 상기 하부 패키지 기판(10) 상에 복수개의 하부 반도체 칩들(18)이 실장될 수 있다. 즉, 하나의 패널/스트립 사이즈의 상기 하부 패키지 기판(10)의 단위 패키지 영역에 각각 하나의 하부 반도체 칩(18)이 실장될 수 있다. 다른 예로, 상기 하부 패키지 기판(10)의 단위 패키지 영역에 상기 하부 반도체 칩(18)이 복수개로 적층되어 실장될 수도 있다.
상기 하부 패키지 기판(10) 상의 상기 제1 볼랜드들(11)에 내부 솔더볼들(51)을 형성한다. 상기 내부 솔더볼들(51)은 상기 하부 반도체 칩(18) 옆의 상기 하부 패키지 기판(10) 상에 형성될 수 있다. 상기 내부 솔더볼들(51)은 상기 하부 반도체 패키지(1)와 이후에 설명되는 상부 반도체 패키지를 전기적으로 연결하는 기능을 수행한다. 일 실시예에 따르면, 상기 내부 솔더볼들(51)은 상기 내부 단자들(16)보다 큰 직경을 갖도록 형성될 수 있다. 일례로, 상기 내부 솔더볼들(51)의 상부면은 상기 하부 반도체 칩(18)의 상부면보다 높게 형성될 수 있다. 일례로, 상기 내부 솔더볼들(51) 각각의 높이는 250um이상일 수 있다.
도 3을 참조하면, 상기 하부 패키지 기판(10) 및 상기 하부 반도체 칩(18)을 덮는 하부 몰딩막(40)을 형성한다. 상기 하부 몰딩막(40)은 상기 하부 반도체 칩(18)의 적어도 측면을 덮도록 형성될 수 있다. 즉, 상기 하부 몰딩막(40)은 도 3에 도시된 바와 같이 상기 하부 반도체 칩(18)의 상부면을 덮도록 형성될 수 있으며, 이와는 달리 상기 하부 반도체 칩(18)의 측면을 덮되, 상부면을 덮지 않도록 형성될 수도 있다. 상기 하부 몰딩막(40)은 상기 하부 패키지 기판(10) 상에 형성된 상기 하부 반도체 칩(18) 및 상기 내부 솔더볼들(51)을 고정 및 보호하는 기능을 수행할 수 있다.
상기 하부 몰딩막(40)은 상기 내부 솔더볼들(51)의 일부를 노출시킬 수 있다. 즉, 상기 하부 몰딩막(40)의 상부면은 상기 제2 내부 솔더볼들(51)의 상부면보다 낮게 형성되어, 상기 내부 솔더볼들(51)의 상부면 일부가 외부로 노출될 수 있다. 상기 하부 패키지 기판(10)과 상기 하부 반도체 칩(18) 사이에는 언더필 수지막(19)이 더 배치될 수 있다.
도 4 및 도 5를 참조하면, 상기 제2 볼랜드들(13)에 외부 단자들(15)을 형성할 수 있다. 상기 외부 단자들(15)을 통해, 상기 하부 반도체 패키지(1)는 외부 기판과 전기적 신호를 교환하거나 전압을 공급받을 수 있다. 일례로, 상기 외부 단자들(15)은 솔더볼일 수 있다.
이 후, 싱귤레이션(singulation) 공정을 진행하여 단위 패키지 영역별로 상기 하부 몰딩막(40)과 상기 하부 패키지 기판(10)을 절단하여, 도 5에 도시된 바와 같이 상기 하부 반도체 패키지(1)를 형성한다.
도 6을 참조하면, 상기 하부 반도체 패키지(1) 상에 상부 반도체 패키지(2)를 실장하기 위하여, 상기 상부 반도체 패키지(2)를 준비한다. 상기 상부 반도체 패키지(2)는 상부 패키지 기판(20) 상에 와이어 본딩 방식으로 실장된, 예를 들면 두 개의 상부 반도체 칩들(25, 26)을 포함할 수 있다. 상기 상부 패키지 기판(20)은 복수의 절연막들이 형성될 수 있다. 상기 상부 패키지 기판(20)의 상부면에는 제1 연결 패드들(21)이 형성되고, 상기 상부 패키지 기판(20)의 하부면에는 제2 연결 패드들(22)이 형성될 수 있다. 일례로, 상기 상부 반도체 칩들(25, 26)은 상기 제1 연결 패드들(21)에 와이어(23)를 이용하여 전기적으로 연결될 수 있다. 상기 상부 반도체 칩들(25, 26)과 상기 상부 패키지 기판(20)은 상부 몰딩막(28)으로 덮일 수 있다.
상기 제2 연결 패드들(22) 상에 예비 솔더볼들(52)이 형성된다. 상기 예비 솔더볼들(52)은 상기 제2 연결 패드들(22)과 접하되, 상기 하부 반도체 패키지(1) 상에 형성된 상기 내부 솔더볼들(51)과 대응되는 위치에 형성될 수 있다. 상기 예비 솔더볼들(52)은 도 6에 도시된 것처럼 상기 제2 연결 패드들(22)에 형성된 후, 이후 공정에 따라 상기 내부 솔더볼들(51)과 융착할 수 있다.
도 7을 참조하면, 상기 내부 솔더볼들(도 6의 51)과 상기 예비 솔더볼들(도 6의 52)을 융착하여 연결 솔더볼들(50)을 형성할 수 있다. 상기 연결 솔더볼들(50)은 예를 들면 180~240℃ 정도의 열을 가해주어, 상기 예비 솔더볼(도 6의 52)과 상기 내부 솔더볼(도 6의 51)이 녹으면서 융착되어 형성될 수 있다. 상기 연결 솔더볼들(50)은 상기 예비 솔더볼들(도 6의 52)과 상기 내부 솔더볼들(도 6의 51)이 녹으면서 융착하여 형성되므로, 상기 예비 솔더볼들(도 6의 52)과 상기 내부 솔더볼들(도 6의 51)의 경계 없이 하나의 상기 연결 솔더볼들(50)이 각각 형성된다. 상기 연결 솔더볼들(50) 각각은 상부 영역(50a) 및 하부 영역(50b)을 포함할 수 있다. 이로써 상기 하부 반도체 패키지(1) 상에 상부 반도체 패키지(2)가 실장된 반도체 장치(100)를 제조할 수 있다.
도 8을 참조하여, 다른 실시예에 따르면, 도 6에서 설명한 상기 예비 솔더볼들(52)을 상기 내부 솔더볼들(51)과 융착시켜 상기 연결 솔더볼들(50)을 먼저 형성할 수 있다. 이 경우에도, 상기 연결 솔더볼들(50) 각각은 상부 영역(50a) 및 하부 영역(50b)을 포함할 수 있다. 이후에, 상기 상부 반도체 패키지(2)를 상기 연결 솔더볼들(50) 상에 실장할 수 있다.
도 9를 참조하면, 상기 연결 솔더볼(50)은 상기 하부 몰딩막(40)과의 경계면(A)에서 간극없이(gap-free) 형성될 수 있다. 즉, 상기 연결 솔더볼(50)의 상기 하부 영역(50b)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 높게 형성됨에 따라, 하부 몰딩막(40)과의 경계면(A)에서 간극없이 형성될 수 있다. 다시 말해, 상기 연결 솔더볼(50)은 상기 하부 몰딩막(40)이 형성된 레벨에서, 상기 하부 몰딩막(40)과 모든 면이 접하도록 형성될 수 있다. 이로써, 상기 연결 솔더볼(50)이 상기 하부 몰딩막(40)과 접하는 면에서 간극이 없도록(gap-free) 형성되어, 상기 하부 몰딩막(40)과 상기 연결 솔더볼들(50)의 접합 신뢰성이 향상될 수 있다.
또한 상기 하부 영역(50b)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 높게 형성됨에 따라, 상기 내부 솔더볼(도 6의 51)과 상기 예비 솔더볼(도 6의 52)은 상기 하부 몰딩막(40)의 상부면보다 높은 위치(B)에서 접하여 상기 연결 솔더볼(50)을 형성할 수 있다.
이하에서는 본 발명과 일반적인 기술과의 차이점을 보다 명확히 설명하기 위하여 일반적인 기술에 따른 반도체 장치를 설명하여 비교한다.
도 10 내지 도 13은 일반적인 기술에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도들이고, 도 14는 도 13의 Y 부분을 확대한 단면도이다. 앞서 설명한 내용과 동일한 구성 요소는 동일 부호를 사용하였으며, 본 발명에 따른 반도체 장치와 구별되는 부분을 중심으로 설명한다.
도 10을 참조하면, 하부 반도체 패키지(1)를 제조하기 위해, 하부 패키지 기판(10)을 준비한다. 상기 하부 패키지 기판(10)의 상부면 상에는 복수 개의 제1 볼랜드들(11)과 이를 일부 덮는 제1 절연막(12)이 배치될 수 있으며, 하부면 상에는 복수 개의 제2 볼랜드들(13)과 이를 일부 덮는 제2 절연막(14)이 배치될 수 있다. 상기 하부 패키지 기판(10) 상에 내부 단자들(16)을 이용하여 하부 반도체 칩(18)을 실장할 수 있다.
상기 하부 패키지 기판(10)의 상기 제1 볼랜드들(11) 상에 내부 솔더볼들(56)을 형성한다. 상기 내부 솔더볼들(56)은 상기 하부 반도체 칩(18) 옆의 상기 하부 패키지 기판(10) 상에 형성될 수 있다. 상기 하부 패키지 기판(10), 상기 하부 반도체 칩(18), 및 상기 내부 솔더볼들(56)을 덮는 하부 몰딩막(40)을 형성한다.
본 발명에 따른 하부 반도체 패키지와는 달리, 상기 하부 몰딩막(40)은 상기 내부 솔더볼들(56)을 덮도록 형성된다. 즉, 일반적인 기술에 따르면, 상기 하부 몰딩막(40)의 상부면은 상기 내부 솔더볼들(56)의 상부면보다 높게 형성되어, 상기 내부 솔더볼들(56)은 외부로 노출되지 않도록 형성된다.
도 11을 참조하면, 상기 하부 몰딩막(40)을 일부 제거하여 상기 내부 솔더볼들(56)을 노출시키는 연결홀들(57)을 형성한다. 상기 연결홀들(57)은 레이저를 이용하여 상기 하부 몰딩막(40)을 일부 제거함으로써 형성될 수 있다. 그 후, 상기 연결홀들(57)을 형성하는 과정에서 발생한 잔여물을 제거하기 위한 세정 공정이 더 수행될 수 있으며, 상기 제2 볼랜드들(13)에 외부 단자들(15)을 형성할 수 있다.
도 12를 참조하면, 상기 하부 반도체 패키지(1) 상에 상부 반도체 패키지(2)를 실장한다. 상기 상부 반도체 패키지(2)는 상부 패키지 기판(20) 상에 실장된, 예를 들면 두 개의 상부 반도체 칩들(25, 26)을 포함할 수 있다. 상기 상부 패키지 기판(20)의 상부면에는 제1 연결 패드들(21)이 형성되고, 상기 상부 패키지 기판(20)의 하부면에는 제2 연결 패드들(22)이 형성될 수 있으며, 상기 상부 반도체 칩들(25, 26)과 상기 상부 패키지 기판(20)은 상부 몰딩막(28)으로 덮일 수 있다.
상기 제2 연결 패드들(22) 상에 예비 솔더볼들(52)이 형성된다. 상기 예비 솔더볼들(52)은 상기 제2 연결 패드들(22)과 접하되, 상기 하부 반도체 패키지(1) 상에 형성된 상기 내부 솔더볼들(56) 및 상기 연결홀들(57)과 대응되는 위치에 형성될 수 있다.
도 13을 참조하면, 상기 내부 솔더볼들(도 12의 56)과 상기 예비 솔더볼들(도 12의 52)을 융착하여 연결 솔더볼들(55)을 형성할 수 있다. 상기 연결 솔더볼들(55)은 예를 들면 180~240℃ 정도의 열을 가해주어, 상기 예비 솔더볼들(52)과 상기 내부 솔더볼들(56)이 녹으면서 융착되어 형성되어, 상기 예비 솔더볼들(52)과 상기 내부 솔더볼들(56)의 경계 없이 하나의 상기 연결 솔더볼들(55)이 각각 형성될 수 있다. 이로써 상기 연결 솔더볼들(55)은 상부 영역(55a) 및 하부 영역(55b)을 포함할 수 있다.
도 14를 참조하여, 일반적인 기술에 따른 반도체 장치(110)는, 상기 연결 솔더볼(55)과 상기 하부 몰딩막(40) 사이의 경계면(A)에서 간극(gap)이 존재할 수 있다. 즉, 상기 내부 솔더볼(도 12의 56)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 낮게 형성되고 상기 내부 솔더볼(56)을 노출시키기 위한 상기 연결홀(57)을 추가로 형성함에 따라, 하부 몰딩막(40)과의 경계면(A)에서 간극이 존재하게 된다. 다시 말하면, 상기 연결 솔더볼(55)은 상기 하부 몰딩막(40)이 형성된 레벨에서, 상기 하부 몰딩막(40)의 상부와 접하지 않도록 형성될 수 있다. 이로써, 상기 하부 몰딩막(40)과 상기 연결 솔더볼들(55)의 접합 신뢰성이 저하될 수 있다.
또한 상기 연결 솔더볼(55)의 상기 하부 영역(55b)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 낮게 형성됨에 따라, 상기 내부 솔더볼(도 12의 56)과 상기 예비 솔더볼(도 12의 52)은 상기 하부 몰딩막(40)의 상부면보다 낮은 위치(B)에서 접하여 상기 연결 솔더볼(55)을 형성할 수 있다.
도 9를 다시 참조하여 본 발명에 따른 반도체 장치(100)와 비교하면, 본 발명에 따른 반도체 장치(100)의 상기 내부 솔더볼(도 6의 51)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 높게 형성됨에 따라, 하부 몰딩막(40)과의 경계면(A)에서 간극없이(gap-free) 형성될 수 있다. 이로써, 상기 연결 솔더볼(50)이 상기 하부 몰딩막(40)과 접하는 면에서 간극이 없도록(gap-free) 형성되어, 상기 하부 몰딩막(40)과 상기 연결 솔더볼들(50)의 접합 신뢰성이 향상될 수 있다. 이에 더하여, 본 실시예에 따른 반도체 장치(100)의 제조 방법은 상기 내부 솔더볼들(도 6의 51)을 노출시키기 위한 연결홀을 형성하는 공정 및 이를 세정하는 공정이 생략될 수 있다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 구조 및 제조 방법을 설명하기 위한 단면도들이고, 도 18은 도 16의 z 부분을 확대한 단면도이다.
도 15를 참조하면, 하부 패키지 기판(10), 상기 하부 패키지 기판(10) 상에 실장된 적어도 하나의 반도체 칩(18), 상기 하부 패키지 기판(10) 및 상기 반도체 칩(18)을 덮는 하부 몰딩막(40)을 포함하는 하부 반도체 패키지(1)와, 상부 패키지 기판(20), 상기 상부 패키지 기판(20) 상에 실장된 반도체 칩들(25, 26), 상기 상부 패키지 기판(20)의 하부면에 배치된 제2 연결 패드들(22), 및 상기 제2 연결 패드들(22) 상에 배치된 예비 솔더볼들(52)을 포함하는 상부 반도체 패키지(2)가 제공되며, 그 동일한 구성 요소에 대한 설명은 생략한다.
상기 하부 반도체 칩(18) 옆의 상기 하부 패키지 기판(10) 상에 내부 솔더볼들(54)을 형성한다. 상기 내부 솔더볼들(54)의 상부면은 상기 하부 몰딩막(40)의 상부면보다 높게 형성되어, 그 일부가 외부로 노출된다.
본 실시예에서, 상기 내부 솔더볼들(54) 주위의 상기 몰딩막(40) 일부를 제거하는 공정이 더 수행될 수 있다. 즉, 노출된 상기 내부 솔더볼들(54)의 상부면의 주위를 따라 상기 몰딩막(40)의 일부를 제거할 수 있다. 그 결과, 상기 노출된 내부 솔더볼들(54)의 상부면의 주위를 따라 상기 몰딩막(40)의 일부가 제거된 홈들(53)이 형성될 수 있다. 상기 홈들(53)은 노출된 상기 내부 솔더볼들의 주위를 따라 일정한 폭을 갖도록 형성될 수 있다. 상기 홈들(53)을 형성하면, 상기 하부 및 상부 반도체 패키지(1, 2)를 접합하기 위해 상기 내부 솔더볼들(54)과 상기 예비 솔더볼들(52)을 융착하는 과정에서 상기 몰딩막(40)의 두께를 감소시켜, 상기 솔더볼들(52, 54)이 외부로 이탈되는 현상을 방지할 수 있다. 상기 홈들(53)은 레이저를 이용하여 상기 내부 솔더볼들(54) 주위의 상기 몰딩막(40)을 일부 제거함으로써 형성될 수 있다. 상기 홈들(53)을 형성하는 과정에서, 상기 내부 솔더볼들(54)의 일부가 함께 제거될 수도 있다.
도 16을 참조하면, 상기 상부 반도체 패키지(2)에 형성된 상기 예비 솔더볼들(도 15의 52)을 상기 내부 솔더볼들(도 15의 54)에 대응하도록 위치시키고, 상기 예비 솔더볼들(52)과 상기 내부 솔더볼들(54)을 융착하여 연결 솔더볼들(58)을 형성한다. 그 결과, 상기 연결 솔더볼들(58) 각각은 상부 영역(58a) 및 하부 영역(58b)을 포함할 수 있다. 이 때, 상기 내부 솔더볼들(54) 주위에 상기 홈들(53)이 형성됨에 따라, 융착된 상기 연결 솔더볼들(58)의 상기 상부 영역(58a)은 실질적으로 동일한 폭을 가질 수 있다.
도 17을 참조하여, 다른 실시예에 따르면, 상기 내부 솔더볼들(도 15의 54) 상에 상기 예비 솔더볼들(도 15의 52)을 먼저 융착시킨 후, 상기 연결 솔더볼들(58)을 먼저 형성할 수 있다. 그 후, 상기 몰딩막(40) 위로 노출된 상기 연결 솔더볼들(58) 주위의 상기 몰딩막(40) 일부를 제거하기 위한 식각 공정을 수행하여 상기 홈들(53)을 형성할 수 있다. 이 경우에도, 상기 연결 솔더볼들(58)은 상부 영역(58a) 및 하부 영역(58b)을 포함한다. 그 후, 상기 연결 솔더볼들(58) 상에 상기 상부 반도체 패키지(2)를 실장하면, 도 16에 도시된 바와 같이 상기 하부 및 상부 반도체 패키지들(1, 2)을 포함하는 반도체 장치(120)가 제공될 수 있다.
도 18을 참조하면, 본 실시예에 따르면, 상기 연결 솔더볼(58)과 상기 하부 몰딩막(40) 사이의 경계면(A)에 간극이 없는(gap-free) 반도체 장치를 제공한다. 또한, 상기 예비 솔더볼(도 15의 52)은 상기 내부 솔더볼(도 15의 54)의 내부에 형성된 상기 연결홀(도 15의 53)에 의해 상기 하부 몰딩막(40)의 상부면보다 높은 레벨(B)에서 상기 내부 솔더볼(도 15의 54)과 접한다. 또한, 상기 연결 솔더볼(58) 주위의 상기 몰딩막(40)을 일부 제거하여 상기 홈들(53)이 형성됨으로써, 상기 연결 솔더볼(58)을 형성하는 과정에서 솔더볼들이 외부로 이탈되는 것을 방지하고, 상기 하부 몰딩막(40) 사이에 간극이 없는 구조를 제공하여 접합 신뢰성이 향상된 반도체 장치(120)를 구현할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19를 참조하면, 본 실시예에 따른 반도체 장치(130)는 앞서 설명한 실시예들의 하부 반도체 패키지(1) 상에, 상부 반도체 패키지(3)를 실장한다. 본 실시예에 따른 상기 상부 반도체 패키지(3)는 상부 패키지 기판(20) 상에 복수개의 상부 반도체 칩들(30)이 플립 칩 본딩 방식으로 실장될 수 있다. 즉, 상부 반도체 칩들(30)은 상부 내부 솔더볼(34)을 이용하여 플립 칩 본딩 방식으로 적층되어 실장될 수 있으며, 상기 상부 내부 솔더볼(34)과 중첩되며 내재되는 관통 비아(32)를 포함할 수 있다. 그 외의 제조 방법 및 구조는 앞서 설명한 실시예들을 모두 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 9에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 21은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 21을 참조하면, 상술한 반도체 패키지(100~104)는 전자 시스템(1100)에 적용될 수 있다. 상기 전자 시스템(1100)은 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 장치(1000)의 기능을 수행할 수 있다. 예를 들어, 전자 장치(1000)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 장치(1000)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 장치(1000)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 반도체 패키지(100~104)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 22는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 22를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 적어도 하나의 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    적어도 하나의 상부 반도체 칩을 포함하고, 상기 하부 반도체 패키지 상에 실장된 적어도 하나의 상부 반도체 패키지;
    상기 하부 및 상부 반도체 패키지들 사이에 개재된 몰딩막 내에 배치되고 상기 하부 및 상부 반도체 패키지들을 전기적으로 연결하는 연결 솔더볼들을 포함하되,
    상기 연결 솔더볼들 각각은 적어도 일부가 상기 몰딩막 위로 노출되고,
    상기 연결 솔더볼들과 상기 몰딩막 사이에 간극이 없는(gap-free) 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 몰딩막의 레벨에 위치한 상기 연결 솔더볼들은 상기 하부 몰딩막의 모든 면과 접하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 연결 솔더볼들 각각은 상부 영역 및 하부 영역을 포함하되, 상기 하부 영역의 최대폭은 상기 상부 영역의 최대폭보다 큰 반도체 장치.
  4. 제 3 항에 있어서,
    상기 연결 솔더볼들의 상기 상부 영역은 실질적으로 동일한 폭을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 적어도 하나의 상기 하부 반도체 칩을 포함하되,
    상기 연결 솔더볼들은 상기 하부 반도체 칩 옆의 상기 하부 패키지 기판 상에 배치된 반도체 장치.
  6. 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 것, 상기 하부 반도체 칩 옆의 상기 하부 패키지 기판 상에 내부 솔더볼들을 형성하는 것, 및 상기 하부 반도체 칩 및 상기 하부 패키지 기판을 덮는 하부 몰딩막을 형성하는 것을 포함하는 하부 반도체 패키지를 형성하는 단계; 및
    상기 하부 반도체 패키지 상에 상부 반도체 패키지를 실장하는 단계를 포함하되,
    상기 내부 솔더볼들의 상부면의 높이는 상기 하부 몰딩막의 상부면보다 높은 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 상부 반도체 패키지를 실장하는 단계는,
    상기 내부 솔더볼들과 대응되는 위치에, 상기 상부 반도체 패키지 상에 예비 솔더볼들을 형성하는 것, 및
    상기 내부 솔더볼들과 상기 예비 솔더볼들을 융착시켜 연결 솔더볼들을 형성하는 것을 포함하되,
    상기 내부 솔더볼들과 상기 예비 솔더볼들은 상기 하부 몰딩막의 상부면보다 높은 레벨에서 접하고,
    상기 연결 솔더볼들과 상기 하부 몰딩막 사이에 간극이 없는(gap-free) 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 하부 반도체 패키지를 형성하는 단계는,
    상기 하부 몰딩막을 형성한 후에, 상기 내부 솔더볼들 주위의 상기 하부 몰딩막 일부를 제거하여 홈들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 상부 반도체 패키지를 실장하는 단계는,
    상기 내부 솔더볼들 상에 예비 솔더볼들을 융착시켜 연결 솔더볼들을 형성하는 것; 및
    상기 연결 솔더볼들 상에 상기 상부 반도체 패키지를 실장하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 연결 솔더볼들을 형성한 후에, 상기 연결 솔더볼들 주위의 상기 하부 몰딩막 일부를 식각하여 홈들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
KR1020120047506A 2012-05-04 2012-05-04 반도체 장치 및 이의 제조 방법 KR20130123958A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120047506A KR20130123958A (ko) 2012-05-04 2012-05-04 반도체 장치 및 이의 제조 방법
US13/837,279 US20130292833A1 (en) 2012-05-04 2013-03-15 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120047506A KR20130123958A (ko) 2012-05-04 2012-05-04 반도체 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20130123958A true KR20130123958A (ko) 2013-11-13

Family

ID=49511915

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120047506A KR20130123958A (ko) 2012-05-04 2012-05-04 반도체 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US20130292833A1 (ko)
KR (1) KR20130123958A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142967A (ko) * 2013-06-05 2014-12-15 삼성전자주식회사 반도체 패키지

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032652B2 (en) * 2014-12-05 2018-07-24 Advanced Semiconductor Engineering, Inc. Semiconductor package having improved package-on-package interconnection
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
CN110024115B (zh) * 2016-10-04 2024-02-02 天工方案公司 具有包覆模制结构的双侧射频封装

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345361B2 (en) * 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
KR101712043B1 (ko) * 2010-10-14 2017-03-03 삼성전자주식회사 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US8823180B2 (en) * 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140142967A (ko) * 2013-06-05 2014-12-15 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20130292833A1 (en) 2013-11-07

Similar Documents

Publication Publication Date Title
JP6173753B2 (ja) 密封膜を含むパッケージオンパッケージ電子装置及びその製造方法
KR102157551B1 (ko) 반도체 패키지 및 그 제조 방법
KR101686553B1 (ko) 반도체 패키지 및 패키지 온 패키지
KR102134133B1 (ko) 반도체 패키지 및 이의 제조 방법
US8569114B2 (en) Method of forming a semiconductor device package
US10008488B2 (en) Semiconductor module adapted to be inserted into connector of external device
KR20130082298A (ko) 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치
CN102810527A (zh) 半导体封装件及其制造方法
KR102538175B1 (ko) 반도체 패키지
KR101840447B1 (ko) 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US20120199964A1 (en) Electronic device having stack-type semiconductor package and method of forming the same
KR20140130922A (ko) 반도체 패키지 및 그 제조 방법
KR102216195B1 (ko) 복수 개의 칩을 적층한 반도체 패키지
US20140346667A1 (en) Semiconductor package and method of fabricating the same
KR101963883B1 (ko) 반도체 패키지 및 이의 제조 방법
US20160197057A1 (en) Semiconductor packages
US9171819B2 (en) Semiconductor package
KR20130022821A (ko) 스택 패키지 및 그의 제조 방법
KR20130123958A (ko) 반도체 장치 및 이의 제조 방법
KR102190390B1 (ko) 반도체 패키지 및 이의 제조 방법
KR20150014701A (ko) 반도체 패키지 및 이의 제조 방법
US9209133B2 (en) Semiconductor apparatus
KR20140115021A (ko) 반도체 패키지 및 그 제조방법
US9236337B2 (en) Semiconductor package including a substrate having a vent hole
TW201739004A (zh) 半導體模組以及製造其的方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid