KR20150014701A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20150014701A
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buried vias
package substrate
connection buried
connection
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이희석
정윤하
김종국
정은희
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 배선부와 상기 배선부 상에 배치되되, 연결 매립 비아들과 상기 연결 매립 비아들을 노출시키는 오프닝들을 포함하는 코어부를 갖는 하부 패키지 기판, 및 상기 코어부에 매립된 하부 반도체 칩을 포함하는 하부 패키지, 및 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층되는 상부 반도체 칩, 및 상기 상부 패키지 기판 하부면에 배치되는 솔더볼들을 포함하는 상부 패키지를 포함하되, 상기 오프닝 내에서 상기 연결 매립 비아들과 상기 솔더볼들은 서로 결합되어 상기 연결 매립 비아들과 상기 솔더볼들 사이에 개재된 금속간 화합물막을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{A semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 최근에 개발된 반도체 패키지는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.
복수 개의 반도체 칩을 적층하며 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(Package On Package; POP) 기술이 제안되었다. 패키지 온 패키지 기술은, 각각의 반도체 패키지들이 테스트를 마친 양품이기 때문에, 최종 제품에서 불량 발생률을 줄일 수 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족하기 위해 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 배선부와 상기 배선부 상에 배치되되, 연결 매립 비아들과 상기 연결 매립 비아들을 노출시키는 오프닝들을 포함하는 코어부를 갖는 하부 패키지 기판, 및 상기 코어부에 매립된 하부 반도체 칩을 포함하는 하부 패키지, 및 상부 패키지 기판, 상기 상부 패키지 기판 상에 적층되는 상부 반도체 칩, 및 상기 상부 패키지 기판 하부면에 배치되는 솔더볼들을 포함하는 상부 패키지를 포함하되, 상기 오프닝 내에서 상기 연결 매립 비아들과 상기 솔더볼들은 서로 결합되어 상기 연결 매립 비아들과 상기 솔더볼들 사이에 개재된 금속간 화합물막을 포함한다.
상기 배선부는 복수 개의 절연막들과 내부 배선들을 포함하고, 상기 내부 배선들은 상기 연결 매립 비아들과 전기적으로 연결된 것을 포함할 수 있다.
상기 내부 배선들과 상기 하부 반도체 칩을 전기적으로 연결시키며, 상기 코어부에 매립된 칩 매립 비아들을 더 포함할 수 있다.
상기 내부 배선들과 상기 연결 매립 비아들은 동일한 물질로 이루어질 수 있다.
상기 솔더볼들과 상기 연결 매립 비아들은 서로 다른 금속 물질들을 포함할 수 있다.
상기 금속간 화합물막은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함할 수 있다.
상기 연결 매립 비아들은 상기 솔더볼들 내에 삽입되어 상기 솔더볼들과 결합될 수 있다.
상기 솔더볼들은 상기 오프닝들의 측벽과 접촉될 수 있다.
상기 솔더볼들은 상기 오프닝들의 측벽과 이격될 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 내부 배선들을 포함하는 배선부 및 상기 배선부 상에 배치되고 상기 내부 배선들과 연결된 연결 매립 비아들이 매립된 코어부를 포함하는 하부 패키지 기판을 준비하는 것, 상기 코어부에 레이저 드릴링 공정을 수행하여 상기 연결 매립 비아들을 노출시키는 오프닝들을 형성하는 것, 상부면에 접착된 상부 반도체 칩과 하부면에 부착된 솔더볼들을 포함하는 상부 패키지 기판을 준비하고, 상기 오프닝들에 상기 상부 패키지 기판의 하부면에 부착된 솔더볼들을 제공하는 것, 및 상기 솔더볼들에 리플로우 공정을 실시하여 상기 솔더볼들과 상기 연결 매립 비아들을 결합시키는 것을 포함한다.
상기 솔더볼들과 상기 연결 매립 비아들을 결합시키는 것은 상기 솔더볼들에 포함된 금속과 상기 연결 매립 비아들에 포함된 금속이 확산되어 상기 솔더볼들과 접촉되는 상기 연결 매립 비아들 표면에 금속간 화합물막을 형성하는 것을 포함할 수 있다.
상기 솔더볼들은 주석(Sn), 은(Ag), 주석-납(SnPb) 합금 또는 주석-은(SnAg) 합금을 포함할 수 있다.
상기 연결 매립 비아들은 구리(Cu)를 포함할 수 있다.
상기 금속간 화합물막은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함할 수 있다.
상기 오프닝들을 형성하기 전에, 상기 코어부의 상부면을 리세스하여 칩 매립홀을 형성하는 것, 상기 칩 매립홀에 하부 반도체 칩을 실장하는 것, 및 상기 코어부의 상부면 상에 상기 하부 반도체 칩을 덮는 절연 덮개를 형성하는 것을 더 포함할 수 있다.
본 발명의 반도체 패키지의 제조방법으로 제조된 반도체 패키지들은 인쇄회로기판으로 구성된 하부 패키지 기판에 매립된 연결 매립 비아와 상부 패키지 기판의 솔더볼이 결합하여 도전 연결부를 형성한다. 연결 매립 비아들의 종횡비가 커서 솔더볼과의 접촉면적이 크므로 상기 도전 연결부들 사이의 간격을 효과적으로 줄여서, 도전 연결부들의 수를 늘릴 수 있다. 이에 따라, 상기 상부 및 하부 패키지들 사이에 전기적인 접촉면적을 넓힐 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다. 도 3은 본 발명의 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 하부 패키지(100)는 하부 패키지 기판(110) 및 상기 하부 패키지 기판(110)에 매립된 하부 반도체 칩(120)을 포함한다.
상기 하부 패키지 기판(110)은 다층으로 구성된 인쇄회로기판(Printed Circle Board; PCB)일 수 있다. 상기 하부 패키지 기판(110)은 배선부(101) 및 코어부(103)를 포함할 수 있다. 상기 배선부(101)는 복수 층의 절연막들(111)과 내부 배선들(113)을 포함할 수 있다. 상기 코어부(103)는 상기 배선부(101) 상에 배치될 수 있다. 상기 코어부(103)에 상기 내부 배선들(113)과 연결된 연결 매립 비아들(115) 및 칩 매립 비아들(117)이 매립될 수 있다. 상기 연결 매립 비아들(115)은 상기 하부 패키지 기판(110)의 가장자리에 배치될 수 있고, 상기 칩 매립 비아들(117)은 상기 연결 매립 비아들(115) 사이에 배치될 수 있다. 상기 연결 매립 비아들(115)은 상기 칩 매립 비아들(117)보다 그 상부면이 높을 수 있다. 다시 말해, 상기 연결 매립 비아들(115)의 상부면은 상기 칩 매립 비아들(117)의 상부면보다 상기 코어부(103)의 상부면에 인접할 수 있다. 상기 연결 매립 비아들(115)은 구리(Cu)를 포함할 수 있다. 상기 내부 배선들(113), 상기 연결 매립 비아들(115), 및 상기 칩 매립 비아들(117)을 동일한 물질로 이루어질 수 있다. 상기 코어부(103)는 오프닝들(123)을 포함할 수 있다. 상기 오프닝들(123)은 상기 연결 매립 비아들(115)의 상부 일부분을 노출시킬 수 있다.
상기 코어부(103)에 상기 하부 반도체 칩(120)이 매립될 수 있다. 상기 하부 반도체 칩(120)은 상기 칩 매립 비아들(117)과 접촉하여 전기적으로 연결될 수 있다. 상기 하부 반도체 칩(120)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상기 하부 반도체 칩(120)은 메모리 소자와 로직 소자를 포함할 수 있다. 상기 코어부(103) 상에 절연 덮개(105)가 더 배치될 수 있다.
다른 한편, 본 발명의 제 2 실시예에 따르면, 도 2에서 도시된 바와 같이 상기 코어부(103)에 제 1 하부 반도체 칩(120a) 및 제 2 하부 반도체 칩(120b)이 매립될 수 있다.
상기 하부 패키지 기판(110)의 하부면에 외부 단자 패드들(119)이 배치되고, 상기 외부 단자 패드들(119)에 외부 단자들(107)이 부착될 수 있다. 상기 외부 단자들(107)은 본 발명의 실시예들에 따른 반도체 패키지를 외부 장치와 전기적으로 연결할 수 있다.
상부 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220), 및 상기 상부 반도체 칩(220)을 덮는 몰딩막(230)을 포함한다. 상기 상부 패키지(200)는 상기 하부 패키지(100) 상에 적층될 수 있다.
상기 상부 패키지 기판(210)은 인쇄회로기판(PCB)일 수 있다. 상기 상부 패키지 기판(210)은 상기 하부 패키지 기판(110)과 같이 복수 층의 절연막들(미도시)과 상기 절연막들 사이에 배치된 내부 배선들(미도시)을 포함할 수 있다. 상기 상부 패키지 기판(210)의 상부면에 와이어 패드(211)가 배치될 수 있다. 상기 상부 패키지 기판(210)의 하부면에 솔더 패드들(213)이 배치될 수 있다.
상기 상부 패키지 기판(210) 상에 상기 상부 반도체 칩(220)이 배치될 수 있다. 상기 상부 반도체 칩(220)은 접착막(221)에 의해 상기 상부 패키지 기판(210) 상부면에 접착될 수 있다. 상기 상부 반도체 칩(220)은 예를 들어, 마이크로 프로세서 같은 로직 소자 또는 메모리 소자일 수 있다. 이와 달리, 상기 상부 반도체 칩(220)은 메모리 소자와 로직 소자를 포함할 수 있다. 상기 상부 반도체 칩(220) 상에 본딩 패드(222)가 배치될 수 있다. 상기 본딩 패드(222)는 본딩 와이어(223)를 통해 상기 와이어 패드(211)와 연결될 수 있다. 따라서, 상기 상부 반도체 칩(220)은 상기 본딩 와이어(223)를 통해서 상기 상부 패키지 기판(210)과 전기적으로 연결될 수 있다.
상기 솔더 패드들(213)에 솔더볼들(215)이 부착될 수 있다. 상기 솔더볼들(215)은 상기 연결 매립 비아들(115)과 다른 물질로 이루어질 수 있다. 상기 솔더볼들(215)은 예를 들어, 주석(Sn), 은(Ag), 주석-납(SnPb) 합금 또는 주석-은(SnAg) 합금을 포함할 수 있다. 상기 솔더볼들(215)은 상기 하부 패키지 기판(110)에 형성된 상기 오프닝들(123)에 제공되어 상기 연결 매립 비아들(115)과 결합될 수 있다. 상세하게, 상기 연결 매립 비아들(115)은 상기 솔더볼들(215) 내에 삽입되어 상기 솔더볼들(215)과 결합될 수 있다. 결합된 상기 솔더볼들(215)과 상기 연결 매립 비아들(115)은 도전 연결부(315)로 구성될 수 있다. 상기 솔더볼들(215)은 상기 연결 매립 비아들(115)의 상부 일부분과 결합될 수 있다. 상기 솔더볼들(215)은 상기 오프닝들(123)을 완전히 채우지 못할 수 있다. 이에 따라, 상기 오프닝들(123)의 측벽 일부분이 노출될 수 있다.
상기 연결 매립 비아들(115)과 상기 솔더볼들(215) 사이에 금속간 화합물막(Intermetallic Compound Layer; IMC)(217)이 형성될 수 있다. 상기 금속간 화합물막(217)은 상기 솔더볼들(215)과 접촉된 상기 연결 매립 비아들(115)의 일부 표면에 형성될 수 있다. 상기 금속간 화합물막(217)은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함할 수 있다.
다른 한편, 본 발명의 제 3 실시예에 따르면, 도 3에 도시된 바와 같이 상기 솔더볼들(215)은 상기 오프닝들(123)을 완전히 채워 상기 연결 매립 비아들(115)과 결합될 수 있다. 따라서, 상기 금속간 화합물막(217)은 상기 오프닝들(123)에 노출된 상기 연결 매립 비아들(115)의 표면을 완전히 덮도록 형성될 수 있다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 도 4에 도시된 제 4 실시예에서, 제 1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 상기 오프닝들(123)은 상기 코어부(103)를 완전히 관통할 수 있다. 이에 따라, 상기 코어부(103)에 매립된 상기 연결 매립 비아들(115)이 상기 오프닝들(123)을 통해 완전히 노출될 수 있다. 상기 솔더볼들(215)은 상기 오프닝들(123)의 측벽과 이격되어 상기 연결 매립 비아들(115)과 결합될 수 있다.
다른 한편, 제3 실시예와 같이 상기 솔더볼들(215)은 상기 오프닝(123)을 완전히 채워 금속간 화합물(217)이 상기 연결 매립 비아들(115)의 노출된 표면 전체에 형성될 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 5a를 참조하면, 하부 패키지 기판(110)을 준비한다. 상기 하부 패키지 기판(110)은 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다. 상기 하부 패키지 기판(110)은 배선부(101) 및 코어부(103)를 포함할 수 있다. 상기 코어부(103)는 상기 배선부(101) 상에 배치될 수 있다.
상기 배선부(101)는 다층의 절연막들(111)과 내부 배선들(113)을 포함할 수 있다. 상기 코어부(103)는 봉지재(Epoxy molding com-pound; EMC)로 구성될 수 있다. 상기 배선부(101)에 상기 내부 배선들(113)과 연결되고 상기 코어부(103)에 매립된 연결 매립 비아들(115) 및 칩 매립 비아들(117)이 배치될 수 있다. 상기 연결 매립 비아들(115)은 상기 하부 패키지 기판(110)의 가장자리에 배치되고, 상기 연결 매립 비아들(115) 사이에 상기 칩 매립 비아들(117)이 배치될 수 있다. 상기 연결 매립 비아들(115)의 상부면은 상기 칩 매립 비아들(117)의 상부면보다 높아서 상기 코어부(103)의 상부면에 가까울 수 있다. 상기 연결 매립 비아들(115)은 구리(Cu)를 포함할 수 있다. 상기 내부 배선들(113), 상기 연결 매립 비아들(115), 및 상기 칩 매립 비아들(117)은 동일한 물질로 이루어질 수 있다.
상기 하부 패키지 기판(110)의 하부면에 외부 단자 패드들(119)이 배치되고, 상기 외부 단자 패드들(119)에 부착된 외부 단자들(107)이 부착될 수 있다. 다른 실시예에 따르면, 상기 외부 단자들(107)은 하부 패키지(도 1 참조; 100)와 상부 패키지(도 1 참조; 200)가 적층된 후에 형성될 수 있다.
도 5b를 참조하면, 상기 코어부(103)의 상부면 일부분이 리세스된 칩 매립홀(121)이 형성될 수 있다. 상기 칩 매립홀(121)은 상기 칩 매립 비아들(117)의 상부면을 노출시킬 수 있다.
도 5c를 참조하면, 상기 칩 매립홀(121)에 하부 반도체 칩(120)을 실장한다. 상기 하부 반도체 칩(120)의 두께는 상기 칩 매립홀(121)의 깊이와 동일하거나 얇은 것이 적합하다. 상기 하부 반도체 칩(120)은 필요에 따라 상기 하부 반도체 칩(120)의 밑면을 연마하여 얇은 두께를 형성할 수 있다.
상기 하부 반도체 칩(120)이 매립된 상기 코어부(103) 상에 절연 덮개(105)를 더 형성할 수 있다. 상기 절연 덮개(105)는 상기 하부 반도체 칩(120)의 상부면을 덮어 상기 하부 반도체 칩(120)을 상기 코어부(103)에 완전히 매립시킬 수 있다.
도 5d를 참조하면, 상기 절연 덮개(105) 상에 레이저 드릴링 공정(Laser Drilling Process)을 수행한다. 상기 레이저 드릴링 공정에 의하여 상기 코어부(103)에 오프닝들(123)이 형성될 수 있다. 상기 오프닝들(123)은 상기 연결 매립 비아들(115)의 상부 일부분이 노출되도록 형성될 수 있다.
다른 실시예에 따르면, 도 4와 같이, 상기 레이저 드릴링 공정으로 상기 코어부(103)에 매립된 상기 연결 매립 비아들(115)이 완전히 노출되도록 상기 오프닝들(123)을 형성할 수 있다. 결과적으로, 상기 오프닝들(123) 내부로 상기 연결 매립 비아들(115)의 적어도 일부는 돌출될 수 있다.
다시 도 5e를 참조하면, 하부 패키지(100)와 상부 패키지(200) 중 적어도 어느 하나를 근접시켜 서로 접합시킨다. 예를 들어, 상기 하부 패키지(100) 상에 상기 상부 패키지(200)를 적층할 수 있다.
상기 상부 패키지(200)는 상부 패키지 기판(210), 및 상기 상부 패키지 기판(210)의 상부면에 접착막(221)에 의해 접착된 상부 반도체 칩(220)을 포함한다. 상기 상부 패키지 기판(210) 상부면에 와이어 패드(211)가 배치될 수 있다. 상기 와이어 패드(211)는 본딩 와이어(223)를 통해 상기 상부 반도체 칩(220) 상에 배치된 본딩 패드(222)와 연결될 수 있다. 따라서, 상기 상부 반도체 칩(220)은 상기 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 상기 상부 패키지 기판(210)의 하부면에 솔더 패드들(213)이 배치될 수 있다. 상기 솔더 패드들(213)에 솔더볼들(215)이 부착될 수 있다.
상기 하부 패키지(100) 상에 상기 상부 패키지(200)가 적층되어 상기 솔더볼들(215)이 상기 오프닝들(123)에 삽입될 수 있다. 상기 솔더볼들(215)은 주석(Sn), 은(Ag), 주석-납(SnPb) 합금 또는 주석-은(SnAg) 합금으로 이루어질 수 있다.
상기 솔더볼들(215)을 상기 연결 매립 비아들(115)과 결합하기 위하여, 상기 솔더볼들(215)에 리플로우 공정이 진행될 수 있다. 상기 리플로우 공정은 상기 솔더볼들(215)에 고온의 열원을 가하여 상기 솔더볼들(215)을 용융시켜 상기 연결 매립 비아들(115)에 접합하는 공정이다. 이에 따라, 도 1, 도 3, 및 도 4에 도시된 바와 같이, 상기 솔더볼들(215)과 상기 연결 매립 비아들(115)이 결합된 도전 연결부(315)가 형성될 수 있다.
상기 솔더볼들(215)과 접촉된 상기 연결 매립 비아들(115)의 표면에 금속간 화합물막(217)이 형성될 수 있다. 상기 금속간 화합물막(217)은 서로 다른 두 금속이 결합할 때 두 금속의 확산작용으로 인해 형성될 수 있다. 상세하게, 상기 솔더볼들(215)에 상기 리플로우 공정을 실시할 때 상기 솔더볼들(215)에 포함된 금속과 상기 연결 매립 비아들(115)에 포함된 금속의 확산과정에서 형성될 수 있다. 상기 금속간 화합물막(217)은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함할 수 있다.
도 1을 참조하면, 상기 솔더볼들(215)의 총량이 상기 오프닝들(123)의 부피보다 적을 경우, 상기 솔더볼들(215)의 형태가 유지된 채로 상기 오프닝들(123)의 일부분을 채울 수 있다. 이에 따라, 상기 솔더볼들(215)은 상기 오프닝들(123)의 측벽 일부분과 접촉하여 상기 연결 매립 비아들(115)과 결합될 수 있다.
다른 한편, 도 4를 참조하면, 상기 솔더볼들(215)의 총량이 상기 오프닝들(123)의 부피보다 훨씬 적어, 상기 솔더볼들(215)은 상기 오프닝들(123)의 측벽과 이격되어 상기 연결 매립 비아들(115)과 결합될 수 있다.
이와 달리, 도 3을 참조하면, 상기 솔더볼들(215)의 총량이 상기 오프닝들(123)의 부피와 같을 경우, 솔더볼들(215)은 상기 오프닝들(123)을 완전히 채워 상기 연결 매립 비아들(115)과 결합될 수 있다. 이에 따라, 상기 오프닝들(123)에 노출된 상기 연결 매립 비아들(115)의 표면 전체에 상기 금속간 화합물막(217)이 형성될 수 있다.
공정의 불균일에 의하여 부분적으로 하나의 반도체 패키지 내에 도 1 및 도 3에서 도시된 상기 도전 연결부(315) 및 상기 도 1 및 도 4에서 도시된 상기 오프닝들(123)이 형성될 수 있다.
상기 도전 연결부(315)에 의해서 물리적으로 결합된 상기 하부 패키지(100)와 상기 상부 패키지(200)는 전기적으로 연결될 수 있다. 상기 하부 패키지(100) 상에 상기 상부 패키지(200)가 적층되어 패키지 온 패키지(Package On Package) 구조인 반도체 패키지가 제조될 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 패키지 기판(110) 내에 매립된 상기 연결 매립 비아들(115)을 레이저 드릴링 공정으로 노출시켜 상기 상부 패키지 기판(210)에 접합된 상기 솔더볼들(215)과 결합시켜 상기 도전 연결부(315)를 형성할 수 있다. 상기 상부 패키지(200)와의 연결을 위하여 상기 하부 패키지 기판(110) 상에 솔더볼 또는 관통비아를 형성하지 않고, 상기 연결 매립 비아들(115)을 사용함으로써 제조공정이 단순화될 수 있다. 아울러, 상기 연결 매립 비아들(115)은 기존의 상기 하부 패키지 기판(110) 상에 형성되는 솔더볼들에 비해 종횡비(aspect ratio)가 커서 상기 상부 패키지(200)의 상기 솔더볼(215)과의 접촉 면적이 커질 수 있다. 이에 따라 안정된 접합을 이룰 수 있어 상기 연결 매립 비아들(115) 및 상기 오프닝들(123) 사이의 간격을 줄일 수 있다. 따라서, 동일한 면적에 더 많은 상기 도전 연결부(315)를 형성할 수 있다. 따라서, 상기 상부 및 하부 패키지들(100, 200) 사이에 전기적인 접촉면적을 넓힐 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 7은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 6을 참조하면, 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)를 포함할 수 있다. 상기 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)는 버스(2500, bus)를 통하여 결합될 수 있다. 상기 버스(2500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1100) 및 기억 장치(1300)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 상기 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1300)는 데이터를 저장하는 장치이다. 상기 기억 장치(1300)는 데이터 및/또는 상기 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 상기 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA1000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 7을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(1430)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 패키지
101: 배선부
103: 코어부
110: 하부 패키지 기판
115: 연결 매립 비아들
117: 칩 매립 비아들
200: 상부 패키지
210: 상부 패키지 기판
215: 솔더볼들
217: 금속간 화합물막
220: 상부 반도체 칩
315: 도전 연결부

Claims (10)

  1. 배선부와 상기 배선부 상에 배치되되, 연결 매립 비아들과 상기 연결 매립 비아들을 노출시키는 오프닝들을 포함하는 코어부를 갖는 하부 패키지 기판, 및 상기 코어부에 매립된 하부 반도체 칩을 포함하는 하부 패키지; 및
    상부 패키지 기판, 상기 상부 패키지 기판 상에 적층되는 상부 반도체 칩, 및 상기 상부 패키지 기판 하부면에 배치되는 솔더볼들을 포함하는 상부 패키지를 포함하되,
    상기 오프닝들 내에서 상기 연결 매립 비아들과 상기 솔더볼들은 서로 결합되어 상기 연결 매립 비아들과 상기 솔더볼들 사이에 개재된 금속간 화합물막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 배선부는 복수 개의 절연막들과 내부 배선들을 포함하고, 상기 내부 배선들은 상기 연결 매립 비아들과 전기적으로 연결된 것을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 내부 배선들과 상기 하부 반도체 칩을 전기적으로 연결시키며, 상기 코어부에 매립된 칩 매립 비아들을 더 포함한 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 내부 배선들과 상기 연결 매립 비아들은 동일한 물질로 이루어진 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 솔더볼들과 상기 연결 매립 비아들은 서로 다른 금속 물질들을 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 금속간 화합물막은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결 매립 비아들은 상기 솔더볼들 내에 삽입되어 상기 솔더볼들과 결합되는 반도체 패키지.
  8. 내부 배선들을 포함하는 배선부 및 상기 배선부 상에 배치되고 상기 내부 배선들과 연결된 연결 매립 비아들이 매립된 코어부를 포함하는 하부 패키지 기판을 준비하는 것;
    상기 코어부에 레이저 드릴링 공정을 수행하여 상기 연결 매립 비아들을 노출시키는 오프닝들을 형성하는 것;
    상부면에 접착된 상부 반도체 칩과 하부면에 부착된 솔더볼들을 포함하는 상부 패키지 기판을 준비하고, 상기 오프닝들에 상기 상부 패키지 기판의 하부면에 부착된 솔더볼들을 제공하는 것; 및
    상기 솔더볼들에 리플로우 공정을 실시하여 상기 솔더볼들과 상기 연결 매립 비아들을 결합시키는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 솔더볼들과 상기 연결 매립 비아들을 결합시키는 것은 상기 솔더볼들에 포함된 금속과 상기 연결 매립 비아들에 포함된 금속이 확산되어 상기 솔더볼들과 접촉되는 상기 연결 매립 비아들 표면에 금속간 화합물막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속간 화합물막은 Sn-Ag-Cu, SnCu, AgCu, 또는 Sn-Pb-Cu를 포함하는 반도체 패키지의 제조 방법.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595494B2 (en) * 2015-05-04 2017-03-14 Qualcomm Incorporated Semiconductor package with high density die to die connection and method of making the same
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
KR102420126B1 (ko) * 2016-02-01 2022-07-12 삼성전자주식회사 반도체 소자
US10636775B2 (en) * 2017-10-27 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777351B1 (en) * 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US9299648B2 (en) * 2009-03-04 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with patterned substrate and method of manufacture thereof
KR20100121231A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps

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