KR20140115021A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20140115021A
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semiconductor chip
thermoplastic conductive
grooves
connection pads
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이상은
김창일
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Abstract

본 기술은 반도체 패키지 및 그 제조방법을 포함한다. 본 기술에 포함된 반도체 패키지는, 복수개의 접속 패드들을 갖는 기판과, 일면에 복수개의 본딩 패드들을 구비하며 상기 본딩 패드들이 상기 접속 패드들에 각각 대응되도록 상기 기판상에 페이스다운 형태로 부착된 반도체 칩과, 상기 기판과 상기 반도체 칩 사이로 유입되어 대응하는 상기 접속 패드들과 상기 본딩 패드들을 전기적으로 연결하는 열가소성 도전 부재들을 포함한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 반도체 패키지 및 그 제조방법에 관한 것이다.
오늘날 전자 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이며, 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다.
패키지 조립 기술은 집적회로가 형성된 반도체 칩을 외부 환경으로부터 보호하고 반도체 칩을 기판상에 용이하게 실장 가능하도록 하여 반도체 칩의 동작 신뢰성을 확보하기 위한 것으로, 패키지 조립 기술에서 반도체 칩과 기판간을 연결하는 방식으로 와이어 본딩 방식 및 플립 칩 본딩 방식이 사용되고 있다.
와이어 본딩 방식은 반도체 칩의 본딩 패드와 기판의 접속 패드를 와이어(wire)를 이용하여 연결하는 방식으로, 와이어 스위핑(wire-sweeping), 와이어들 간의 단락, 와이어 처짐 현상 등과 같은 와이어 형상 불량이 유발되는 문제점이 있다. 또한, 와이어의 재료로 고가의 금을 사용해야 하므로 제조 비용이 비싸고, 개개의 본딩 패드들 및 접속 패드들에 와이어를 연결해야 하므로 제조 시간이 많이 소요되며, 와이어의 높은 인덕턴스로 인하여 반도체 칩의 동작속도가 떨어지는 문제점이 있다. 그리고, 와이어의 루프(loop)로 인해 패키지의 두께가 증가되어 패키지의 실장 밀도 및 마더 보드의 전기적 패턴의 설계 여유도가 떨어지는 문제점이 있다.
플립 칩 본딩 방식은 반도체 칩의 본딩 패드 상에 범프를 형성하고 범프와 기판의 접속 패드를 솔더링 방식으로 접속시키는 방식으로, 반도체 칩 상에 범프를 형성해야 하므로 웨이퍼 처리의 공정이 증가되어 제조 비용이 높아지는 문제점이 있다. 그리고, 반도체 칩과 기판간 열팽창률 차이로 인한 응력에 의하여 범프가 파괴되는 현상을 방지하기 위해서는 반도체 칩과 기판 사이의 갭(gap)에 언더필 수지를 충전해야 하는데, 반도체 칩과 기판 사이의 공간이 좁음으로 인해 언더필 수지 충전시 보이드(void)가 생성되고 이로 인해 보이드성 크랙이 유발되어 제품의 신뢰성이 저하되는 문제점이 있다. 또한, 언더필 수지가 충전됨에 따라 범프가 보이지 않게 되어 범프의 접속 상태를 검사할 수 없는 문제점도 있다.
본 발명의 실시예들은 단순한 공정으로 제조 가능하며 기계적, 전기적으로 향상된 신뢰성을 갖는 반도체 패키지 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는, 복수개의 접속 패드들을 갖는 기판과, 일면에 복수개의 본딩 패드들을 구비하며 상기 본딩 패드들이 상기 접속 패드들에 각각 대응되도록 상기 기판상에 페이스다운 형태로 부착된 반도체 칩과, 상기 기판과 상기 반도체 칩 사이로 유입되어 대응하는 상기 접속 패드들과 상기 본딩 패드들을 전기적으로 연결하는 열가소성 도전 부재들을 포함한다.
상기 열가소성 도전 부재는 솔더볼을 포함할 수 있다.
상기 기판은 상기 반도체 칩과 마주하는 일측면에 복수개의 홈들을 더 포함하며, 상기 접속 패드들은 상기 홈들의 바닥면에 각각 형성될 수 있다.
상기 열가소성 도전 부재들은 상기 각각의 홈들 내부로 유입되어 상기 홈을 채우고 상기 기판의 일측면 위로 돌출될 수 있다.
상기 반도체 패키지는 상기 기판과 상기 반도체 칩의 상기 일면 사이에 형성되어 상기 기판과 상기 반도체 칩 간을 부착하는 접착 부재를 더 포함할 수 있다. 그리고, 상기 반도체 패키지는 상기 접착 부재 내부에 배치된 갭 유지 부재를 더 포함할 수 있다.
상기 접착 부재는 가장자리가 톱니 형태로 절단되어 측면에 상기 기판의 접속 패드들을 각각 노출하는 복수개의 홈들을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은, 접속 패드들을 갖는 기판을 마련하는 단계와, 일면에 복수개의 본딩 패드들이 형성된 반도체 칩을 상기 본딩 패드들이 상기 접속 패드들에 대응되도록 상기 기판상에 페이스다운 형태로 부착하는 단계와, 상기 반도체 칩 바깥쪽 상기 기판상에 열가소성 도전 부재들을 부착하는 단계와, 상기 열가소성 도전 부재들이 상기 기판과 상기 반도체 칩 사이로 유입되어 대응하는 상기 접속 패드들과 상기 본딩 패드들을 전기적으로 연결하도록 상기 열가소성 도전 부재들에 써멀 블로잉을 가하는 단계를 포함한다.
상기 반도체 칩을 상기 기판상에 부착하는 단계는, 접착 부재를 매개로 상기 기판과 상기 반도체 칩 간을 상호 부착하는 방식으로 수행될 수 있다.
상기 열가소성 도전 부재들을 부착하는 단계 전에, 상기 반도체 칩 바깥쪽 상기 기판상에 플럭스를 도팅(dotting)하는 단계를 더 포함할 수 있다.
그리고, 상기 열가소성 도전 부재들에 써멀 블로잉을 가하는 단계 후에, 상기 열가소성 도전 부재들을 경화시키는 단계와, 상기 플럭스를 제거하는 단계를 더 포함할 수 있다.
본 기술에 의하면, 열가소성 도전부재를 기판과 반도체 칩 사이에 유입시키어 기판의 접속 패드와 반도체 칩의 본딩 패드간을 전기적으로 연결하므로, 종래의 와이어 본딩 기술 및 플립칩 본딩 기술을 사용함에 따른 문제점들 즉, 와이어 형상 불량으로 인한 신뢰성 저하 문제, 와이어로 고가의 금을 사용해야 함에 따른 제조 비용 증가 문제, 와이어를 개개의 본딩 패드들 및 접속 패드들에 연결해야 함에 따른 공정 시간 지연 문제, 와이어의 높은 인덕턴스로 인한 동작 속도 저하 문제, 와이어 루프로 인해 패키지의 사이즈가 증가되어 실장 밀도 및 마더 보드의 설계 마진이 감소되는 문제, 범프 형성에 따른 제조 비용 증가 문제, 언더필 수지에 발생되는 보이드로 인한 보이드성 크랙 문제가 원천적으로 방지된다. 게다가, 열가소성 도전 부재가 외부에 노출되어 육안으로 확인 가능하므로 반도체 칩과 기판간 접속 불량을 테스트하기에 용이하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 기판을 도시한 평면도이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 8은 도 7에 도시된 기판 및 접착 부재를 나타낸 평면도이다.
도 9 내지 14는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 도면들이다.
도 15는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 16 내지 18은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 단면도들이다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 2는 도 1에 도시된 기판의 일측면을 도시한 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지는 기판(10), 반도체 칩(20) 및 열가소성 도전 부재(30)를 포함한다. 그 외에, 본 발명의 제1 실시예에 따른 반도체 패키지는 접착 부재(40)를 더 포함한다.
도 1 및 도 2를 참조하면, 기판(10)은 일측면(11) 및 일측면(11)과 대향하는 타측면(12)을 가지며, 복수개의 홈(13)들 및 접속 패드(14)들을 포함한다. 그 외에, 기판(10)은 볼랜드(15)들 및 외부접속단자(16)들을 더 포함할 수 있다.
기판(10)의 일측면(11)에는 반도체 칩이 부착될 칩 탑재 영역(CR)이 정의되어 있고, 복수개의 홈(13)들은 칩 탑재 영역(CR)에 양측 가장자리를 따라서 형성된다. 후술되는 열가소성 도전 부재(30)들이 홈(13) 내부로 원활히 유입될 수 있도록 하기 위하여, 각각의 홈(13)들은 칩 탑재 영역(CR)의 외부로 연장되어 각각의 홈(13)들의 일단부는 칩 탑재 영역(CR)의 외부에 배치될 수 있다.
접속 패드(14)들은 홈(13)들의 바닥면에 각각 형성되고, 볼랜드(15)들은 기판(10)의 타측면(12)에 형성된다. 그리고, 볼랜드(15)들 상에는 솔더볼과 같은 외부접속단자(16)들이 부착된다. 도시하지 않았지만, 기판(10)은 다층의 배선층들 및 서로 다른 배선층들 사이를 연결하는 비아들을 포함할 수 있으며, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
도 1을 다시 참조하면, 반도체 칩(20)은 일면(21), 타면(22) 및 측면(23)들을 가지며, 회로부(24) 및 복수개의 본딩 패드(25)들을 포함한다.
일면(21)은 타면(22)과 대향하고, 측면(23)들은 일면(21) 및 타면(22)을 연결한다. 회로부(24)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐패시터 및 퓨즈 등의 반도체 소자로 구성될 수 있다. 본딩 패드(25)들은 외부와의 전기적인 연결을 위한 회로부(24)의 전기적 접점으로서, 반도체 칩(20)의 일면(21)에 양측 가장자리를 따라서 형성된다.
반도체 칩(20)은 본딩 패드(25)들이 기판(10)의 홈(13)들에 각각 대응되도록 기판(10)의 칩 탑재 영역(CR) 상에 페이스다운 형태(face-down type)로 부착된다.
접착 부재(40)는 기판(10)의 칩 탑재 영역(CR)과 반도체 칩(20)의 일면(21) 사이에 형성되어 기판(10)과 반도체 칩(20) 간을 부착한다. 접착 부재(40)는 비전도성 접착 테이프 또는 비전도성 접착 페이스트일 수 있다.
열가소성 도전 부재(30)들은 각각의 홈(13)들 내부로 유입되어, 대응하는 접속 패드(14)들과 본딩 패드(25)들 간을 전기적으로 연결한다. 본 실시예에서, 열가소성 도전 부재(30)들은 홈(13)들을 채우고, 기판(10)의 일측면(11) 위로로 돌출된다. 열가소성 도전 부재(30)들은 솔더볼로 형성될 수 있다. 비록, 본 실시예에서는 열가소성 도전 부재(30)가 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
전술한 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법은 다음과 같다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 단면도들이다.
도 3을 참조하면, 먼저 일측면(11)에 정의된 칩 탑재 영역(CR)에 양측 가장자리를 따라서 복수개의 홈(13)들이 형성되고 홈(13)들의 바닥면에 각각 접속 패드(14)들이 형성된 기판(10)을 마련한다.
기판(10)은 일측면(11)과 대향하는 타측면(12)에 형성된 볼랜드(15)들 및 볼랜드(15)들 상에 각각 부착된 외부접속단자(16)들을 포함할 수 있다. 그리고, 도시하지 않았지만 기판(10)은 다층의 배선층들 및 서로 다른 배선층들간을 연결하는 비아들을 포함할 수 있으며, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
후술되는 열가소성 도전 부재(30)들이 홈(13) 내부로 원활히 유입될 수 있도록 하기 위하여, 각각의 홈(13)들은 칩 탑재 영역(CR)의 외부로 연장되어 각각의 홈(13)들의 일단부는 칩 탑재 영역(CR)의 외부에 배치될 수 있다.
도 4를 참조하면, 일면(21)에 양측 가장자리를 따라서 복수개의 본딩 패드(25)들이 형성된 반도체 칩(20)을 본딩 패드(25)들이 기판(10)의 홈(13)들에 각각 대응되도록 칩 탑재 영역(CR) 상에 접착 부재(40)를 매개로 페이스다운 형태로 부착한다. 접착 부재(40)로는 비전도성 접착 테이프 또는 비전도성 접착 페이스트가 사용될 수 있다.
도 5를 참조하면, 반도체 칩(20) 바깥쪽 기판(10)의 일측면(11)에 홈(13)들 및 접속 패드(14)들에 대응되도록 플럭스(미도시)를 도팅(dotting)한 후에, 플럭스를 매개로 각 홈(13)들의 가장자리에 열가소성 도전 부재(30)를 부착한다. 본 실시예에서, 열가소성 도전 부재(30)는 솔더볼로 형성된다. 비록, 본 실시예에서는 열가소성 도전 부재(30)가 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
도 6을 참조하면, 열가소성 도전 부재(30)들이 홈(13)들의 내부로 유입되어 대응하는 접속 패드(14)들과 본딩 패드(25)들을 전기적으로 연결하도록 열가소성 도전 부재(30)들에 써멀 블로잉(thermal blowing)을 가한다.
상기 써멀 블로잉이 가해짐에 따라 열가소성 도전 부재(30)들이 용융되게 되며, 용융된 열가소성 도전 부재(30)들은 각각에 인접한 홈(13)들의 내부로 흘러들어가 대응하는 접속 패드(14)들과 본딩 패드(25)들을 전기적으로 연결한다.
이후, 도시하지 않았지만 냉각 공정을 통해 열가소성 도전 부재(30)들을 경화시킨 다음에, 열가소성 도전 부재(30)들을 감싸고 있는 플럭스를 제거하기 위한 디플럭스 공정을 실시한다.
디플럭스 공정은 기판(10)이 디플럭스 장비를 통과할 때 DI(De-Ionized) 워터를 열가소성 도전 부재(30)들에 분사하여, 열가소성 도전 부재(30)들의 표면에 묻은 플럭스를 제거하는 방식으로 수행될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 8은 도 7에 도시된 기판 및 접착부재를 도시한 평면도이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지는 기판(10), 반도체 칩(20), 열가소성 도전 부재(30)를 포함한다. 그 외에, 본 발명의 제2 실시예에 따른 반도체 패키지는 접착 부재(40) 및 갭 유지 부재(50)를 더 포함한다.
도 7을 참조하면, 기판(10)은 일측면(11) 및 일측면(11)과 대향하는 타측면(12)을 가지며, 복수개의 접속 패드(14)들을 포함한다. 그 외에, 기판(10)은 볼랜드(15)들 및 외부접속단자(16)들을 더 포함할 수 있다.
기판(10)의 일측면(11)에는 반도체 칩이 부착될 칩 탑재 영역(CR)이 정의되어 있고, 복수개의 접속 패드(14)들은 칩 탑재 영역(CR)에 양측 가장자리를 따라서 형성된다.
볼랜드(15)들은 기판(10)의 타측면(12)에 형성되고, 외부접속단자(16)들은 볼랜드(15)들 상에 각각 부착된다. 외부접속단자(16)들은, 예컨데 솔더볼을 포함할 수 있다. 도시하지 않았지만, 기판(10)은 다층의 배선층들 및 서로 다른 배선층들 사이를 연결하는 비아들을 포함할 수 있으며, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
도 7 및 도 8을 참조하면, 접착 부재(40)는 기판(10)의 칩 탑재 영역(CR) 상에 기판(10)의 접속 패드(14)들을 노출하도록 형성된다. 본 실시예에서, 접착 부재(40)는 양측 가장자리가 톱니 형태로 절단되어, 그 양 측면에는 기판(10)의 접속 패드(14)들을 개별적으로 대응하는 복수개의 홈(41)들이 형성되어 있으며, 접착 부재(40)는 각각의 홈(41)들이 대응되는 접속 패드(14)들을 개별적으로 노출하도록 기판(10)의 칩 탑재 영역(CR) 상에 부착된다. 접착 부재(40)로는 비전도성 접착 필름 또는 비전도성 접착 페이스트가 사용될 수 있다.
갭 유지 부재(50)는 기판(10)과 반도체 칩(20) 사이의 간격을 확보하기 위한 것으로, 접착 부재(40) 내에 형성된다.
도 7을 다시 참조하면, 반도체 칩(20)은 일면(21), 타면(22) 및 측면(23)을 가지며, 회로부(24) 및 복수개의 본딩 패드(25)들을 포함한다.
일면(21)은 타면(22)과 대향하고, 측면(23)은 일면(21) 및 타면(22)을 연결한다. 회로부(24)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐패시터 및 퓨즈 등의 반도체 소자로 구성될 수 있다. 본딩 패드(25)들은 외부와의 전기적인 연결을 위한 회로부(24)의 전기적 접점으로서 일면(21)에 양측 가장자리를 따라서 형성된다.
반도체 칩(20)은 본딩 패드(25)들이 접착 부재(40)의 홈(42)들에 개별적으로 대응되도록 칩 탑재 영역(CR) 상에 접착 부재(40)를 매개로 페이스다운 형태로 부착된다.
열가소성 도전 부재(30)들은 홈(41)들의 내부로 유입되어, 기판(10)의 접속 패드(14)들과 반도체 칩(20)의 본딩 패드(25)들을 전기적으로 연결한다. 열가소성 도전 부재(30)들은 솔더볼로 구성될 수 있다. 비록, 본 실시예에서는 열가소성 도전 부재(30)가 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
전술한 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법은 다음과 같다.
도 9 내지 14는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 도면들이다.
도 9를 참조하면, 일측면(11)에 칩 탑재 영역(CR)이 정의되고, 칩 탑재 영역(CR)에 양측 가장자리를 따라서 복수개의 접속 패드(14)들이 형성된 기판(10)을 마련한다.
기판(10)은 일측면(11)과 대향하는 타측면(12)에 형성된 볼랜드(15)들 및 각각의 볼랜드(15)들 상에 솔더볼과 같은 외부접속단자(16)들을 포함할 수 있다. 그리고, 도시하지 않았지만 기판(10)은 다층의 배선층들 및 서로 다른 배선층들간을 연결하는 비아들을 포함할 수 있고, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
그 다음, 도 8에 도시된 바와 같이, 양 측면에 기판(10)의 접속 패드(14)들에 개별적으로 대응되는 복수개의 홈(41)들이 형성된 접착 부재(40)를 홈(41)들이 대응하는 접속 패드(14)들을 개별적으로 노출하도록 기판(10)의 칩 탑재 영역(CR) 상에 부착된다.
도 9를 다시 참조하면, 접착 부재(40)로는 비전도성 접착 필름 또는 비전도성 접착 페이스트가 사용될 수 있으며, 접착 부재(40)의 내부에는 갭 유지 부재(50)가 포함될 수 있다.
도 10 및 도 11을 참조하면, 일면(21)에 양측 가장자리를 따라서 복수개의 본딩 패드(25)들이 형성된 반도체 칩(20)을 본딩 패드(25)들이 접착 부재(40)의 홈(41)들에 개별적으로 대응되도록 칩 탑재 영역(CR) 상에 접착 부재(40)를 매개로 페이스다운 형태로 부착한다.
도 12 및 도 13을 참조하면, 반도체 칩(20) 바깥쪽 기판(10)의 일측면(11)에 홈(41)들 및 접속 패드(14)들에 대응되도록 플럭스(미도시)를 도팅한 후에, 플럭스를 매개로 열가소성 도전 부재(30)들을 부착한다. 본 실시예에서, 열가소성 도전 부재(30)들은 솔더볼로 형성된다. 비록, 본 실시예에서는 열가소성 도전 부재(30)들이 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)들의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
도 14를 참조하면, 열가소성 도전 부재(30)들이 홈(41)들의 내부로 유입되어 대응하는 접속 패드(14)들과 본딩 패드(25)들을 전기적으로 연결하도록 열가소성 도전 부재(30)들에 써멀 블로잉을 가한다.
상기 써멀 블로잉이 가해짐에 따라 열가소성 도전 부재(30)들이 용융되게 되며, 용융된 열가소성 도전 부재(30)들은 각각에 인접한 홈(41)들의 내부로 흘러들어가 대응하는 접속 패드(14)들과 본딩 패드(25)들을 전기적으로 연결한다.
이후, 도시하지 않았지만 냉각 공정을 통해 열가소성 도전 부재(30)들을 경화시키는 다음에, 열가소성 도전 부재(30)들을 감싸고 있는 플럭스를 제거하기 위한 디플럭스 공정을 실시한다.
디플럭스 공정은 기판(10)이 디플럭스 장비를 통과할 때 DI 워터를 열가소성 도전 부재(30)에 분사하여, 열가소성 도전 부재(30)의 표면에 묻은 플럭스를 제거하는 방식으로 수행될 수 있다.
이상의 실시예들에 의하면, 써멀 블로잉을 통해 열가소성 도전 부재를 기판과 반도체 칩 사이에 유입시키어 기판의 접속 패드와 반도체 칩의 본딩 패드간을 전기적으로 연결하므로, 종래의 와이어 본딩 기술 및 플립칩 본딩 기술을 사용함에 따른 문제점들 즉, 와이어 형상 불량으로 인한 신뢰성 저하 문제, 와이어로 고가의 금을 사용해야 함에 따른 제조 비용 증가 문제, 와이어를 개개의 본딩 패드들 및 접속 패드들에 연결해야 함에 따른 공정 시간 지연 문제, 와이어의 높은 인덕턴스로 인한 동작 속도 저하 문제, 와이어 루프로 인해 패키지의 사이즈가 증가되어 실장 밀도 및 마더 보드의 설계 마진이 감소되는 문제, 범프 형성에 따른 제조 비용 증가 문제, 언더필 수지에 발생되는 보이드로 인한 보이드성 크랙 문제가 원천적으로 방지된다. 게다가, 열가소성 도전 부재가 외부에 노출되어 육안으로 확인 가능하므로 반도체 칩과 기판간 접속 불량을 테스트하기에 용이하다.
도 15는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 15를 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지는 기판(10), 반도체 칩(20), 열가소성 도전 부재(30)를 포함한다. 그 외에, 본 발명의 제3 실시예에 따른 반도체 패키지는 접착 부재(40)를 더 포함할 수 있다.
기판(10)은 일측면(11) 및 일측면(11)과 대향하는 타측면(12)을 가지며, 복수개의 접속 패드(14)들을 포함한다. 그 외에, 기판(10)은 볼랜드(15)들 및 외부접속단자(16)들을 더 포함할 수 있다.
기판(10)의 일측면(11)에는 반도체 칩이 부착될 칩 탑재 영역(CR)이 정의되어 있고, 복수개의 접속 패드(14)들은 칩 탑재 영역(CR) 외부의 일측면(11)에 칩 탑재 영역(CR)의 양측 가장자리를 따라서 형성된다.
볼랜드(15)들은 기판(10)의 타측면(12)에 형성되고, 외부접속단자(16)들은 볼랜드(15)들 상에 각각 부착된다. 외부접속단자(16)들은, 예컨데 솔더볼을 포함할 수 있다. 도시하지 않았지만, 기판(10)은 다층의 배선층들 및 서로 다른 배선층들 사이를 연결하는 비아들을 포함할 수 있으며, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
반도체 칩(20)은 일면(21), 타면(22) 및 측면(23)을 가지며, 회로부(24) 및 본딩 패드(25)들을 포함한다.
일면(21)은 타면(22)과 대향하고, 측면(23)은 일면(21) 및 타면(22)을 연결한다. 회로부(24)는 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함할 수 있으며, 칩 동작에 필요한 트랜지스터, 캐패시터 및 퓨즈 등의 반도체 소자로 구성될 수 있다. 본딩 패드(25)들은 외부와의 전기적인 연결을 위한 회로부(24)의 전기적 접점으로서, 반도체 칩(20)의 일면(21)에 양측 가장자리를 따라서 형성된다.
반도체 칩(20)은 본딩 패드(25)들이 기판(10)의 접속 패드(14)들에 개별적으로 대응되도록 기판(10)의 칩 탑재 영역(CR) 상에 접착 부재(40)를 매개로 페이스업 형태(face-up type)로 부착된다.
열가소성 도전 부재(30)들은 대응하는 본딩 패드(25)들과 접속 패드(14)들을 연결하도록 반도체 칩(20)의 양측 가장자리를 따라서 복수개로 형성된다. 열가소성 도전 부재(30)들은 솔더볼로 구성될 수 있다. 비록, 본 실시예에서는 열가소성 도전 부재(30)가 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
전술한 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법은 다음과 같다.
도 16 내지 18을 본 발명의 제3 실시예에 따른 반도체 패키지의 제조 과정을 공정 순서에 따라 나타낸 도면들이다.
도 16을 참조하면, 일측면(11)에 칩 탑재 영역(CR)이 정의되고, 칩 탑재 영역(CR) 외부의 일측면(11)에 칩 탑재 영역(CR)의 양측 가장자리를 따라서 복수개의 접속 패드(14)들이 형성된 기판(10)을 마련한다.
기판(10)은 일측면(11)과 대향하는 타측면(12)에 형성된 볼랜드(15)들 및 각각의 볼랜드(15)들 상에 솔더볼과 같은 외부접속단자(16)들을 포함할 수 있다. 그리고, 도시하지 않았지만 기판(10)은 다층의 배선층들 및 서로 다른 배선층들간을 연결하는 비아들을 포함할 수 있고, 접속 패드(14)들과 볼랜드(15)들은 배선층들 및 비아들을 통하여 전기적으로 연결될 수 있다.
그 다음, 일면(21)에 양측 가장자리를 따라서 복수개의 본딩 패드(25)들이 형성된 반도체 칩(20)을 본딩 패드(25)들이 기판(10)의 접속 패드(14)들에 개별적으로 대응되도록 칩 탑재 영역(CR) 상에 접착 부재(40)를 매개로 페이스업 형태(face-up type)로 부착한다. 접착 부재(40)는 비전도성 접착 필름 또는 비전도성 접착 페이스트를 포함할 수 있다.
도 17을 참조하면, 기판(10)의 접속 패드(14)들 상에 플럭스(미도시)를 도팅한 후에, 플럭스를 매개로 접속 패드(14)들 상에 열가소성 도전 부재(30)들을 각각 부착한다. 본 실시예에서, 열가소성 도전 부재(30)는 솔더볼로 형성된다. 비록, 본 실시예에서는 열가소성 도전 부재(30)가 솔더볼로 형성된 경우를 도시 및 설명하였으나, 본 발명의 열가소성 도전 부재(30)의 재료는 솔더볼로 한정되지 않으며, 열을 가할 경우에 용융되어 점성이 떨어지고 식으면 다시 굳어지는 특성을 갖는 전도성 물질이라면 어떤 것이든 사용 가능하다.
도 18을 참조하면, 열가소성 도전 부재(30)들이 대응하는 접속 패드(14)들과 본딩 패드(25)들을 전기적으로 연결하도록 열가소성 도전 부재(30)들에 써멀 블로잉을 가한다.
상기 써멀 블로잉이 가해짐에 따라 열가소성 도전 부재(30)들이 용융되게 되며, 용융된 열가소성 도전 부재(30)들은 본딩 패드(25)를 포함한 반도체 칩(20)의 일면(21), 반도체 칩(20)의 측면(23) 및 접속 패드(14)를 포함한 기판(10)의 일측면(11) 상에 부착되어 대응하는 접속 패드(14)들과 본딩 패드(25)들을 각각 전기적으로 연결한다.
이후, 도시하지 않았지만 냉각 공정을 통해 열가소성 도전 부재(30)들을 경화시키는 다음에, 열가소성 도전 부재(30)들을 감싸고 있는 플럭스를 제거하기 위한 디플럭스 공정을 실시한다. 디플럭스 공정은 기판(10)이 디플럭스 장비를 통과할 때 DI 워터를 열가소성 도전 부재(30)에 분사하여, 열가소성 도전 부재(30)의 표면에 묻은 플럭스를 제거하는 방식으로 수행될 수 있다.
상술한 반도체 패키지는 다양한 전자 장치에 적용될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들에 따른 반도체 패키지는 단순한 공정으로 저렴하게 제조 가능하고 향상된 기계적 및 전기적 신뢰성을 가지므로, 전자 장치(1000)의 가격 경쟁력 향상 및 신뢰성 개선에 유리하다. 전자 장치는 도 19에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 20을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판
13 : 홈
14 : 접속 패드
20 : 반도체 칩
25 : 본딩 패드
30 : 열가소성 도전 부재

Claims (14)

  1. 복수개의 접속 패드들을 갖는 기판;
    일면에 복수개의 본딩 패드들을 구비하며 상기 본딩 패드들이 상기 접속 패드들에 각각 대응되도록 상기 기판상에 페이스다운 형태로 부착된 반도체 칩; 및
    상기 기판과 상기 반도체 칩 사이로 유입되어 대응하는 상기 접속 패드들과 상기 본딩 패드들을 전기적으로 연결하는 열가소성 도전 부재들;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 열가소성 도전 부재는 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서, 상기 기판은 상기 반도체 칩과 마주하는 일측면에 복수개의 홈들을 더 포함하며, 상기 접속 패드들은 상기 홈들의 바닥면에 각각 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서, 상기 열가소성 도전 부재들은 상기 각각의 홈들 내부로 유입되어 상기 홈을 채우고 상기 기판의 일측면 위로 돌출된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 기판과 상기 반도체 칩의 상기 일면 사이에 형성되어 상기 기판과 상기 반도체 칩 간을 부착하는 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서, 상기 접착 부재 내부에 배치된 갭 유지 부재를 더 포함하는 하는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서, 상기 접착 부재는 가장자리가 톱니 형태로 절단되어 측면에 상기 기판의 접속 패드들을 각각 노출하는 복수개의 홈들을 더 포함하는 것을 특징으로 반도체 패키지.
  8. 접속 패드들을 갖는 기판을 마련하는 단계;
    일면에 복수개의 본딩 패드들이 형성된 반도체 칩을 상기 본딩 패드들이 상기 접속 패드들에 대응되도록 상기 기판상에 페이스다운 형태로 부착하는 단계;
    상기 반도체 칩 바깥쪽 상기 기판상에 열가소성 도전 부재들을 부착하는 단계;및
    상기 열가소성 도전 부재들이 상기 기판과 상기 반도체 칩 사이로 유입되어 대응하는 상기 접속 패드들과 상기 본딩 패드들을 전기적으로 연결하도록 상기 열가소성 도전 부재들에 써멀 블로잉을 가하는 단계를 포함하는 반도체 패키지의 제조방법.
  9. 제8 항에 있어서, 상기 열가소성 도전 부재는 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제8 항에 있어서, 상기 기판은 상기 반도체 칩과 마주하는 일측면에 복수개의 홈들을 더 포함하며, 상기 접속 패드들은 상기 홈들의 바닥면에 각각 형성된 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제8 항에 있어서, 상기 반도체 칩을 상기 기판상에 부착하는 단계는, 접착 부재를 매개로 상기 기판과 상기 반도체 칩 간을 상호 부착하는 방식으로 수행되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제11 항에 있어서, 상기 접착 부재는 양측 가장자리가 톱니 형태로 절단되어 양 측면에 상기 접속 패드들에 각각 대응되는 홈들을 더 포함하며,
    상기 접착 부재를 매개로 상기 기판과 상기 반도체 칩 간을 상호 부착하는 단계는, 상기 홈들이 대응하는 상기 접속 패드들을 노출하도록 상기 접착 부재를 상기 기판상에 부착하는 단계; 및
    상기 본딩 패드들이 상기 홈들에 각각 대응되도록 상기 접착 부재 상에 반도체 칩을 부착하는 단계를 포함하는 것을 특징으로 반도체 패키지의 제조방법.
  13. 제8 항에 있어서, 상기 열가소성 도전 부재들을 부착하는 단계 전에, 상기 반도체 칩 바깥쪽 상기 기판상에 플럭스를 도팅(dotting)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제13 항에 있어서, 상기 열가소성 도전 부재들에 써멀 블로잉을 가하는 단계 후에, 상기 열가소성 도전 부재들을 경화시키는 단계;및
    상기 플럭스를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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