JP4727850B2 - 半導体電子部品 - Google Patents

半導体電子部品 Download PDF

Info

Publication number
JP4727850B2
JP4727850B2 JP2001187579A JP2001187579A JP4727850B2 JP 4727850 B2 JP4727850 B2 JP 4727850B2 JP 2001187579 A JP2001187579 A JP 2001187579A JP 2001187579 A JP2001187579 A JP 2001187579A JP 4727850 B2 JP4727850 B2 JP 4727850B2
Authority
JP
Japan
Prior art keywords
bare chip
base
adhesive
peripheral wall
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2001187579A
Other languages
English (en)
Other versions
JP2003007766A (ja
Inventor
寛 亀田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2001187579A priority Critical patent/JP4727850B2/ja
Priority to US10/174,111 priority patent/US6653720B2/en
Publication of JP2003007766A publication Critical patent/JP2003007766A/ja
Application granted granted Critical
Publication of JP4727850B2 publication Critical patent/JP4727850B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体電子部品に関するものである。
【０００２】
【従来の技術】
従来の半導体電子部品は、リードフレームの略中央部に形成したアイランドの上部にベアチップを接着するとともに、同ベアチップに形成した電極パッドとリードフレームの周縁に形成したリード端子（電極端子）とを金線のワイヤーボンディングによって接続し、更には、ベアチップを樹脂で封止して形成していた。
【０００３】
かかる従来の半導体電子部品では、リードフレームのアイランドの上部に一枚のベアチップを載設するとともに、同ベアチップの周囲に複数のリード端子を配設したものであったため、プリント配線基板に半導体電子部品を実装した場合に、プリント配線基板上で半導体電子部品が占める面積が大きくなってしまうことから、電子機器の小型化を図る際の支障となっていた。
【０００４】
そのため、近年では、半導体電子部品の高密度化を図るべく、ベアチップの上部にもう一枚のベアチップを接着し、上方のベアチップと下方のベアチップとをダイボンディングによって接続し、下方のベアチップに形成した電極パッドとリード端子（電極端子）とを金線のワイヤーボンディングによって接続し、更には、両ベアチップを樹脂で封止した、いわゆるチップオンチップ型の半導体電子部品が開発されている。
【０００５】
かかるチップオンチップ型の半導体電子部品の製造工程において、下方のベアチップの上部に上方のベアチップを接着する際には、まず下方のベアチップの上面に形成したバンプと上方のベアチップの下面に形成したバンプとをダイボンディングによって接続し（ダイボンディング工程）、その後、両ベアチップ間に形成された間隙にディスペンサーで接着剤を流し込む（アンダーフィル工程）ことによって、上下のベアチップ同士を接着していた。
【０００６】
また、高密度化を図った半導体電子部品として、プリント配線基板にベアチップをダイボンディングにて接続し、ベアチップとプリント配線基板との間に形成された間隙に接着剤を流し込む（アンダーフィル工程）とともに、ベアチップを樹脂で封止するといったフリップチップ実装されたプリント配線基板や、フィルム上にベアチップを接着し（アンダーフィル工程）、フィルム上の電極パッドとベアチップ上の電極パッドとをインナーワイヤーで接続し、更にフィルム上の電極パッドとプリント配線基板上の電極パッドとをアウターワイヤーで接続するチップサイズパッケージ（ＣＳＰ）等も開発されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記従来の半導体電子部品にあっては、基台（ベアチップ、プリント配線基板、フィルム等）の上部にベアチップを接着剤で接着して基台の上面とベアチップの下面との間に形成された間隙を封止するアンダーフィル工程において、接着剤の注入量が少なすぎる場合には、基台とベアチップとの間の間隙が完全に封止されずに内部に気泡が生じてしまい、かかる気泡が半田付け工程において熱膨張してしまいベアチップが破損するおそれがあるため、基台とベアチップとの間に十分な量の接着剤を注入する必要があった。
【０００９】
このように、アンダーフィル工程で電極パッドに接着剤が付着してしまうと、次工程である電極パッドと電極端子とをワイヤーで接続するワイヤーボンディング工程において電極パッドにワイヤーをボンディングすることができなくなったり、電極パッドとワイヤーとの導通不良が発生するおそれがあった。
【００１０】
【課題を解決するための手段】
そこで、本発明では、矩形平板状のベアチップと、前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、前記ベアチップの裏面と前記基台との間に注入された接着剤と、前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、前記基台の表面または前記ベアチップの裏面に形成された複数の直線状の溝と、を有し、前記基台の表面に形成される溝は、前記周壁内の一辺から対向する他辺まで達するように前記バンプ間に連続して形成され、前記ベアチップの裏面に形成される溝は、前記ベアチップにおける裏面の一辺から対向する他辺まで達するように前記バンプ間に連続して形成されている半導体電子部品とした。
【００１１】
また、本発明では、矩形平板状のベアチップと、前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、前記ベアチップの裏面と前記基台との間に注入された接着剤と、前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、前記基台の表面及び前記ベアチップの裏面に形成された複数の直線状の溝と、を有し、前記基台の表面に形成された溝は、前記周壁内の一辺から対向する他辺まで達するように前記バンプ間に連続して形成され、前記ベアチップの裏面に形成された溝は、前記ベアチップにおける裏面の一辺から対向する他辺まで達するように前記バンプ間に連続して形成されている半導体電子部品とした。
【００１２】
また、本発明では、矩形平板状のベアチップと、前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、前記ベアチップの裏面と前記基台との間に注入された接着剤と、前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、前記基台の表面に形成された複数の溝と、を有し、前記溝は、前記周壁内の角部をなす前記バンプを含む周壁四隅近傍以外であって、前記周壁の各辺から当該周壁中央に向かうように形成されている半導体電子部品とした。
【００１３】
また、本発明では、前記周壁の四隅のうちの一つの角部を外側に突出させることにより、接着剤を注入するための注入口を形成した。
【００１４】
また、前記基台をベアチップで形成することによってチップオンチップ型に構成することにした。
【００１５】
【発明の実施の形態】
本発明に係る半導体電子部品は、電極端子に接続される電極パッドを基台の表面に形成するとともに、同基台の表面にベアチップを接着したものである。かかる構造の半導体電子部品としては、基台としてベアチップを用いて二枚のベアチップを積層させたチップオンチップ型の半導体電子部品が代表例として挙げられるが、これに限られず、例えば、基台としてプリント配線基板を用い、同プリント配線基板の上部にベアチップを載設したフリップチップ実装を施したものや、チップと略同一サイズでプリント配線基板上に実装可能としたチップサイズパッケージ（ＣＳＰ）等も含まれる。
【００１６】
しかも、本発明では、ベアチップと電極パッドとの間に、ベアチップと基台とを接着するための接着剤が電極パッドに流入するのを阻止するための接着剤流入阻止手段を設けたものである。
【００１７】
そのため、ベアチップと基台とを接着剤で接着するとともに接着剤でベアチップの下面と基台の上面との間に形成された間隙を封止するアンダーフィル工程において、ベアチップと基台との間に注入した接着剤がベアチップの外側に溢れ出てきても、溢れ出た接着剤を接着剤流入阻止手段で塞き止めることができ、接着剤が電極パッドに流入して電極パッドの表面に付着するのを防止することができるものである。
【００１８】
そして、電極パッドに接着剤が付着するのを防止できることから、電極パッドにワイヤーをボンディングしたり、或いは電極パッドにチップ抵抗やチップコンデンサー等の電子部品を半田付けする際に、電極パッドとワイヤーや電子部品との接続不良や導通不良の発生を未然に防止することができ、半導体電子部品の信頼性を向上させることができるものである。
【００１９】
特に、接着剤流入阻止手段として、基台の表面にベアチップを囲繞する周壁を形成したものの場合には、基台の表面に接着剤流入阻止手段を容易かつ安価に形成することができ、簡単な構造でありながら接着剤が電極パッドに付着するのを防止することができるものである。
【００２０】
また、周壁に接着剤を注入するための注入口を形成した場合には、かかる注入口から接着剤を注入することによって接着剤の注入作業が容易なものとなり、しかも、注入口以外の部分では接着剤の注入作業を行う必要が無くなることからベアチップと周壁との間隔を狭くすることができ、したがって、ベアチップの周辺に周壁を可及的に近接させた状態で形成することができ、かかる周壁に電極パッドを近接配置することで基台の面積を小さくすることができ、これにより、半導体電子部品の小型化を図ることができるものである。
【００２１】
また、基台の表面又はベアチップの裏面に接着剤を流し込むための溝を形成した場合には、かかる溝に沿って接着剤が基台とベアチップとの間に流れ込むことになり、接着剤の注入作業を短時間で円滑に行うことができ、接着剤注入作業の作業効率を向上させることができるものである。
【００２２】
また、基台をベアチップで形成することによってチップオンチップ型に構成した場合には、半導体電子部品の高密度化（高集積化）を図ることができるものである。
【００２３】
【実施例】
以下に、本発明の具体的な実施例について図面を参照しながら説明する。
【００２４】
本発明に係る半導体電子部品１は、図１に示すように、矩形平板状の基台としてのベアチップ２の略中央上部にもう一枚の矩形平板状のベアチップ３を載置するとともに、下方のベアチップ２の周辺に電極端子としてのリード端子４を所定間隔を開けて配設し、上方のベアチップ３と下方のベアチップ２とをダイボンディングにて電気的に接続するとともに、下方のベアチップ２とリード端子４とをワイヤー５（金線）を用いたワイヤーボンディングにて電気的に接続し、更には、両ベアチップ2,3やワイヤー５を樹脂６で封止しており、半導体電子部品１は、二枚のベアチップ2,3を積層したチップオンチップ型の構造となっている。このように、チップオンチップ型の構造とすることで、半導体電子部品１の高密度化（高集積化）を図っている。尚、下方のベアチップ２をリードフレームのアイランドの上部に載設した構造としてもよい。
【００２５】
下方のベアチップ２は、図１及び図２に示すように、表面（上面）の周縁に正方形状の電極パッド７を所定の間隔を開けて形成するとともに、表面（上面）の略中央部側に４個のバンプ８を形成しており、かかるバンプ８には、上方のチップ３の裏面（下面）の四隅に形成したバンプ９をダイボンディングにて接続している。
【００２６】
かかる基台としての下方のベアチップ２の表面には、図１〜図３に示すように、上方のベアチップ３の外側端縁と電極パッド７との間に、上下のベアチップ2,3同士を接着するための接着剤10が電極パッド７に流入して電極パッド７の表面に付着してしまうのを阻止するための接着剤流入阻止手段を設けている。
【００２７】
接着剤流入阻止手段は、下方のベアチップ２の表面に上方のベアチップ３の外側端縁に沿う矩形状の壁体11を突設し、同壁体11の内周面を構成する上方に向けて隆起した周壁12によって上方のベアチップ３の外側端縁から電極パッド７に向けて接着剤10が流れ出るのを阻止することによって、接着剤10が電極パッド７に流入するのを阻止するように構成している。
【００２８】
かかる周壁12は、上方のベアチップ３を囲繞するようにして形成されている。そのため、上方のベアチップ３の外側端縁から溢れ出た接着剤10は、いずれの方向からも電極パッド７に向けて流れ出ることができないようになっている。
【００２９】
本実施例に係る半導体電子部品１は、上記のように構成されており、以下に説明するようにして製造される。
【００３０】
まず、基台としての下方のベアチップ２の上部に上方のベアチップ３を載設する。その際に、下方のベアチップ２の上面に形成したバンプ８と上方のベアチップ３の下面に形成したバンプ９とをダイボンディングにて接続する（ダイボンディング工程）。従って、下方のベアチップ２の上面と上方のベアチップ３の下面との間には、ダイボンディングされたバンプ8,9の高さ分の間隙が形成されていることになる。
【００３１】
次に、図４及び図５に示すように、平面視で上方のベアチップ３と周壁12との間で接着剤塗布用のディスペンサー（図示省略）のノズル13を走向させ、ノズル13の先端から上方のベアチップ３と周壁12との間に向けて接着剤10を注入していく（アンダーフィル工程）。本実施例では、図４に示すように、ディスペンサー（ノズル13）を上方のベアチップ３の左側後部から右側後部に向けて走向させた後、上方のベアチップ３の右側後部から右側前部に向けて走向させることによって、上方のベアチップ３の後側及び右側の二辺から接着剤10を注入している。尚、接着剤10の注入方法は、ベアチップ３のサイズにより適宜変更可能であり、本実施例のようにベアチップ３の二辺から接着剤10を注入する場合に限られず、ディスペンサー（ノズル13）を上方のベアチップ３の左側後部から右側後部に向けて走向させるだけで、上方のベアチップ３の後側の一辺から接着剤10を注入するようにしてもよく、更には、ディスペンサー（ノズル13）を走向させずに、一箇所から接着剤10を注入するようにしてもよい。
【００３２】
このように、上方のベアチップ３の外側端縁部に接着剤10を注入していくと、下方のベアチップ２の上面と上方のベアチップ３の下面との間に形成された間隙に接着剤10が注入され、間隙に接着剤10が充填され、間隙が接着剤10で封止されることになる。そして、下方のベアチップ２の上面と上方のベアチップ３の下面との間に形成された間隙に接着剤10が充填された状態で、さらに接着剤10を注入していくと、上方のベアチップ３の外側端縁から接着剤10が溢れ出て、ベアチップ３の外側方にある電極パッド７に向けて接着剤10が流れ出る。
【００３３】
しかしながら、上方のベアチップ３の外側端縁から電極パッド７に向けて接着剤10が流れ出ても、その流れ出た接着剤10は、接着剤流入阻止手段としての周壁12で塞き止められ、従って、接着剤10が電極パッド７に流入して電極パッド７の表面に接着剤10が付着することはない。
【００３４】
次に、下方のベアチップ２に形成した電極パッド７とリード端子４の基端部とをワイヤー５（金線）を用いたワイヤーボンディングにて接続する（ワイヤーボンディング工程）。
【００３５】
最後に、上下のベアチップ2,3とワイヤー５とを樹脂６で封止する（樹脂封止工程）。
【００３６】
上記した本実施例に係る半導体電子部品１では、上方のベアチップ３と電極パッド７との間に、上方のベアチップ３と下方のベアチップ２（基台）とを接着するための接着剤10が電極パッド７に流入するのを阻止するための接着剤流入阻止手段を設けることによって、上方のベアチップ３と下方のベアチップ２（基台）とを接着剤10で接着するとともに同接着剤10で上方のベアチップ３の下面と下方のベアチップ２（基台）の上面との間に形成された間隙を封止するアンダーフィル工程において、上方のベアチップ３と下方のベアチップ２（基台）との間に注入した接着剤10が上方のベアチップ３の外側に溢れ出てきても、溢れ出た接着剤10を接着剤流入阻止手段で塞き止めて、接着剤10が電極パッド７に流入して電極パッド７の表面に付着するのを防止している。
【００３７】
そのため、電極パッド７にワイヤー５をボンディングする際に、電極パッド７とワイヤー５との接続不良（例えば、接合強度不足）や導通不良（例えば、電気抵抗過多）を未然に防止することができ、半導体電子部品１の信頼性を向上させることができるのである。
【００３８】
しかも、本実施例では、接着剤流入阻止手段として、下方のベアチップ２（基台）の上面（表面）に上方のベアチップ３を囲繞する周壁12を形成した構造のものを用いることで、下方のベアチップ２（基台）の表面に接着剤流入阻止手段を容易かつ安価に形成することができ、簡単な構造でありながら接着剤10が電極パッド７に付着するのを防止することができるようにしている。
【００３９】
本実施例では、接着剤流入阻止手段としての周壁12は、下方のベアチップ２の上面に壁体11を突設することによって形成されている。しかし、接着剤流入阻止手段としての周壁12は、かかる構造に限られず、上方のベアチップ３を囲繞する構造のものならばよく、例えば、図６及び図７に示す構造のものでもよい。
【００４０】
すなわち、図６及び図７は、第２実施例としての基台を示した図であり、本実施例においても、上記第１実施例と同様、基台としてベアチップ２を用いている。尚、説明の理解を容易にするために、以下の実施例では、上記第１実施例で示した半導体電子部品１と同様の機能を有するものには同様の名称及び符号を用いて説明を行っている。
【００４１】
本第２実施例では、基台としての下方のベアチップ２の略中央部に電極パッド７よりも下方に陥没させた凹部14を形成し、同凹部14の内部にバンプ８を形成する一方、凹部14の外部に電極パッド７を形成しており、かかる凹部14の周縁に接着剤流入阻止手段としての周壁12を形成している。
【００４２】
また、前述したように、ディスペンサー（ノズル13）を固定して、一箇所から接着剤10を注入する場合もあり、かかる場合には、図８に示すように、周壁12に接着剤10を注入するための注入口15を形成してもよい。
【００４３】
すなわち、図８は、第３実施例としての基台を示した図であり、本実施例では、上記第１実施例と同様に、基台としての下方のベアチップ２の上面に矩形枠状の壁体11を突設してその内周面に周壁12を形成しており、更に、壁体11の右側前方の角部を外側に突出させることによって、周壁12に接着剤10を注入するための注入口15を形成している。そして、前述した半導体電子部品１の製造過程におけるアンダーフィル工程において、注入口15にディスペンサー（ノズル13）の先端部を挿入して接着剤10を注入するようにしている。
【００４４】
このように、本実施例では、周壁12に接着剤10を注入するための注入口15を形成しているため、かかる注入口15から接着剤10を注入することによって接着剤10の注入作業が容易なものとなる。
【００４５】
しかも、注入口15以外の部分では接着剤10の注入作業を行う必要が無くなることから、平面視で上方のベアチップ３と周壁12との間隔を狭くすることができ、上方のベアチップ３の周辺に周壁12を可及的に近接させた状態で形成することができ、かかる周壁12に電極パッド７を近接配置することで下方のベアチップ２（基台）の面積を小さくすることができ、これにより、半導体電子部品１の小型化を図ることができる。
【００４６】
また、アンダーフィル工程において下方のベアチップ２（基台）の上面と上方のベアチップ３の下面との間の間隙に接着剤10を注入する際に、接着剤10が円滑に流動するように、図９〜図11に示すように、下方のベアチップ２（基台）の上面（表面）や上方のベアチップ３の下面（裏面）に接着剤10を流し込むための溝16,17を形成することもできる。
【００４７】
すなわち、図９及び図10は、第４実施例としての下方のベアチップ２（基台）と上方のベアチップ３とを示した図であり、基台としての下方のベアチップ２は、図９及び図10に示すように、上面の周壁12よりも内側部分に前後方向に向けて伸延させた複数の直線状の溝16を刻設し、一方、下方のベアチップ３は、下面に前後方向に向けて伸延させた複数本の直線状の溝17を刻設している。
【００４８】
そして、アンダーフィル工程において、ディスペンサー（ノズル13）を上方のベアチップ３の左側後部から右側後部に向けて走向させることによって接着剤10を注入していくと、注入された接着剤10が溝16,17に沿って流れ、上方のベアチップ３の下面全域にわたって上下のベアチップ2,3間の間隙に接着剤10が充填されることになる。
【００４９】
また、図11は、第５実施例としての下方のベアチップ２（基台）を示した図であり、本実施例では、基台としての下方のベアチップ２の上面の周壁12よりも内側部分に前後方向及び左右方向に伸延させた複数の直線状の溝16を刻設している。
【００５０】
そして、アンダーフィル工程において、ディスペンサー（ノズル13）を上方のベアチップ３の左側後部から右側後部に向けて走向させ、更に上方のベアチップ３の右側後部から右側前部に向けて走向させることによって接着剤10を注入していくと、注入された接着剤10が前後及び左右の溝16に沿って流れ、上方のベアチップ３の下面全域にわたって上下のベアチップ2,3間の間隙に接着剤10が充填されることになる。
【００５１】
このように、本実施例では、下方のベアチップ２（基台）の上面（表面）又は／及び上方のベアチップ３の下面（裏面）に接着剤10を流し込むための溝16,17を形成しているため、かかる溝16,17に沿って接着剤10が下方のベアチップ２（基台）と上方のベアチップ３との間に流れ込むことになり、接着剤10の注入作業を短時間で円滑に行うことができ、接着剤注入作業の作業効率を向上させることができる。尚、下方のベアチップ２（基台）の上面（表面）又は上方のベアチップ３の下面（裏面）に形成した溝16,17は、下方のベアチップ２（基台）の上面（表面）又は上方のベアチップ３の下面（裏面）の全面に形成してもよい。
【００５２】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５３】
すなわち、本発明では、ベアチップと基台とを接着剤で接着するとともに接着剤でベアチップの下面と基台の上面との間に形成された間隙を封止するアンダーフィル工程において、ベアチップと基台との間に注入した接着剤がベアチップの外側に溢れ出てきても、溢れ出た接着剤を接着剤流入阻止手段で塞き止めることができ、接着剤が電極パッドに流入して電極パッドの表面に付着するのを防止することができる。
【００５４】
これにより、電極パッドにワイヤーをボンディングしたり、或いは電極パッドにチップ抵抗やチップコンデンサー等の電子部品を半田付けする際に、電極パッドとワイヤーや電子部品との接続不良や導通不良を未然に防止することができ、半導体電子部品の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体電子部品を示す断面図。
【図２】第１実施例としての基台を示す平面図。
【図３】同断面側面図。
【図４】アンダーフィル工程を示す平面説明図。
【図５】同断面説明図。
【図６】第２実施例としての基台を示す平面図。
【図７】同断面側面図。
【図８】第３実施例としての基台を示す平面図。
【図９】第４実施例としての基台を示す平面図。
【図１０】同断面側面図。
【図１１】第５実施例としての基台を示す平面図。
【符号の説明】
１ 半導体電子部品
２ ベアチップ（基台）
３ ベアチップ
４ リード端子
５ ワイヤー
６ 樹脂
７ 電極パッド
8,9 バンプ
10 接着剤
11 壁体
12 周壁
13 ノズル
14 凹部
15 注入口
16,17 溝

Claims (5)

  1. 矩形平板状のベアチップと、
    前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、
    前記ベアチップの裏面と前記基台との間に注入された接着剤と、
    前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、
    前記基台の表面または前記ベアチップの裏面に形成された複数の直線状の溝と、を有し、
    前記基台の表面に形成される溝は、前記周壁内の一辺から対向する他辺まで達するように前記バンプ間に連続して形成され、前記ベアチップの裏面に形成される溝は、前記ベアチップにおける裏面の一辺から対向する他辺まで達するように前記バンプ間に連続して形成されていることを特徴とする半導体電子部品。
  2. 矩形平板状のベアチップと、
    前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、
    前記ベアチップの裏面と前記基台との間に注入された接着剤と、
    前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、
    前記基台の表面及び前記ベアチップの裏面に形成された複数の直線状の溝と、を有し、
    前記基台の表面に形成された溝は、前記周壁内の一辺から対向する他辺まで達するように前記バンプ間に連続して形成され、前記ベアチップの裏面に形成された溝は、前記ベアチップにおける裏面の一辺から対向する他辺まで達するように前記バンプ間に連続して形成されていることを特徴とする半導体電子部品。
  3. 矩形平板状のベアチップと、
    前記ベアチップを搭載し、表面の周縁に電極パッドが所定の間隔をあけて形成されるとともに、表面の略中央部には前記ベアチップに形成されたバンプに対応するバンプが形成された矩形平板状の基台と、
    前記ベアチップの裏面と前記基台との間に注入された接着剤と、
    前記基台の平面視において、前記ベアチップと前記電極パッドとの間に、該ベアチップ全周を囲うように基台の表面に形成した矩形枠状の周壁と、
    前記基台の表面に形成された複数の溝と、を有し、
    前記溝は、前記周壁内の角部をなす前記バンプを含む周壁四隅近傍以外であって、前記周壁の各辺から当該周壁中央に向かうように形成されていることを特徴とする半導体電子部品。
  4. 前記周壁の四隅のうちの一つの角部を外側に突出させることにより、接着剤を注入するための注入口を形成したことを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体電子部品。
  5. 前記基台をベアチップで形成することによってチップオンチップ型に構成したことを特徴とする請求項１〜請求項４のいずれかに記載の半導体電子部品。
JP2001187579A 2001-06-21 2001-06-21 半導体電子部品 Expired - Lifetime JP4727850B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001187579A JP4727850B2 (ja) 2001-06-21 2001-06-21 半導体電子部品
US10/174,111 US6653720B2 (en) 2001-06-21 2002-06-18 Semiconductor electronic parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001187579A JP4727850B2 (ja) 2001-06-21 2001-06-21 半導体電子部品

Publications (2)

Publication Number Publication Date
JP2003007766A JP2003007766A (ja) 2003-01-10
JP4727850B2 true JP4727850B2 (ja) 2011-07-20

Family

ID=19026849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001187579A Expired - Lifetime JP4727850B2 (ja) 2001-06-21 2001-06-21 半導体電子部品

Country Status (2)

Country Link
US (1) US6653720B2 (ja)
JP (1) JP4727850B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
JP4543751B2 (ja) * 2004-05-27 2010-09-15 アイシン精機株式会社 回転センサ
US7205177B2 (en) * 2004-07-01 2007-04-17 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
EP1732126A1 (en) * 2005-06-08 2006-12-13 Interuniversitair Microelektronica Centrum ( Imec) Method for bonding and device manufactured according to such method
US7378297B2 (en) * 2004-07-01 2008-05-27 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
EP1732127B1 (en) * 2005-06-08 2016-12-14 Imec Method for bonding and device manufactured according to such method
US7274089B2 (en) * 2005-09-19 2007-09-25 Stats Chippac Ltd. Integrated circuit package system with adhesive restraint
DE102006010511A1 (de) * 2006-03-07 2007-09-13 Infineon Technologies Ag Vertikale Halbleiteranordnung und Herstellungsverfahren
JP4441545B2 (ja) * 2007-03-30 2010-03-31 Ｏｋｉセミコンダクタ株式会社 半導体装置
US7808089B2 (en) * 2007-12-18 2010-10-05 National Semiconductor Corporation Leadframe having die attach pad with delamination and crack-arresting features
US20090152683A1 (en) * 2007-12-18 2009-06-18 National Semiconductor Corporation Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability
JP5265438B2 (ja) * 2009-04-01 2013-08-14 新光電気工業株式会社 半導体装置
JP2010278480A (ja) * 2010-09-14 2010-12-09 Rohm Co Ltd 半導体装置
JP5835789B2 (ja) * 2010-11-24 2015-12-24 シチズン電子株式会社 発光装置
FR2975827A1 (fr) * 2011-05-27 2012-11-30 St Microelectronics Rousset Procede de fabrication d'un composant electronique et composant correspondant
US8877564B2 (en) * 2012-06-29 2014-11-04 Intersil Americas LLC Solder flow impeding feature on a lead frame
JP5962285B2 (ja) * 2012-07-19 2016-08-03 日亜化学工業株式会社 発光装置およびその製造方法
US8816507B2 (en) 2012-07-26 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package structures having buffer dams and method for forming the same
US8994155B2 (en) * 2012-07-26 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
JP5928222B2 (ja) 2012-07-30 2016-06-01 株式会社ソシオネクスト 半導体装置および半導体装置の製造方法
US9497861B2 (en) 2012-12-06 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
KR20140115021A (ko) * 2013-03-20 2014-09-30 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US9847281B2 (en) 2015-06-30 2017-12-19 Stmicroelectronics, Inc. Leadframe package with stable extended leads
US11282717B2 (en) * 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595568A (ja) * 1991-10-02 1993-04-16 Hitachi Ltd カラーデイスプレイ装置色ずれ量測定方法
JPH09232474A (ja) * 1996-02-27 1997-09-05 Sharp Corp Ｆｐｃ上のベアチップｉｃの樹脂封止構造およびその製造方法
JPH1098077A (ja) * 1996-09-20 1998-04-14 Ricoh Co Ltd 半導体装置の製造方法
JPH11261044A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 固体撮像素子付半導体装置及び該半導体装置の製造方法
JP2000012615A (ja) * 1998-06-19 2000-01-14 Toshiba Corp プリント基板
JP2001035996A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02238999A (ja) * 1989-03-14 1990-09-21 Citizen Watch Co Ltd 半導体装置の実装構造
JP3012045B2 (ja) * 1991-09-19 2000-02-21 松下電子工業株式会社 半導体装置の製造方法
US5278446A (en) * 1992-07-06 1994-01-11 Motorola, Inc. Reduced stress plastic package
KR100206894B1 (ko) * 1996-03-11 1999-07-01 구본준 바지에이 패키지
US6239480B1 (en) * 1998-07-06 2001-05-29 Clear Logic, Inc. Modified lead frame for improved parallelism of a die to package
US6391682B1 (en) * 2000-06-21 2002-05-21 Siliconware Precision Industries Co., Ltd. Method of performing flip-chip underfill in a wire-bonded chip-on-chip ball-grid array integrated circuit package module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595568A (ja) * 1991-10-02 1993-04-16 Hitachi Ltd カラーデイスプレイ装置色ずれ量測定方法
JPH09232474A (ja) * 1996-02-27 1997-09-05 Sharp Corp Ｆｐｃ上のベアチップｉｃの樹脂封止構造およびその製造方法
JPH1098077A (ja) * 1996-09-20 1998-04-14 Ricoh Co Ltd 半導体装置の製造方法
JPH11261044A (ja) * 1998-03-11 1999-09-24 Matsushita Electric Ind Co Ltd 固体撮像素子付半導体装置及び該半導体装置の製造方法
JP2000012615A (ja) * 1998-06-19 2000-01-14 Toshiba Corp プリント基板
JP2001035996A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20020195703A1 (en) 2002-12-26
US6653720B2 (en) 2003-11-25
JP2003007766A (ja) 2003-01-10

Similar Documents

Publication Publication Date Title
JP4727850B2 (ja) 半導体電子部品
US6395579B2 (en) Controlling packaging encapsulant leakage
KR100480515B1 (ko) 반도체 장치
JP2002270638A (ja) 半導体装置および樹脂封止方法および樹脂封止装置
WO2011121756A1 (ja) 半導体装置およびその製造方法
JP2000323623A (ja) 半導体装置
US20150348862A1 (en) Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2008159955A (ja) 電子部品内蔵基板
JP3891678B2 (ja) 半導体装置
US8653657B2 (en) Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device
JP3839178B2 (ja) 半導体装置
JP5205173B2 (ja) 半導体装置及びその製造方法
US6111309A (en) Semiconductor device
CN111540722B (zh) 芯片封装结构及封装方法
JP2004055609A (ja) 樹脂封止方法
KR101078717B1 (ko) 칩 스택 패키지
JPH10335576A (ja) 複数のｉｃチップを備えた半導体装置の構造
JP3349361B2 (ja) 半導体装置及びその製造方法
KR100309460B1 (ko) 적층형칩사이즈패키지및그제조방법
JPS62219531A (ja) 半導体集積回路装置
JP2002368030A (ja) 樹脂封止型半導体装置及びその製造方法
JP4657581B2 (ja) 半導体装置
JP3007533B2 (ja) 樹脂封止型半導体装置およびその製造方法
KR100244509B1 (ko) 반도체 패키지의 제조방법
JPH10209370A (ja) 複数のｉｃチップを備えた密封型半導体装置の構造

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040826

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101025

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101116

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110210

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110223

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110414

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3