KR100480515B1 - 반도체 장치 - Google Patents

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KR100480515B1
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키무라나오토
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따른 반도체 장치는 적어도 하나의 반도체 집적 회로 칩을 포함하는 다수의 전자 부품과, 상기 전자 부품과 패키지의 사이에 배치되어 상기 전자 부품을 하나의 주면(major face)상에 직접 장착한 다수의 중간 기판을 구비하고, 상기 중간 기판은 각각은 적어도 상기 전자 부품과 접속되는 다수의 제1의 전극과, 외부 접속용의 다수의 제2의 전극과, 상기 제1의 전극과 상기 제2의 전극의 사이의 접속을 포함하는 상기 전자 부품 사이를 접속하는 내부 접속 배선을 상기 하나의 주면상에 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 특히 소요의 기능이 부여된 반도체 집적 회로 칩(이하, IC 칩이라고 한다)을 포함하는 다수의 전자 부품을 동일 패키지내에 장착하여 형성되는 멀티 칩 모듈(이하, MCM이라고 한다)형의 반도체 장치에 관한 것이다.
반도체 장치를 사용하는 각종 기기를 더욱 소형화, 경량화, 및 박형화하는 동시에 고성능화하기 위해 IC 칩을 포함하는 각종 전자 부품의 고밀도 설치가 진행되어 왔다. 그 유력한 수단의 하나로서 다수의 IC 칩을 동일 패키지내에 갖는 MCM형 반도체 장치가 여러가지 제안되고 있다.
예컨대, 특개평 8-250652호 공보에서는 박형으로 열 방출이 뛰어 난 멀티 칩형 반도체 장치를 실현하는 MCM 패키지를 제공하고 있고 특개평 9-181256호 공보에서는 장착하는 IC 칩의 종류 또는 배치가 달라도 범용적으로 사용할 수 있는 패키지를 사용하고 저비용화를 도모한 MCM형 반도체 장치를 개시하고 있다.
예컨대 도 7의 a 및 도 7의 b는 전술한 특개평 8-250652호 공보에 개시되어 있는 MCM 패키지를 사용하는 반도체 장치의 구성예의 개략 단면을 도시하고 있다.
도 7의 a는 제1의 예의 MCM 패키지(710)를 도시한다. 다수의 레벨부를 갖는 PW 보드(프린트 배선 보드로서 이하, PW 보드라고 한다 ; 711)는 하부 레벨부(712)와 중간 레벨부(713)와 상부 레벨부(714)로 이루어진다. 상기 예에 있어서, 하부 레벨부(712)는 연속적인 반면에 중간 및 상부 레벨부는 각각 관통 개구를 구비하여 이들에 의해서 계단식 개구(715)가 형성되어 상기 계단식 개구는 하부 레벨부(712)와 함께 공동부(cavity section ; 716)를 형성한다.
MCM 타일은 실리콘 기판(718)과 실리콘 칩(719, 720)으로 이루어지는 실리콘-온-실리콘 MCM 타일(717)이고 공동(cavity)내에 위치한다. 실리콘 기판은 PW 보드의 하부 레벨부의 표면상의 공동부내에 놓여져 있는 형상으로 되어 있다. 실리콘 기판상의 와이어 본드 핑거(wire bond finger ; 이하, 와이어 본딩 핑거라고 한다 ; 721) 각각은 PW 보드의 중간 레벨부상의 접촉 패드(723)에 와이어(722)를 경유하여 상호 접속된다.
또한, 상기 패드 각각은 관통 구멍(724)을 통해 PW 보드의 다른 레벨부에, 예컨대 접점(725)에 상호 접속되고 상기 구성에 의해 하부 레벨부의 저면상의 솔더 범프(726)에 상호 접속되고, 또한 필요에 따라 PW 보드의 상부 레벨부의 표면상의 도면 부호(727, 728)와 같은 다른 칩 또는 전자 장치에 상호 접속된다. 여기서, 하부 레벨부의 표면상에 놓여있는 MCM 타일은 완전히 공동부(716)의 내부에 위치하여 칩의 표면은 PW 보드의 상부 레벨부의 표면보다도 더 밑에 있다.
공동부(716)에는 실리콘 겔같은 순응성이 높은 밀봉 실링재(729)가 충전된다. 상기 밀봉 실링재(729)는 칩 및 실리콘 기판과 상기 실리콘 기판상의 와이어 본드 핑거의 상호 접속부 뿐만 아니라 PW 보드상의 접촉 패드와 와이어 본드 핑거와 접촉 패드를 상호 접속하는 와이어 사이의 상호 접속부를 밀봉한다.
상기 장치(710)에는 또한 히트 싱크(heat sink ; 방열체를 의미하며 이하, 히트 싱크라고 한다)로서 기능하여 공동부를 밀폐하는 구조 부재(730)가 마련된다. 구조 부재(히트 싱크)의 종단부(731)는 PW 보드의 상부 레벨부상에 위치한다. 상기 히트 싱크는 MCM 타일의 칩으로부터 간격을 두고 배치되지만 장치의 동작중에 MCM 타일의 구성 요소에 의해 생성되는 열을 받아들일 정도로 충분히 근접하여 위치한다. 선택적으로, 열전도성 페이스트(paste) 또는 열 그리이스(thermal grease)와 같은 열전도성 순응 부재(732)가 칩 및 히트 싱크에 물리적으로 접촉하도록 마련된다.
도 7의 b에 제2의 예의 MCM 패키지(770)를 도시한다. 상기 예는 MCM 타일이 솔더 리플로우 본드(solder reflow bond)에 의해 PW 보드에 상호 접속된 구성이다. MCM 패키지는 단일의 레벨부로 이루어지는 PW 보드(771)를 구비하고 PW 보드(771)에는 관통 개구(772)가 마련된다. PW 보드(771)와 MCM 타일(717)의 위치관계는 MCM 타일의 칩(719, 720)이 개구(772)내에 있고 MCM 타일의 실리콘 기판(718)이 개구의 외측에 오도록 실리콘 기판(718)의 끝부가 개구에 인접하는 PW 보드(771)의 저면에 겹치는 위치에 있다.
실리콘 기판상의 본드 핑거(773) 각각은 솔더 리플로우 상호 접속에 의해서 PW 보드상의 접점(774)에 전기적으로 접속된다. 컵 형상 커버(775)는 실리콘 기판(718)의 저면에 접촉하는 한편 커버의 끝부 플랜지(flange ; 776)는 접착제(도시되지 않음)에 의해 PW 보드(771)의 밑바닥부에 접착된다. 상기 컵 형상 커버는 MCM 타일에 대한 히트 싱크로서 사용하기 위해 구리와 같은 금속 또는 높은 열전도 특성을 갖는 플라스틱으로 만든다. 금속 커버의 경우에는 전자 방사선에 대한 차폐체로서 작용한다고 하는 장점이 있다.
공동부(777)는 개구(772)의 벽부와 컵 형상 커버에 의하여 형성되어 실리콘 겔과 같은 순응성이 있는 밀봉 실링재를 부분적으로 충전하여 상기 밀봉재(729)가 MCM 타일 및 본드 핑거와 접점 사이의 상호 접속부를 밀폐하여 보호하는 구조로 되어 있다.
종래 기술의 MCM형 반도체 장치에서는 예컨대 전술한 특개평 8-250652호 공보에 개시된 반도체 장치와 같이 다수개의 IC 칩을 중간 기판인 하나의 실리콘 기판상에 장착하여 상기 실리콘 기판을 PW 보드에 장착하는 구성으로 되어 있다. 따라서, 실리콘 기판의 사이즈는 IC 칩에 비해 매우 커지지만 그 사이즈에 관해서는 아무것도 고려되지 않고 예컨대 도 7의 a의 예와 같이 실리콘 기판을 PW 보드상에 전면 접착하는 구성에 의해서는 실리콘 기판 사이즈가 커지면 열적인 응력에 의해 깨지기 쉽다는 문제점이 있다. 또한, 실리콘 기판상에는 외부 접속용 전극과 같이 IC 칩을 상호 접속하는 배선도 형성되지만, 예컨대 20mm × 20mm을 넘는 사이즈가 되면 한 번의 노광 처리로 배선 패턴을 형성할 수가 없어 접속 배선 패턴의 미세화에 한계가 생기므로 접속 배선의 고밀도화가 달성되지 못한다는 문제점도 발생한다.
또한, 도 7의 b의 예에서 또는 특개평 9-181256호 공보에 개시된 반도체 장치와 같이 중간 기판을 장착하는 PW 보드에 개구부를 마련하여 중간 기판에 장착한 IC 칩이 상기 개구부내에 들어 가도록 하여 중간 기판의 주변부에 마련한 전극부만으로 PW 보드와 접속하도록 하면 열적인 응력에 의한 중간 기판의 깨짐이라는 문제는 완화되지만 PW 보드의 중앙부에 큰 개구부를 마련하고 있기 때문에 반도체 장치의 외부 접속 전극의 수가 제약이 된다. 또한, 소정의 전극 갯수를 확보하기 위해서는 PW 보드를 크게 할 필요가 있다는 문제점이 생긴다.
따라서, 본 발명의 목적은 중간 기판을 사용하는 MCM형 반도체 장치로서 IC 칩의 사이즈가 커지거나 또한 반도체 장치상에 장착되는 IC 칩의 갯수가 증가하더라도 중간 기판상의 접속 배선을 미세화할 수 있으며 중간 기판의 깨짐의 발생을 대폭 완화한 MCM형 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 장치는 적어도 하나의 반도체 집적 회로 칩을 포함하는 다수의 전자 부품과, 상기 전자 부품과 패키지와의 사이에 배치되어 상기 전자 부품을 하나의 주면(major face)상에 직접 장착한 다수의 중간 기판을 포함하고, 상기 중간 기판 각각은 적어도 상기 전자 부품과 접속하는 다수의 제1의 전극과, 외부 접속용의 다수의 제2의 전극과, 서로 대응하는 상기 제1의 전극과 상기 제2의 전극 사이의 접속을 포함하는 상기 전자 부품을 상호 접속하는 내부 접속 배선이 형성된 것을 특징으로 한다.
도면을 참조하여, 이하에서 본 발명이 기술될 것이다.
도 1에 있어서, 본 실시예의 반도체 장치(1)는 예컨대 2개의 중간 기판(10, 20)과, 전자 부품인 예컨대 3개의 IC 칩(40, 50, 52)과, 프린트 배선 기판(이하, PWB라고 한다 ; 60)을 적어도 포함한다.
먼저, 각 요소의 주된 구성에 대해 설명한다. IC 칩(40)은 소자가 상부에 형성된 표면측상에 외부 접속용의 패드 전극(도시되지 않음)을 구비하고 솔더 범프는 예컨대 상기 전극상에 형성되어 있다. IC 칩(50, 52)은 소자가 형성된 표면측상에 외부 접속 전극으로서 기능하는 본딩 패드(도시되지 않음)를 구비한다. 중간 기판(10, 20)은 양쪽 모두 외형 형상이 거의 정방형 또는 직사각형의 실리콘 기판으로 형성되며 그 크기는 일반적인 축소 투영 얼라이너(소위 스테퍼)에 의해 일괄 노광(batch exposure)을 할 수 있는 예컨대 한변이 20mm 이하인 정방형의 형상으로 구성된다. 중간 기판(10)은 하나의 주면(major face)상에 본딩 패드(11, 13) 및 도시되지 않은 내부 접속 배선을 구비하고 중간 기판(20)은 본딩 패드(21, 23) 및 도시되지 않은 내부 접속 배선을 유사하게 갖는다. 여기서, 본딩 패드(11, 21)가 제1의 전극으로 되고 본딩 패드(13, 23)가 제2의 전극으로 된다. PWB(60)는 제1의 면(60a)상에 외부 접속용 전극(63)을 구비하고 또한 표리 관계에 있는 상기 제1의 면(60a)에 대한 대향면을 형성하는 제2의 면(60b)상에 제3의 전극이 되는 내부 접속용 전극(61)을 각각 구비하고 서로 대응하는 외부 접속용 전극(63)과 내부 접속용 전극(61)은 PWB의 배선(도시되지 않음)에 의해 상호 접속된다. 게다가, 외부 접속용 전극(63)상에는 예컨대 솔더 볼(65)이 형성된다.
다음에, 상기 요소의 접속에 관하여 설명한다. IC 칩(40)은 범프(45)를 사이에 두고 솔더링에 의해 본딩된 상기 IC 칩(40)의 표면상에 형성된 패드 전극과 중간 기판(10)의 하나의 주면상에 형성된 대응하는 범프 접속 패드(12)를 구비함으로써 겉면이 하향하는 페이스 다운(face down) 형상으로 접속한다. IC 칩(50, 52)은 중간 기판(10, 20)상에 걸쳐 있는 겉면이 상향하는 페이스 업(face up) 형상으로 소정의 위치에 장착되고, 도시되지 않은 각각의 본딩 패드와 중간 기판(10, 20)상에 미리 마련된 대응하는 본딩 패드(11, 21)는 Au 배선 또는 Al 배선과 같은 금속 배선(71)에 의해 접속된다. 중간 기판(10, 20)은 이면을 접착제로 접합하여 PWB(60)의 제2의 면(60b)상의 소정의 위치에 장착되고 각각의 본딩 패드(13, 23)는 대응하는 내부 접속용 전극(61)과 금속 배선(73)에 의해 접속된다. 더욱이, PWB(60)의 제2의 면(60b)에 장착되는 모든 전자 부품 및 제2의 면(60b)상에 형성된 전극은 엑폭시 등의 밀봉 수지(5)에 의해 밀봉된다.
다음에, 본 실시예의 반도체 장치(1)의 제조 방법이 설명될 것이다. 도 2는 상기 제조 방법을 설명하기 위한 도면으로서 주된 공정의 개략 단면도이다. IC 칩(40, 50, 52)에 관해서는 공지의 방법으로 제조한 것으로서 그 설명은 생략한다.
도 2를 참조하면, 먼저 웨이퍼(6)의 표면 전면에 절연막(도시되지 않음)을 마련하여 그 위에 중간 기판(10)에 대응하는 본딩 패드(11, 13) 및 범프 접속 패드(12)를 포함하는 소요의 접속 배선(15), 및 중간 기판(20)에 대응하는 본딩 패드(21, 23)를 포함하는 소요의 접속 배선(25)을 형성하여 이후에 다른 부분과의 접속부가 되는 부분 즉, 본딩 패드(11, 13, 21, 23) 및 범프 접속 패드(12) 등을 제외하는 전면을 절연막(도시되지 않음)으로 피복한다(도 2의 a). 여기서, 접속 배선(15, 25)은 본딩 패드(11, 21) 및 범프 접속 패드(12)를 본딩 패드(13, 23)와 접속하는 배선 및 IC 칩(40, 50, 52) 상호간의 접속 배선을 포함한다. 상기 접속 배선(15, 25)은 알루미늄(Al), 구리(Cu) 등의 도전성 금속 재료를 사용하여 보통의 반도체 칩의 배선과 완전히 동일하게 형성할 수가 있고 필요에 따라 다층 배선으로 형성할 수 있다. 또한, 중간 기판(10, 20)의 제조에 있어서, 예컨대 도 8에 도시하는 바와 같이 중간 기판(10, 20)은 단위 블록(30)으로서 웨이퍼(6)상에 매트릭스 형상으로 배열함으로써 제조될 수 있다. 다음에, 상기 웨이퍼(6)는 블록(30) 조각으로 절단되고 각각의 블록(30) 조각은 중간 기판으로서 절단 및 분리된다. 다음에, 중간 기판(10, 20)은 상기 중간 기판(10, 20)의 이면을 제2의 면(60b)상의 전술한 위치에 접합시킴으로써 미리 준비된 전술한 PWB(60)의 제2의 면(60b)상에 장착된다(도 2의 b). 다음에, IC 칩(40)은 중간 기판(10)의 소정의 위치에 장착된다. 구체적으로는 IC 칩(40)은 IC 칩(40)의 표면상에 제공되는 패드 전극과 상기 패드 전극에 대응하는 중간 기판(10)의 하나의 주면(major face)상에 형성된 범프 접속 패드(12)를 범프(45)를 사이에 두고 페이스 다운(face down)의 형상으로 솔더링함으로써 접합된다. 이에 따라, IC 칩(40)의 전기적인 접속과 기계적인 접속이 동시에 이루어진다. 다음에, IC 칩(50, 52)을 소정의 위치에서 중간 기판(10, 20)상에 걸쳐지도록 전술한 위치에서 페이스 업(face up) 형상으로 장착한다. IC 칩(50, 52)과 중간 기판(10, 20) 사이의 접합은 부드러운 접착제(8)를 사용하여 이루어진다. 다음에, IC 칩(50, 52)의 도시되어 있지 않은 본딩 패드와 중간 기판(10, 20)에 미리 마련된 대응하는 본딩 패드(11, 21)를 금속 배선(71)에 의해 본딩 접속한다. 다음에, 중간 기판(10, 20)의 본딩 패드(13, 23)와 각각 대응하는 PWB(60)의 내부 접속용 전극(61)을 금속 배선(73)에 의해 본딩 접속한 이후에 소정의 예컨대 에폭시(5)에 의해 제2의 면(60b)측 전체를 장착 부품과 같이 밀봉한다. 그 후, 외부 접속용 전극(63)상에 예컨대 솔더 볼(65)을 접합하여 반도체 장치(1)가 완성된다.
전술한 바와 같이, 중간 기판(10, 20)을 제조하는 웨이퍼(6)는 평탄하기만 하면 양호하다. 예컨대, 웨이퍼는 소자를 만들어 넣는 제품을 제조하는데 사용될 수 없는 정도로 그 전기적 특성이 규격을 벗어나는 웨이퍼일 수 있다. 따라서, 상기 기판을 제조하는 비용은 무시할 수 있다. 또한, 본 실시예로서 중간 기판(10, 20)을 같은 웨이퍼상에서 동시에 제조하는 예로서 설명했지만 각각을 별도의 웨이퍼로부터 별도로 제조할 수 있다.
전술한 바와 같이, 본 실시예의 반도체 장치(1)는 실리콘 기판으로 형성한 중간 기판을 다수 사용하고 중간 배선 중의 하나의 크기는 보통 사용되는 축소 투영 얼라이너의 일괄 노광이 가능한 한쪽 측면이 20mm 이하인 정방형보다 더 작게 형성될 수 있고 따라서, 0.2㎛ 정도까지의 미세 배선도 용이하게 형성할 수 있다. 따라서, 중간 기판의 접속 배선을 고밀도로 만들 수 있는 동시에 플립 칩 타입과 같은 IC 칩을 고밀도로 장착할 수 있는 효과가 얻어진다. 또한, 소정의 전자 부품을 다른 중간 기판 사이에 걸쳐 장착함으로써 다수의 중간 기판 사이를 가로지르는 신호의 전송이 용이해지게 된다. 또한, 중간 기판의 사이즈를 한 변이 20mm 이하인 정방형보다 더 작게 제조함으로써, PWB와의 열 팽창율 차이에 기인한 중간 기판의 깨짐이 거의 발생하지 않는다. 더욱이, 중간 기판으로서 실리콘 기판을 사용함으로써 중간 기판의 열 팽창 계수는 IC 칩의 열 팽창 계수와 같게 되어 플립 칩 장착시에도 중간 기판과 IC 칩 사이에 하부 충전재를 주입하지 않고도 충분한 온도 사이클에 대한 내성을 얻을 수 있기 때문에 제조 비용를 줄일 수 있는 효과도 얻어진다. 더욱이, PWB는 서로 대응하는 내부 접속용 전극과 외부 접속용 전극을 접속하기만 하므로 PWB의 제조 비용를 감소 할 수 있는 효과도 있다.
다음에, 본 발명에 따른 반도체 장치의 제2의 실시예를 설명한다. 도 3의 a 및 도 3의 b를 참조하면, 본 실시예의 반도체 장치(2)는 예컨대 중간 기판(80)과, 3개의 IC 칩(40, 50, 52)과, PWB(60)를 적어도 포함하고 있다. 한편, 이하에서는 제1의 실시예와 동일한 구성 요소에는 같은 참조부호를 쓰고 그 설명은 생략한다.
본 실시예의 반도체 장치(2)가 포함하는 중간 기판(80)은 외형 형상이 거의 정방형 또는 직사각형의 실리콘 기판으로 형성되어 있다. 중간 기판(80)은 하나의 주면상에 본딩 패드(81), 범프 접속 패드(82), 중간 접속 패드(84) 및 도시되지 않은 내부 접속 배선을 갖추고 있다. 한편, 본 실시예로서는 본딩 패드(81) 및 범프 접속 패드(82)가 제1의 전극이 되고 근처 단부 영역에 마련된 중간 접속 패드(84)가 제2의 전극이 된다. 또한, IC 칩(40)은 표면상에 제공된 패드 전극과 상기 패드 전극에 대응하여 중간 기판(80)의 하나의 주면상에 형성되는 범프 접속 패드(82)를 범프(45)을 사이에 두고 예컨대 솔더링함에 의해 페이스 다운(face down) 형상으로 접속되고 IC 칩(50, 52)은 중간 기판(80)의 소정의 위치에 장착하여 각각의 도시되지 않은 본딩 패드와 중간 기판(80)에 미리 마련된 대응하는 본딩 패드(81)를 금속 배선(71)에 의해 접속한다.
본 실시예에 있어서, 전자 부품인 3개의 IC 칩(40, 50, 52)을 모두 장착한 상기 중간 기판(80)의 하나의 주면과 PWB(60)의 제2의 면(60b)를 대향시켜 상호 대응하는 중간 접속 패드(84)와 내부 접속 전극(61)을 기판 접속 범프(90)에 의해 접합하는 동시에 접속한다. 이 때, 중간 기판(80)의 하나의 주면과 PWB(60)의 제2의 면(60b) 사이의 거리(h1)가 중간 기판(80)에 장착한 IC 칩(40, 50, 52) 및 금속 배선(71)의 어느쪽이나 PWB(60)의 제2의 면(60b)에 접촉하지 않는 거리가 되도록 기판 접속 범프(90)의 높이를 설정한다. 구체적으로는 예컨대 h1 > (t1 + t2)가 되는 t1 및 t2를 설정한다. 도 4에 도시하는 바와 같이 표면상의 솔더 코팅(67) 및 코어로서의 높이가 t1인 미세한 주상(piller) 금속(91)을 포함하는 범프가 PWB(60)의 내부 접속용 전극(61) 각각의 상부에 형성되고, 표면상의 솔더 코팅(87) 및 코어로서의 높이가 t2인 미세한 주상 금속(93)을 포함하는 범프가 중간 접속 패드(84)의 각각의 상부에 형성된다. 그 후, 중간 기판(80)을 PWB(60)의 소정의 위치에 배치하여 가열하면 솔더(67, 87)가 용융되어 솔더(97)가 되어 주상 금속(91, 93)의 주위를 둘러싸고 소정의 높이를 확실히 확보한 기판 접속 범프(90)가 되고 중간 기판(80)을 PWB(60)에 장착할 수 있다. 한편, 중간 기판(80)을 PWB(60)에 장착한 이후에 중간 기판(80)과 PWB(60)의 사이에는 수지(5)를 주입한다.
본 실시예의 반도체 장치(2)는 중간 기판(80)과 PWB(60)를 기판 접속 범프(90)만으로 접합하였기 때문에 중간 기판(80)의 사이즈가 커지더라도 PWB(60)와 중간 기판(80)의 열 팽창율 차이에 기인한 중간 기판(80)의 깨짐의 발생을 완화할 수가 있다. 또한, 중간 기판(80)의 사이즈가 20mm 넘으면 제1의 실시예의 중간 기판에 비해 접속 배선 밀도는 약간 저하하지만 중간 기판과 PWB와의 접합은 간략화되는 이점이 있다.
한편, 본 실시예로서는 PWB(60)의 중심부에 외부 접속용 전극(63)을 마련하지 않더라도 필요한 갯수의 외부 접속용 전극(63)을 확보할 수 있으며 도 3의 c와 같이 PWB(60)의 중심부에 적절한 사이즈의 관통 개구부(68)를 마련함으로써 중간 기판(80)과 PWB(60) 사이에 수지(5)의 주입을 쉽게할 수 있게 된다.
다음에, 본 발명에 따른 반도체 장치의 제3의 실시예를 설명한다. 도 5의 a 및 도 5의 b를 참조하면 본 실시예의 반도체 장치(3)는 예컨대 중간 기판(80)과, 3개의 IC 칩(40, 50, 52)과, PWB(62)를 적어도 포함한다. 한편, 이하에서는 제1 및 제2의 실시예와 같은 구성 요소에는 동일한 참조 부호를 붙여 그 설명은 생략한다.
본 실시예의 반도체 장치(3)는 제2의 실시예의 경우와 유사하게 중간 기판(80)의 하나의 주면을 PWB(62)의 제2의 면(62b)과 대향시켜, 서로 대응하는 중간 접속 패드(84)와 내부 접속 전극(61)을 솔더 볼 등의 범프(95)에 의해 접합하는 동시에 접속하고 있다. 그러나, 본 실시예의 반도체 장치(3)가 포함하는 PWB(62)는 제2의 면(62b)측에 오목부(100)를 마련하고 있다는 점이 제2의 실시예의 PWB(60)와 크게 다르다. 오목부(100)는 내부 접속전극(61)이 형성되는 영역은 포함하지 않고 또한 적어도 중간 기판(80)에 장착한 IC 칩(40, 50, 52)과 대향하는 영역을 포함하고 IC 칩(40, 50, 52)의 일부가 상기 오목부(100)에 들어갈 수 있도록 되어 있다. 그 결과로서, 범프(95)의 높이는 제2의 실시예의 기판 접속 범프(90)보다도 더 낮게 제조 할 수 있고 그에 따라 제2의 실시예 보다 더 반도체 장치를 박형화할 수 있다. 더구나, 상기 오목부(100)는 PWB(62)를 관통하지 않고 상기 오목부(100)측의 제1의 면(62a)상측에는 외부 접속용 전극(63)을 마련할 수 있기 때문에 형성 가능한 외부 접속용 전극의 갯수가 감소하거나 소요의 수를 확보하기 위해서 PWB(62)의 사이즈를 크게할 필요가 없다. 한편, 그 밖의 구성은 제2의 실시예의 경우와 유사하므로 그 설명은 생략한다. 또한, 본 실시예의 변형으로서, 도 5의 c와 같이 PWB(62)의 중심부에 관통 개구(68)를 마련하는 것으로 수지(5)의 주입이 용이하게 되는 것도 제2의 실시예의 경우와 동일하다. 또한, PWB(62)의 오목부(100)는 예컨대 도 5의 d와 같이 오목부 상당부를 개구한 PWB(621)와 PWB(622)를 조인팅함으로써 용이하게 형성할 수 있다.
전술한 바와 같이, 본 발명의 제1의 실시예의 MCM형 반도체 장치의 구성에 있어서, IC 칩을 포함하는 다수의 전자 부품을 직접 장착하는 중간 기판으로 인해 사이즈가 20mm 이하인 실리콘 기판을 다수 사용하므로 각 중간 기판에 선폭이 0.2㎛ 정도까지의 미세 배선을 용이하게 형성할 수 있고 따라서 전자 부품간의 접속 배선을 고밀도로 할 수 있고 다수의 전자 부품을 고밀도로 장착할 수 있다. 또한, 중간 기판은 보통의 IC 칩의 조립의 경우와 같이 접착제 등에 의해 그 이면을 PWB에 접합시켜 장착하여도 사이즈가 20mm 이하이기 때문에 PWB와 중간 기판 사이의 열 팽창율의 차이에 의한 깨짐이라는 문제점이 발생되지 않는다.
또한, 본 발명의 제2 및 제3의 실시예에서는 중간 기판과 PWB와의 접합을 다수의 전자 부품을 모두 장착한 중간 기판의 하나의 주면을 PWB의 제2의 면과 대향시켜 홀더 범프 등에 의해 접합 또한 접속하여 수지를 주입하는 구성으로 했기 때문에 중간 기판의 사이즈가 20mm를 넘어도 PWB와 중간 기판과의 열 팽창율의 차이에 의한 깨짐의 문제를 완화할 수 있다. 더욱 제3의 실시예로서는 PWB의 제2의 면에 오목부를 마련하였기 때문에 제1의 면에 마련되는 외부 접속용 전극의 수 또는 PWB의 외형 사이즈에 영향을 미치게 않고 반도체 장치를 박형화할 수 있다.
또한, 본 발명은 상기 실시예의 설명에 한정되는 것이 아니고 그 요지의 범위내에서 여러가지 변경이 가능하다. 예컨대, 어느 실시예에 있어서도 제3의 전극인 PWB의 내부 접속용 전극과, 제2의 전극인 중간 기판의 본딩 패드(제1의 실시예)또는 중간 접속 패드(제2, 제3의 실시예)를 대향하는 2변의 근처 단부 영역에 단일한 열에서 배치한 도면을 예로서 사용하여 설명했지만 필요에 따라 예컨대 도 6의 a와 같이 4변 모두에 배치하여 단일한 열이 아니고 다수 열에 배치할 수도 있다. 또한, 반도체 장치에 포함되는 전자 부품으로서 IC 칩만을 예를들어 설명했지만, 다른 저항, 용량, 접속 부재 등을 포함하더라도 저항, 용량에 관해서는 중간 기판상에 접속 배선과 같이 만들어 넣을 수 있다는 점은 말할 필요가 없다. 더욱, 제2의 실시예의 경우는 기판 접속 범프를 근처 단부 영역만이 아니고 도 6의 b와 같이 내부 영역에도 기판 접속 내부 범프(98)를 마련할 수 있다. 이에 따라, PWB의 제3의 전극과 외부 접속용 전극을 접속하는 PWB내의 배선을 부분적으로 단순화 할 수 있다.
전술한 바와 같이, 본 발명에 따르면 사용하는 부재 사이의 열 팽창율의 차이에 관계없이 IC 칩을 포함하는 다수의 전자 부품을 고밀도로 장착한 MCM 반도체 장치를 용이하게 저 비용으로 실시할 수 있는 효과가 얻어진다. 또한, MCM 반도체 장치를 박형화할 수 있는 효과도 얻어진다.
본 발명은 특정 실시예와 관련하여 설명되었지만 상기 설명은 한정적인 의미가 아니다. 개시된 실시예의 여러 변형은 본 발명의 설명을 참조하여 본 분야의 당업자에게는 자명할 것이다. 따라서, 첨부된 청구항이 본 발명의 범위내에 해당되는 변형 실시예를 포함할 수 있다는 것은 자명할 것이다.
도 1은 본 발명에 따른 반도체 장치의 제1의 실시예를 도시하는 도면으로서, 도 1의 a는 개략 평면도이고, 도 1의 b는도 1의 a의 X-X'선에 따른 개략 단면도.
도 2의 a 내지 c는 제1의 실시예의 반도체 장치의 제조 방법을 설명하기 위한 주요 공정을 도시하는 개략 단면도.
도 3은 본 발명에 따른 반도체 장치의 제2의 실시예를 도시하는 도면으로서, 도 3의 a는 개략 평면도이고, 도 3의 b 및 도 3의 c는 도 3의 a의 Y-Y'선에 따른 개략 단면도.
도 4는 제2의 실시예의 기판 접속 범프(bump)의 구체예를 도시하는 개략 단면도.
도 5는 본 발명에 따른 반도체 장치의 제3의 실시예를 도시하는 단면도로서, 도 5의 a는 개략 평면도이고, 도 5의 b 및 도 5의 c는 도 5의 a의 Z-Z'선에 따른 개략 단면도이고, 도 5의 d는 본 실시예의 PWB의 구성예를 도시하는 단면도.
도 6은 본 발명에 따른 반도체 장치의 각 변형 실시예를 도시하는 개략 평면도.
도 7의 종래 기술의 MCM 패키지를 사용한 반도체 장치의 구성예를 도시하는 개략 단면도.
도 8은 중간 기판의 제조 방법을 도시하는 개략 평면도.

Claims (22)

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  9. 기판과; 상기 기판 상에 서로 이격되어 탑재된 제 1 및 제 2의 중간 기판과; 복수의 제 1 패드가 형성된 제 1 면과 상기 제 1 면의 반대면인 제 2 면을 구비한 제 1 반도체 칩을 포함하는 반도체 장치에 있어서,
    상기 반도체 칩의 제 2 면의 일부가 상기 제 1 중간 기판과 대향하고, 상기 반도체 칩의 제 2 면의 다른 일부가 상기 제 2 중간 기판과 대향하도록 상기 반도체 칩이 상기 제 1 및 제 2 중간 기판 상에 걸쳐 탑재되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제 1 중간 기판은 복수의 제 1 본딩 패드를 구비하고,
    상기 제 2 중간 기판은 복수의 제 2 본딩 패드를 구비하며,
    상기 제 1 중간 기판의 상기 제 1 본딩 패드는 각각 제 1 와이어를 통하여 상기 제 1 반도체 칩의 상기 제 1 패드 중 관련된 어느 하나의 패드에 접속되고,
    상기 제 2 중간 기판의 상기 제 2 본딩 패드는 각각 제 2 와이어를 통하여 상기 제 1 반도체 칩의 상기 제 1 패드 중 관련된 어느 하나의 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제 1 중간 기판은 상기 제 1 본딩 패드 중 대응하는 어느 하나의 패드에 각각 전기적으로 접속된 복수의 제 3 본딩 패드를 더 포함하며,
    상기 제 2 중간 기판은 상기 제 2 본딩 패드 중 대응하는 어느 하나의 패드에 각각 전기적으로 접속된 복수의 제 4 본딩 패드를 더 포함하며,
    상기 제 3 및 제 4 본딩 패드는 각각 도전선을 통해 외부로 인출되어 있는 것을 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 도전선은 상기 기판에 접속되어 상기 기판과 상기 각 제 3 및 제 4 본딩 패드 사이에서 도전로를 형성하는 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서,
    상기 각 제 1 및 제 2 중간 기판 각각은 직사각형의 외형으로 형성되고,
    상기 직사각형의 변의 길이는 모두 20㎜ 이하인 것을 특징으로 하는 반도체 장치.
  14. 제9항에 있어서,
    상기 제 1 및 제 2 중간 기판은 실리콘 기판으로 형성된 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 실리콘 기판은 그 내부에 형성된 전자 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 전자 소자는 적어도 캐패시터와 저항 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제9항에 있어서,
    복수의 제 2 패드가 형성된 제 3 면과 상기 제 3면의 반대면인 제 4면을 구비한 제 2 반도체 칩을 더 포함하며,
    상기 제 4 면의 일부가 상기 제 1 중간 기판에 대향하고, 상기 제 4 면의 다른 일부가 상기 제 2 중간 기판에 대향하도록 상기 제 2 반도체 칩이 상기 제 1 및 제 2 중간 기판에 걸쳐 탑재된 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제 1 중간 기판은 복수의 제 1 본딩 패드와 복수의 제 2 본딩 패드를 구비하고,
    상기 제 2 중간 기판은 복수의 제 3 본딩 패드와 복수의 제 4 본딩 패드를 구비하며,
    상기 제 1 중간 기판의 상기 제 1 본딩 패드는 각각 제 1 와이어를 통하여 상기 제 1 반도체 칩의 상기 제 1 패드 중 관련된 어느 하나의 패드에 접속되고,
    상기 제 1 중간 기판의 상기 제 2 본딩 패드는 각각 제 2 와이어를 통하여 상기 제 2 반도체 칩의 상기 제 2 패드 중 관련된 어느 하나의 패드에 접속되고,
    상기 제 2 중간 기판의 상기 제 3 본딩 패드는 각각 제 3 와이어를 통하여 상기 제 1 반도체 칩의 상기 제 1 패드 중 관련된 어느 하나의 패드에 접속되고,
    상기 제 2 중간 기판의 상기 제 4 본딩 패드는 각각 제 4 와이어를 통하여 상기 제 2 반도체 칩의 상기 제 2 패드 중 관련된 어느 하나의 패드에 접속된 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제 1 중간 기판은 상기 제 1 및 제 2 본딩 패드 중 대응하는 어느 하나의 패드에 각각 전기적으로 접속된 복수의 제 5 본딩 패드를 더 구비하고,
    상기 제 2 중간 기판은 상기 제 3 및 제 4 본딩 패드 중 대응하는 어느 하나의 패드에 각각 전기적으로 접속된 복수의 제 6 본딩 패드를 더 구비하며,
    상기 제 5 및 제 6 본딩 패드는 각각 도전선을 통해 외부로 인출된 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 도전선은 상기 기판에 접속되어 상기 기판과 상가 각 제 1 및 제 2 중간 기판의 사이에 도전로를 형성하는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 제 1 및 제2 중간 기판 각각은 직사각형의 외형으로 형성되고,
    상기 직사각형의 변의 길이는 모두 20㎜ 이하인 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 제 1 및 제 2 중간 기판은 각각 내부에 전자 소자를 포함하는 실리콘 기판으로 형성되며,
    상기 전자 소자는 적어도 캐패시터와 저항 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6849940B1 (en) * 2000-11-20 2005-02-01 Ati Technologies, Inc. Integrated circuit package for the transfer of heat generated by the inte circuit and method of fabricating same
US7215022B2 (en) * 2001-06-21 2007-05-08 Ati Technologies Inc. Multi-die module
US6979894B1 (en) 2001-09-27 2005-12-27 Marvell International Ltd. Integrated chip package having intermediate substrate
US20050006268A1 (en) * 2003-07-10 2005-01-13 Futernick Karen Rachel Beber Stackable cooler
US7409200B2 (en) * 2003-10-08 2008-08-05 Sige Semiconductor Inc. Module integration integrated circuits
US7754539B2 (en) * 2003-10-08 2010-07-13 Sige Semiconductor Inc. Module integration integrated circuits
JP2005129752A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7098528B2 (en) * 2003-12-22 2006-08-29 Lsi Logic Corporation Embedded redistribution interposer for footprint compatible chip package conversion
JP2005332872A (ja) * 2004-05-18 2005-12-02 Alps Electric Co Ltd 配線基板への電子部品の取付構造
US7208342B2 (en) * 2004-05-27 2007-04-24 Intel Corporation Package warpage control
TWM266543U (en) * 2004-10-28 2005-06-01 Advanced Semiconductor Eng Multi-chip stack package
US7508261B2 (en) * 2005-01-19 2009-03-24 Micro-Mobio, Inc. Systems of miniaturized compatible radio frequency wireless devices
JP2006253183A (ja) * 2005-03-08 2006-09-21 Hitachi Ltd 半導体パワーモジュール
US7804165B2 (en) * 2005-05-04 2010-09-28 Nxp B.V. Device comprising a sensor module
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8438328B2 (en) * 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US7386656B2 (en) * 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
JP5242397B2 (ja) * 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4559993B2 (ja) * 2006-03-29 2010-10-13 株式会社東芝 半導体装置の製造方法
US20070259639A1 (en) * 2006-05-02 2007-11-08 Sige Semiconductor Inc. Multi-standard module integration
JP4916241B2 (ja) * 2006-07-28 2012-04-11 パナソニック株式会社 半導体装置及びその製造方法
FR2909656B1 (fr) * 2006-12-12 2009-12-04 Thales Sa Relais de cablage et boitier de protection de micro-systeme electromecanique.
TWI353047B (en) * 2006-12-28 2011-11-21 Siliconware Precision Industries Co Ltd Heat-dissipating-type semiconductor package
JP5036397B2 (ja) * 2007-05-21 2012-09-26 新光電気工業株式会社 チップ内蔵基板の製造方法
US8080874B1 (en) * 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US7847415B2 (en) * 2008-07-18 2010-12-07 Qimonda Ag Method for manufacturing a multichip module assembly
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
US8553420B2 (en) * 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
US20120193788A1 (en) 2011-01-31 2012-08-02 Advanced Micro Devices, Inc. Stacked semiconductor chips packaging
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
JP5916898B2 (ja) * 2012-02-08 2016-05-11 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 複数のインターポーザを伴うスタックドダイアセンブリ
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
CN105374793A (zh) * 2013-05-08 2016-03-02 日月光半导体制造股份有限公司 具桥接结构的半导体封装构造及其制造方法
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9402312B2 (en) 2014-05-12 2016-07-26 Invensas Corporation Circuit assemblies with multiple interposer substrates, and methods of fabrication
JP2015233084A (ja) * 2014-06-10 2015-12-24 株式会社日立製作所 チップモジュールおよび情報処理機器
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
DE102015002099A1 (de) * 2015-02-23 2016-08-25 Jenoptik Polymer Systems Gmbh Leuchtdiodenvorrichtung und Verfahren zum Herstellen einer Leuchtdiodenvorrichtung
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
KR20190018812A (ko) * 2017-08-16 2019-02-26 삼성전기주식회사 반도체 패키지와 이를 구비하는 전자 기기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04284663A (ja) * 1991-03-13 1992-10-09 Toshiba Corp 半導体装置
JPH0513663A (ja) * 1991-07-09 1993-01-22 Fujitsu Ltd 半導体装置と半導体チツプの実装方法
KR19990051070A (ko) * 1997-12-19 1999-07-05 정선종 다중칩모듈 엠씨엠-디의 패키지 구조 및 제조방법
JP2001007278A (ja) * 1999-06-18 2001-01-12 Nec Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
TW373308B (en) 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JPH08250262A (ja) 1995-03-15 1996-09-27 Isuzu Ceramics Kenkyusho:Kk セラミツクヒータ
JP3466354B2 (ja) 1995-12-25 2003-11-10 新光電気工業株式会社 半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
SG93192A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
JP2000307053A (ja) 1999-04-21 2000-11-02 Sony Corp 半導体装置
JP2001044358A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04284663A (ja) * 1991-03-13 1992-10-09 Toshiba Corp 半導体装置
JPH0513663A (ja) * 1991-07-09 1993-01-22 Fujitsu Ltd 半導体装置と半導体チツプの実装方法
KR19990051070A (ko) * 1997-12-19 1999-07-05 정선종 다중칩모듈 엠씨엠-디의 패키지 구조 및 제조방법
JP2001007278A (ja) * 1999-06-18 2001-01-12 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
CN1388584A (zh) 2003-01-01
US6984889B2 (en) 2006-01-10
US20020175421A1 (en) 2002-11-28
TW541682B (en) 2003-07-11
JP2002353398A (ja) 2002-12-06
US6734553B2 (en) 2004-05-11
CN1215557C (zh) 2005-08-17
US20040195682A1 (en) 2004-10-07
KR20020090314A (ko) 2002-12-02

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