KR102190390B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1047—Details of electrical connections between containers
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    • H01L23/145—Organic substrates, e.g. plastic
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지에서는, 하부 패키지와 상부 패키지가 와이어에 의해 전기적으로 연결된다. 와이어는 솔더볼에 비하여 두께가 매우 가늘기 때문에 하부 패키지와 상부 패키지 간에 더 많은 채널 수 및/또는 입출력 패드를 적용할 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 반도체 패키지를 패키지 온 패키지(Package on package, PoP) 장치라고도 한다. 모바일에 장착되는 패키지 온 패키지 장치는 고대역폭(high bandwidth)의 주파수를 수용하기 위하여 다채널과 많은 입출력 패드의 특성이 요구된다. 따라서 패키지 온 패키지 장치에서, 하부 패키지와 상부 패키지 간에 더 많은 채널 수 및/또는 입출력 패드를 적용하기 위하여 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 하부 패키지와 상부 패키지 간에 더 많은 채널 수 및/또는 입출력 패드를 적용할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 패키지는, 제 1 기판; 상기 제 1 기판 상에 실장된 제 1 반도체 칩; 상기 제 1 반도체 칩 상에 배치되는 제 2 기판; 상기 제 2 기판 상에 배치되는 적어도 하나의 제 2 반도체 칩; 및 상기 제 2 기판과 상기 제 1 기판을 전기적으로 연결하되 적어도 상기 제 1 기판과 접하는 와이어들을 포함한다.
상기 제 2 기판은 상기 제 1 기판보다 넓은 폭을 가질 수 있다.
적어도 상기 제 2 기판의 일 가장자리는 제 1 기판의 측면 옆으로 돌출될 수 있다.
상기 반도체 패키지는, 적어도 상기 제 1 반도체 칩의 측면과 상기 제 1 기판을 덮는 몰드막을 더 포함할 수 있다.
상기 반도체 패키지는, 상기 제 1 반도체 칩과 상기 제 2 기판 사이에 개재되어 이들을 접착시키는 접착막을 더 포함할 수 있다.
상기 반도체 패키지는, 상기 제 2 기판 상에 배치되어 상기 제 2 기판과 전기적으로 연결되며 상기 제 2 반도체 칩이 실장되는 제 3 기판을 더 포함할 수 있다.
상기 반도체 패키지는 상기 2 기판과 상기 제 3 기판 사이에 개재되어 이들을 전기적으로 연결시키는 솔더볼들을 더 포함할 수 있다.
상기 반도체 패키지는, 상기 와이어들을 덮는 보호 부재를 더 포함할 수 있다. 상기 보호부재는 몰드막, 접착성 수지 또는 홀더를 포함할 수 있다.
일 예에 있어서, 상기 제 1 반도체 칩은 로직 칩이며, 상기 제 2 반도체 칩은 메모리 칩일 수 있다.
상기 제 1 기판의 가장자리는 단차진 구조를 가질 수 있다. 이때, 상기 제 1 기판은 높이가 다른 제 1 기판 도전 패턴과 제 2 기판 도전 패턴을 포함하고, 상기 제 2 기판은 서로 이격된 제 3 기판 도전 패턴과 제 4 기판 도전 패턴을 포함하고, 상기 와이어들은 상기 제 1 기판 도전 패턴과 상기 제 3 기판 도전 패턴을 연결하는 제 1 와이어와 상기 제 2 기판 도전 패턴과 상기 제 4 기판 도전 패턴을 연결하는 제 2 와이어를 포함할 수 있다.
상기 반도체 패키지는, 상기 제 2 기판 상에 배치되어 상기 제 2 기판과 전기적으로 연결되며 상기 제 2 반도체 칩이 실장되는 제 3 기판을 더 포함하되, 상기 와이어들은 상기 제 1 기판, 상기 제 2 기판 및 상기 제 3 기판을 연속적으로 연결할 수 있다.
상기 반도체 패키지는, 상기 제 1 기판 하부에 부착되는 솔더볼들을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 패키지는, 차례로 적층된 제 1 서브 반도체 패키지와 제 2 서브 반도체 패키지; 및 상기 제 1 서브 반도체 패키지와 상기 제 2 서브 반도체 패키지를 전기적으로 연결시키는 와이어들을 포함한다.
상기 제 2 서브 반도체 패키지의 적어도 일 단부는 상기 제 1 서브 반도체 패키의 측면 보다 옆으로 돌출될 수 있다.
상기 제 2 서브 반도체 패키지는 상기 제 1 서브 반도체 패키지 보다 넓은 폭을 가질 수 있다.
일 예에서, 상기 반도체 패키지는, 상기 제 1 서브 반도체 패키지와 상기 제 2 서브 반도체 패키지 사이에 개재되는 인터포저 기판을 더 포함하되, 상기 와이어들은 상기 인터포저 기판과 상기 제 1 서브 반도체 패키지를 전기적으로 연결시킬 수 있다.
다른 예에서, 상기 제 1 서브 반도체 패키지는 제 1 기판을 포함하고, 상기 제 2 서브 반도체 패키지는 제 2 기판을 포함하고, 상기 제 1 서브 반도체 패키지와 상기 제 2 서브 반도체 패키지는 접착막에 의해 접착되고, 상기 와이어들은 상기 제 1 기판과 상기 제 2 기판을 연결시킬 수 있다.
또 다른 예에서, 상기 제 1 서브 반도체 패키지는 제 1 기판을 포함하고, 상기 제 1 기판의 가장자리는 단차진 구조를 가질 수 있다.
본 발명의 일 예에 따른 반도체 패키지에서는, 하부 패키지와 상부 패키지가 와이어에 의해 전기적으로 연결된다. 와이어는 솔더볼에 비하여 두께가 매우 가늘기 때문에 하부 패키지와 상부 패키지 간에 더 많은 채널 수 및/또는 입출력 패드를 적용할 수 있다.
상기 반도체 패키지에서, 제 1 서브 반도체 패키지가 제 2 서브 반도체 패키지 상에 부착되고 상기 제 1 서브 반도체 패키지의 제 1 기판과 상기 제 2 서브 반도체 패키지의 제 2 기판이 와이어들에 의해 전기적으로 연결될 수 잇다. 이로써 상기 서브 반도체 패키지들 간의 전기적 경로가 모두 와이어들에 의해 진행되어 입출력 패드 수를 더욱 증대시킬 수 있다.
일 예에 따른 반도체 패키지에서 제 1 기판의 가장자리는 단차진 구조를 가질 수 있으며, 이로 인해 와이어들이 쳐져서 서로 맞닿을 위험을 줄일 수 있다. 이로써 입출력 수를 두배 이상으로 늘릴 수 있다.
또한 서브 반도체 패키지들 간의 연결을 솔더볼을 이용하지 않으므로 레이저를 이용하여 몰드막에 구멍을 뚫을 필요가 없어 공정을 단순화시킬 수 있다.
도 1은 본 발명의 일 예에 따른 반도체 패키지의 레이아웃이다.
도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 3 내지 도 10은 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 11은 본 발명의 다른 예에 따른 반도체 패키지의 단면도이다.
도 12 내지 도 14는 도 11의 단면을 가지는 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 15 내지 도 22는 본 발명의 또 다른 예들에 따른 반도체 패키지의 단면도들이다.
도 23은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 예에 따른 반도체 패키지의 레이아웃이다. 도 2는 도 1을 I-I'선으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 예에 따른 반도체 패키지(200)에서는 제 1 기판(1) 상에 제 1 반도체 칩(10)이 제 1 솔더볼들(5)에 의해 플립 칩 본딩 방식으로 실장된다. 상기 제 1 기판(1)은 인쇄회로기판일 수 있다. 상기 제 1 기판(1)은 상하부면들에 제 11 내지 제 13 기판 도전 패턴들(3a, 3b, 3c)이 배치될 수 있고 상기 제 1 기판(1)의 내부에는 상기 제 11 내지 제 13 기판 도전 패턴들(3a, 3b, 3c)을 전기적으로 연결되는 관통 비아나 내부 배선들(미도시)이 배치될 수 있다. 상기 제 11 내지 제 13 기판 도전 패턴들(3a, 3b, 3c)은 상기 제 1 기판(1)의 하부면에 배치되는 제 11 기판 도전 패턴들(3a)과 제 12 기판 도전 패턴들(3b) 그리고 상기 제 1 기판(1)의 상부면에 배치되는 제 13 기판 도전 패턴들(3c)을 포함한다. 상기 제 13 기판 도전 패턴들(3c)에는 상기 제 1 솔더볼들(5)이 부착된다. 상기 제 11 기판 도전 패턴들(3a)에는 외부로부터 전기적 신호가 인가되는 제 2 솔더볼들(16)이 부착된다. 상기 제 1 반도체 칩(10)의 측면과 상기 제 1 기판(1)의 상부면은 제 1 몰드막(12)으로 덮인다. 상기 제 1 몰드막(12)은 상기 제 1 반도체 칩(10)과 상기 제 1 기판(1) 사이의 공간을 채울 수 있다. 상기 제 1 반도체 칩(10)은 예를 들면 로직 칩일 수 있다. 상기 제 1 기판(1), 상기 제 1 반도체 칩(10) 및 상기 제 1 몰드막(12) 등은 제 1 서브 반도체 패키지(101)를 구성할 수 있다.
계속해서 상기 제 1 반도체 칩(10) 상에는 제 2 기판(20)이 배치된다. 상기 제 2 기판(20)은 인터포저 기판일 수 있다. 상기 제 2 기판(20)은 하부면에 배치되는 제 21 기판 도전 패턴들(22)과 상부면에 배치되는 제 22 기판 도전 패턴들(24)을 포함한다. 상기 제 21 및 제 2 기판 도전 패턴들(22, 24)은 상기 제 2 기판(20) 내부에 배치되는 관통 비아와 내부 배선들(미도시)을 통해 전기적으로 연결될 수 있다. 상기 제 2 기판(20)의 하부면에는 상기 제 1 서브 반도체 패키지(101)가 제 1 접착막(14)에 의하여 접착될 수 있다.
상기 제 2 기판(20) 상에는 제 3 기판(30)이 배치된다. 상기 제 3 기판(30)은 인쇄회로기판일 수 있다. 상기 제 3 기판(30)은 하부면에 배치되는 제 31 기판 도전 패턴들(32)과 상부면에 배치되는 제 32 기판 도전 패턴들(34)을 포함한다. 상기 제 3 기판(30)과 상기 제 2 기판(20)은 전기적으로 연결된다. 즉, 상기 제 22 기판 도전 패턴(24)과 상기 제 31 기판 도전 패턴(32)은 이들 사이에 개재되는 제 3 솔더볼들(38)에 의해 전기적으로 연결된다. 상기 제 3 기판(30)에는 제 2 반도체 칩들(40a, 40b)이 적층되어 배치될 수 있다. 상기 제 2 반도체 칩들(40a, 40b)은 서로 동일한 종류이며, 예를 들면 메모리 칩일수 있다. 상기 제 2 반도체 칩들(40a, 40b)은 상기 제 3 기판(30) 상에 제 2 접착막(44)에 의하여 부착될 수 있다. 상기 제 2 반도체 칩들(40a, 40b)은 양 단부들에 칩 도전 패턴들(42)을 포함할 수 있다. 상기 칩 도전 패턴들(42)과 상기 제 32 기판 도전 패턴들(34)은 제 1 와이어들(46)로 연결된다. 상기 제 2 반도체 칩들(40a, 40b)과 상기 제 3 기판(30)은 제 2 몰드막(48)으로 덮일 수 있다. 상기 제 3 기판(30), 상기 제 2 반도체 칩들(40a, 40b) 및 상기 제 2 몰드막(48) 등은 제 2 서브 반도체 패키지(102)를 구성할 수 있다.
상기 제 3 기판(30)은 상기 제 1 기판(1) 보다 넓은 폭을 가진다. 본 예에서 상기 제 3 기판(30)의 모든 가장자리는 상기 제 1 기판(1)의 측면 보다 옆으로 돌출될 수 있다.
상기 제 1 기판(1)과 상기 제 2 기판(20)은 전기적으로 연결된다. 구체적으로 상기 제 12 기판 도전 패턴들(3b)과 상기 제 21 기판 도전 패턴들(22)은 제 2 와이어들(26)로 연결된다. 상기 제 2 와이어들(26)은 보호부재(28)로 덮여 보호될 수 있다. 상기 보호부재(28)는 몰드막이나 접착 수지일 수 있다. 상기 제 1 와이어들(46) 및 상기 제 2 와이어들(26)은 금, 은, 구리와 같은 적절한 연성 특성을 가지는 금속으로 형성될 수 있다. 상기 제 2 솔더볼들(16)의 높이는 상기 12 기판 도전 패턴(3b)의 표면상의 상기 보호부재(28)의 두께보다 높다.
와이어들의 통상적인 두께는 예를 들면 약 12.5~350㎛일 수 있다. 솔더볼들의 통상적인 직경은 예를 들면 0.3~0.7mm로 이는 300~700㎛에 해당할 수 있다. 따라서 최소값으로 보면 와이어들은 솔더볼의 직경의 약 4/100 에 해당하는 두께를 가질 수 있다. 또한 솔더볼들을 사용할 경우, 솔더볼 부착시 솔더볼들간의 short를 방지하기 위하여 솔더볼들 간에 간격도 수백㎛ 이상 유지되어야한다. 따라서 제 1 반도체 칩(10)과 제 2 반도체 칩들(40a, 40b)을 연결하는 입출력 단자들을 증가시키기 위하여 제한된 반도체 패키지 면적 내에서 솔더볼은 그 크기에 의해 사용 갯수에 제약이 따르게 마련이다. 그러나 본 발명에서는 솔더볼들보다는 매우 얇은 두께를 가지는 제 2 와이어들(26)로 제 1 기판(101)과 제 2 기판(20)을 연결하므로 입출력 단자들의 수를 원하는 만큼 증대시킬 수 있다.
본 예에 따른 상기 반도체 패키지(200)는 제 1 서브 반도체 패키지(101) 상에 제 2 서브 반도체 패키지(102)가 적층되되 중간에 인터포저 기판(20)이 개재된 패키지 온 패키지 장치에 해당될 수 있다.
도 3 내지 도 10은 도 2의 단면을 가지는 반도체 패키지의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 제 1 기판(1) 상에 제 1 반도체 칩(10)을 제 1 솔더볼들(5)을 이용하여 플립 칩 본딩 방식으로 실장한다. 상기 제 1 기판(1)은 제 11 내지 제 13 기판 도전 패턴들(3a, 3b, 3c)을 포함한다.
도 4를 참조하면, 몰딩 공정을 진행하여 상기 제 1 반도체 칩(10)의 측면과 상기 제 1 기판(1)의 상부면을 덮는 제 1 몰드막(12)을 형성한다. 이때 상기 제 1 몰드막(12)은 상기 제 1 기판(1)과 상기 제 1 반도체 칩(10) 사이의 공간을 채울 수 있다. 상기 제 1 몰드막(12)은 몰딩 공정에서 상기 제 1 반도체 칩(10)의 상부면을 노출시키도록 형성될 수 있다. 또는 상기 제 1 몰드막(12)은 상기 제 1 반도체 칩(10)의 상부면까지 덮도록 형성된 후에 후속에 평탄화 식각 공정으로 제거되어 상기 제 1 반도체 칩(10)의 상부면을 노출시킬 수 있다. 이로써 제 1 서브 반도체 패키지(101)를 형성할 수 있다.
도 5를 참조하면, 노출된 상기 제 1 반도체 칩(10)의 상부면과 상기 제 1 몰드막(12)의 상부면을 덮도록 제 1 접착막(14)을 형성한다. 상기 제 1 접착막(14)은 양면 테이프이거나 또는 액상 접착제일 수 있다.
도 6을 참조하면, 상기 제 1 서브 반도체 패키지(101)를 뒤집는다. 그리고 상기 제 1 접착막(14)을 이용하여 상기 제 1 서브 반도체 패키지(101)를 제 2 기판(20)에 부착한다. 상기 제 2 기파(20)은 하부면과 상부면에 각각 제 21 기판 도전 패턴(22)과 제 22 기판 도전 패턴(24)을 포함한다.
도 7을 참조하면, 와이어 본딩 공정을 진행하여 상기 제 12 기판 도전 패턴들(3b)과 상기 제 21 기판 도전 패턴들(22)을 제 2 와이어들(26)로 연결시킨다.
도 8을 참조하면, 상기 제 2 와이어들(26)을 덮는 보호 부재(28)을 형성한다. 상기 보호부재(28)는 몰딩 공정이나 프린팅 방법으로 형성될 수 있다. 상기 보호부재(28)는 몰드막이나 접착성 수지 등으로 형성될 수 있다. 상기 보호부재(28)는 더 나아가 상기 제 1 기판(1)의 단부와 측면, 상기 제 1 몰드막(12)과 상기 제 1 접착막(14)의 측면들 및 상기 제 2 기판(20)의 상부면을 덮도록 형성될 수 있다.
도 9를 참조하면, 상기 제 11 기판 도전 패턴들(3a)에 제 2 솔더볼들(16)을 부착시킨다.
도 10을 참조하면, 상기 제 2 기판(20)에 부착된 상기 제 1 서브 반도체 패키지(101)를 뒤집는다. 그리고 제 2 서브 반도체 패키지(102)를 준비한다. 상기 제 1 서브 반도체 패키지(102)는 위에서 설명한 바와 같이 제 3 기판(30), 이 위에 적층된 제 2 반도체 칩들(40a, 40b) 및 이들을 덮는 제 2 몰드막(48), 그리고 상기 제 3 기판(30) 하부에 부착된 제 3 솔더볼들(38) 등을 포함한다. 상기 제 2 기판(20) 상에 상기 제 2 서브 반도체 패키지(102)를 위치시킨다. 그리고 상기 제 3 솔더볼들(38)을 가열하여 상기 제 22 기판 도전 패턴들(24)에 부착시켜 상기 제 2 기판(20)과 상기 제 3 기판(30)을 전기적으로 연결시킨다.
도 11은 본 발명의 다른 예에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 패키지(201)는 제 1 서브 반도체 패키지(101) 상에 제 2 서브 반도체 패키지(102a)가 배치되나, 이들 사이에 인터포저 기판인 제 2 기판(20)은 존재하지 않는다. 이로써 도 2에 있었던 상기 제 2 기판(20)과 제 3 기판(30)을 전기적으로 연결해주던 제 3 솔더볼들(38)도 존재하지 않는다. 상기 제 1 서브 반도체 패키지(101)는 상기 제 3 기판(30)의 하부면에 제 1 접착막(14)을 개재하여 바로 접착된다. 그리고 제 2 와이어들(26)은 제 12 기판 도전 패턴들(3b)과 제 31 기판 도전 패턴들(32)을 연결한다. 보호 부재(28)는 상기 제 2 와이어들(26), 상기 제 1 기판(1)의 단부와 측면, 상기 제 1 몰드막(12)과 상기 제 1 접착막(14)의 측면들 및 상기 제 3 기판(20)의 하부면을 덮도록 형성될 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
상기 반도체 패키지(201)는 상기 제 1 서브 반도체 패키지(101)와 상기 제 2 서브 반도체 패키지(102a) 간의 전기적 경로가 모두 상기 제 2 와이어들(26)을 통하여 이루어지므로 입출력 패드 수를 더욱 증대시킬 수 있다.
도 12 내지 도 14는 도 11의 단면을 가지는 반도체 패키지의 제조 과정을 나타내는 단면도들이다.
도 12를 참조하면, 도 5의 상태의 제 1 서브 반도체 패키지(101)를 준비한다. 상기 제 1 서브 반도체 패키지(101)를 뒤집어서 상기 제 1 서브 반도체 패키지(101)를 제 2 서브 반도체 패키지(102a)의 제 3 기판(30)에 부착시킨다.
도 13을 참조하면, 와이어 본딩 공정을 진행하여 상기 제 12 기판 도전 패턴들(3b)과 상기 제 31 기판 도전 패턴들(32)을 제 2 와이어들(26)로 연결시킨다.
도 14를 참조하면, 상기 제 2 와이어들(26)을 덮는 보호 부재(28)을 형성한다. 상기 보호부재(28)는 몰딩 공정이나 프린팅 방법으로 형성될 수 있다. 상기 보호부재(28)는 몰드막이나 접착성 수지 등으로 형성될 수 있다.
후속으로 도 11을 참조하여, 상기 제 11 기판 도전 패턴들(3a)에 제 2 솔더볼들(16)을 부착시킨다.
도 15는 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 예에 따른 반도체 패키지(202)에서는 제 1 서브 반도체 패키지(101a)의 제 1 반도체 칩(10)과 제 1 기판(1) 사이의 공간이 언더필 수지막(7)으로 채워진다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16은 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 16을 참조하면, 본 예에 따른 반도체 패키지(203)에서는, 제 1 서브 반도체 패키지(101b)에서 제 1 반도체 칩(10)의 상부면이 제 1 몰드막(12)으로 덮일 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 17을 참조하면, 본 예에 따른 반도체 패키지(204)에서는, 제 1 서브 반도체 패키지(101c)에서, 보호부재(28a)가 단단한 절연성 물질로 이루어질 수 있는 홀더(holder)일 수 있다. 상기 홀더는 예를 들면 폴리아미드와 같은 고분자 물질로 이루어질 수 있다. 도시하지는 않았지만, 상기 홀더인 상기 보호부재(28a)는 상기 와이어(26) 및 상기 제 1 몰드막(12)의 측면과 이격될 수 있다. 도시하지는 않았지만, 상기 보호부재(28a)와 상기 제 1 몰드막(12)의 측면 사이의 공간은 빈 공간으로 남을 수도 있고 또는 접착성 수지막으로 채워질 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18은 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 18을 참조하면, 본 예에 따른 반도체 패키지(205)에서는, 제 1 서브 반도체 패키지(101d)에서, 제 1 기판(1)의 단부가 계단처럼 단차진 구조를 가질 수 있다. 이러한 단차진 구조에 높이가 다른 제 12 기판 도전 패턴(3b)와 제 14 기판 도전 패턴(3d)가 위치한다. 제 2 기판(20)의 하부면에는 서로 이격된 제 21 기판 도전 패턴(22a)과 제 23 기판 도전 패턴(22b)이 배치된다. 상기 제 12 기판 도전 패턴(3b)과 상기 제 21 기판 도전 패턴(22a)은 제 21 와이어(26a)에 의해 전기적으로 연결된다. 상기 제 14 기판 도전 패턴(3d)과 상기 제 23 기판 도전 패턴(22c)은 제 22 와이어(26b)에 의해 전기적으로 연결된다. 보호 부재(28)는 상기 제 21 및 제 22 와이어들(26a, 26b)을 모두 덮도록 형성된다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
상기 반도체 패키지(205)는 상기 제 1 기판(1)의 가장자리가 단차진 구조를 가지므로 하나의 위치에서 상기 제 21 및 제 22 와이어들(26a, 26b)이 쳐져서 서로 맞닿을 위험을 줄일 수 있다. 이로써 입출력 수를 두배 이상으로 늘릴 수 있다.
도 19는 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 19를 참조하면, 본 예에 따른 반도체 패키지(206)에서는, 제 1 서브 반도체 패키지(101e)에서, 제 1 반도체 칩(10)은 제 1 기판(1)에 제 3 와이어들(6)을 이용하여 전기적으로 연결된다. 제 1 몰드막(12)은 상기 제 1 반도체 칩(10), 상기 제 1 기판(1) 및 상기 제 3 와이어들(6)을 덮는다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 20을 참조하면, 본 예에 따른 반도체 패키지(207)에서는, 제 2 반도체 패키지(102b)에서, 제 2 반도체 칩(40)이 제 3 기판(30)에 제 4 솔더볼들(45)을 이용하여 전기적으로 연결된다. 그 외의 구성은 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 21을 참조하면, 본 예에 따른 반도체 패키지(208)에서는, 제 1 서브 반도체 패키지(101f)에서, 제 2 와이어들(26)이 제 1 기판(1)의 모든 측면들에 배치되지는 않는다. 상기 제 2 와이어들(26)은 상기 제 1 기판(1)의 1~3 측면(들)에 배치될 수 있다. 제 2 기판(20)의 일 가장자리는 상기 제 1 기판(1)의 측면 옆으로 돌출될 수 있다. 보호부재(28) 또한 상기 제 1 기판(1)의 모든 측면을 덮지는 않고 1~3 측면을 덮을 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 또 다른 예에 따른 반도체 패키지의 단면도이다.
도 22를 참조하면, 본 예에 따른 반도체 패키지(209)에서는, 제 1 서브 반도체 패키지(101f)에서, 제 2 기판(20a)이 제 3 기판(30)에 제 3 접착막(25)을 이용하여 부착된다. 제 2 와이어들(26)은 제 12 기판 도전 패턴(3b), 제 21 기판 도전 패턴(22) 및 제 31 기판 도전 패턴(32)을 연속적으로 연결시킬 수 있다. 보호부재(28)는 상기 제 1 기판(1), 상기 제 2 기판(20) 및 상기 제 3 기판(30)의 단부들을 모두 덮을 수 있다. 그 외의 구성은 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
이와 같이 반도체 패키지들(200~209)의 다양한 구조와 제조 방법에 대하여 설명하였다. 상기 반도체 패키지들(200~209)의 구조는 서로 조합이 가능하다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 23은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 23을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 24는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 24를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 25를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1, 20, 20a, 30: 제 1 기판
3a, 3b, 3c, 3d, 22, 24, 32, 34: 기판 도전 패턴
5, 16, 38: 솔더볼
6, 26, 26a, 26b, 46: 와이어
7: 언더필수지막
10, 40, 40a, 40b: 반도체 칩
12, 48: 몰드막
14, 25, 44: 접착막
28, 28a: 보호부재
101, 101a~101f, 102, 102a: 서브 반도체 패키지
200~209: 반도체 패키지

Claims (20)

  1. 제 1 기판;
    상기 제 1 기판 상에 실장된 제 1 반도체 칩;
    상기 제 1 반도체 칩의 측면과 상기 제 1 기판의 상면을 덮으며 상기 제 1 반도체 칩의 상면을 노출시키는 제 1 몰드막;
    상기 제 1 반도체 칩 상에 배치되는 제 2 기판;
    상기 제 2 기판 상에 배치되는 적어도 하나의 제 2 반도체 칩;
    상기 제 1 반도체 칩과 상기 제 2 기판 사이에 개재되며 상기 제 2 기판과 전기적으로 연결되는 제 3 기판;
    상기 제 3 기판과 상기 제 1 반도체 칩 사이 그리고 상기 제 1 몰드막과 상기 제 3 기판 사이에 개재되며, 상기 제 3 기판, 상기 제 1 반도체 칩 및 상기 제 1 몰드막과 동시에 접하는 접착막; 및
    상기 제 3 기판과 상기 제 1 기판을 연결시키는 와이어들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 1 기판 사이에 개재되는 솔더볼들을 더 포함하며;
    상기 제 1 몰드막은 상기 솔더볼들 사이의 공간을 채우는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 1 기판 사이에 개재되는 솔더볼들; 및
    상기 솔더볼들 사이의 공간을 채우며 상기 제 1 반도체 칩의 하부 측면 및 상기 제 1 기판의 상부면과 일부 접하는 언더필수지막을 더 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 복수개로 제공되며 서로 동일한 직사각형 형태를 가지고,
    상기 제 2 반도체 칩들은 각각 양 단부들에 배치되는 칩 도전 패턴들을 포함하고,
    상기 제 2 반도체 칩들은 상기 제 2 기판 상에 차례로 적층되되, 서로 교차하여, 상기 칩 도전 패턴들이 노출되는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 기판과 상기 제 3 기판 사이에 개재되어 이들을 전기적으로 연결시키는 솔더볼들을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 와이어들을 덮는 보호 부재를 더 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 보호부재는 상기 제 1 몰드막의 측면 및 상기 와이어들과 이격되는 홀더; 및
    상기 제 1 몰드막과 상기 홀더 사이를 채우는 접착성 수지막을 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 로직 칩이며,
    상기 제 2 반도체 칩은 메모리 칩인 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 기판의 가장자리는 단차진 구조를 가지는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제 1 기판은 상부면에 배치되는 제 1 기판 도전 패턴과 상기 단차진 구조 안의 제 2 기판 도전 패턴을 포함하고,
    상기 제 2 기판은 서로 이격된 제 3 기판 도전 패턴과 제 4 기판 도전 패턴을 포함하고,
    상기 와이어들은 상기 제 1 기판 도전 패턴과 상기 제 3 기판 도전 패턴을 연결하는 제 1 와이어와 상기 단차진 구조 안의 상기 제 2 기판 도전 패턴과 상기 제 4 기판 도전 패턴을 연결하는 제 2 와이어를 포함하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 와이어들은 상기 제 1 기판, 상기 제 2 기판 및 상기 제 3 기판을 연속적으로 연결하는 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제 1 기판 하부에 부착되는 솔더볼들을 더 포함하는 반도체 패키지.
  15. 차례로 적층된 제 1 서브 반도체 패키지와 제 2 서브 반도체 패키지;
    상기 제 1 서브 반도체 패키지와 상기 제 2 서브 반도체 패키지 사이에 개재되는 인터포저 기판; 및
    상기 제 1 서브 반도체 패키지와 상기 인터포저 기판을 전기적으로 연결시키는 와이어들을 포함하되,
    상기 제 1 서브 반도체 패키지는:
    제 1 기판과 이 위에 실장되는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 측면과 상기 제 1 기판의 상면을 덮으며 상기 제 1 반도체 칩의 상면을 노출시키는 제 1 몰드막; 및
    상기 인터포저 기판과 상기 제 1 서브 반도체 패키지 사이에 개재되며, 상기 인터포저 기판, 상기 제 1 반도체 칩 및 상기 제 1 몰드막과 동시에 접하는 접착막을 포함하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 1 기판 사이에 개재되는 솔더볼들을 더 포함하며;
    상기 제 1 몰드막은 상기 솔더볼들 사이의 공간을 채우는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 1 기판 사이에 개재되는 솔더볼들; 및
    상기 솔더볼들 사이의 공간을 채우며 상기 제 1 반도체 칩의 하부 측면 및 상기 제 1 기판의 상부면과 일부 접하는 언더필수지막을 더 포함하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제 2 반도체 칩은 복수개로 제공되며 서로 동일한 직사각형 형태를 가지고,
    상기 제 2 반도체 칩들은 각각 양 단부들에 배치되는 칩 도전 패턴들을 포함하고,
    상기 제 2 반도체 칩들은 상기 제 2 기판 상에 차례로 적층되되, 서로 교차하여, 상기 칩 도전 패턴들이 노출되는 반도체 패키지.
  19. 제 15 항에 있어서,
    상기 제 1 몰드막의 측면 및 상기 와이어들과 이격되되 상기 와이어들을 덮는 홀더; 및
    상기 제 1 몰드막과 상기 홀더 사이를 채우는 접착성 수지막을 더 포함하는 반도체 패키지.
  20. 제 15 항에 있어서,
    상기 제 1 기판의 가장자리는 단차진 구조를 가지고,
    상기 제 2 서브 반도체 패키지는 제 2 기판을 포함하고,
    상기 제 1 기판은 상부면에 배치되는 제 1 기판 도전 패턴과 상기 단차진 구조 안의 제 2 기판 도전 패턴을 포함하고,
    상기 제 2 기판은 서로 이격된 제 3 기판 도전 패턴과 제 4 기판 도전 패턴을 포함하고,
    상기 와이어들은 상기 제 1 기판 도전 패턴과 상기 제 3 기판 도전 패턴을 연결하는 제 1 와이어와 상기 단차진 구조 안의 상기 제 2 기판 도전 패턴과 상기 제 4 기판 도전 패턴을 연결하는 제 2 와이어를 포함하는 반도체 패키지.
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