KR20100049283A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20100049283A
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substrate
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조윤래
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Abstract

본 발명은 적층형 반도체 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지 제조 방법은 지지 플레이트 상에 보호막을 형성하는 것, 상기 보호막 상에 기판들을 적층하는 것, 상기 기판들을 전기적으로 연결하는 것, 상기 지지 플레이트 상에 몰딩막을 형성하는 것 및 상기 기판들 상에 상기 보호막을 남기면서 상기 지지 플레이트를 제거하는 것을 포함한다.
Figure P1020080108386
반도체, 패키지, 몰딩막, 적층형 패키지, 오프셋,

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method for manufacturing of the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 적층형 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적인 적층형 패키지(Stack Pakage)는 복수의 기판들이 적층된 구조를 가진다. 예컨대, 상기 적층형 패키지는 차례로 적층된 반도체 칩 기판들을 포함할 수 있다. 상기 반도체 칩 기판들 각각은 집적회로 칩 기판 그 자체이거나, 또는 집적회로 칩을 인쇄회로기판(PCB)에 실장시킨 패키지 기판일 수 있다. 상기 반도체 칩 기판들에는 접속 패드들이 형성된다. 상기 접속 패드들을 본딩 와이어로 연결함으로써, 상기 반도체 칩 기판들은 서로 전기적으로 연결될 수 있다.
그러나, 일반적인 적층형 반도체 패키지는 복수의 반도체 칩 기판들이 적층된 구조를 가지므로, 반도체 패키지의 크기를 축소시키는데 한계를 갖는다. 더욱이, 상기 반도체 칩 패키지 기판들 사이에 솔더 범프(solder bump) 또는 인쇄회로기판(PCB)과 같은 인터포져(interposer)가 배치되는 경우, 각각의 상기 솔더 범프 및 상기 인쇄회로기판을 배선 패턴들에 연결시켜야 하므로, 상기 적층형 패키지는 그 크기를 축소시키기 어렵고, 복잡한 배선 구조를 갖는다.
본 발명이 해결하고자 하는 과제는 단순한 구조를 갖는 적층형 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 단순한 구조를 갖는 적층형 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 지지 플레이트 상에 보호막을 형성하는 것, 상기 보호막 상에 기판들을 적층하는 것, 상기 기판들을 전기적으로 연결하는 것, 상기 지지 플레이트 상에 몰딩막을 형성하는 것 및 상기 기판들 상에 상기 보호막을 남기면서 상기 지지 플레이트를 제거하는 것을 포함한다.
본 발명의 실시예에 따른 반도체 패키지는 오프셋 적층 구조를 갖는 기판들, 상기 기판들을 전기적으로 연결하는 본딩 와이어, 상기 기판들 중 최하층 기판의 비활성면을 노출시키면서 상기 기판들을 몰딩하는 몰딩막 및 노출된 상기 최하층 기판의 비활성면을 덮는 보호막을 포함하되, 상기 최하부 기판의 비활성면과 상기 몰딩막의 일면은 공면(coplanar)를 이루고, 상기 보호막은 상기 공면을 덮는다.
본 발명은 단순한 구조를 갖는 적층형 반도체 패키지를 제공할 수 있다. 이 에 따라, 본 발명은 초박형 및 초소형의 적층형 반도체 패키지를 제공할 수 있다.
본 발명은 외부 접속단자의 접합 신뢰성을 향상시킨 적층형 반도체 패키지를 제공할 수 있다.
본 발명은 단순한 구조를 갖는 적층형 반도체 패키지의 제조 방법을 제공할 수 있다.
본 발명은 외부 접속단자의 접합 신뢰성을 향상시킨 적층형 반도체 패키지의 제조 방법을 제공할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것이다. 또한, "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 또한, 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요 소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지(100)는 복수의 기판들, 상기 기판들을 전기적으로 연결시키는 본딩 와이어(130), 그리고 상기 기판들 및 상기 본딩 와이어(130)를 덮는 몰딩막(140)을 포함할 수 있다.
상기 기판들은 제1 기판(110) 및 제2 기판들(120)을 포함할 수 있다. 상기 제1 기판(110)은 외부 장치(미도시됨)에 전기적으로 직접 연결되는 베이스 기판을 포함할 수 있다. 예컨대, 상기 제1 기판(110)은 인쇄회로기판(Printed Circuit Board:PCB)을 포함할 수 있다. 상기 제1 기판(110)은 전면에 형성된 외부 접속패드(112) 및 상기 외부 접속패드(112)에 접합된 외부 접속단자(114)를 포함할 수 있다. 상기 외부 접속단자(114)는 상기 반도체 패키지(100)를 외부 장치(미도시됨)에 전기적으로 연결시키기 위한 매개체로 사용될 수 있다. 상기 외부 접속단자(114)는 솔더볼(solder ball)을 포함할 수 있다. 상기 제1 기판(110)의 전면 가장자리 영역에는 제1 접속 패드(116)가 형성된 연결 영역(118)이 제공될 수 있다. 상기 제1 접속 패드(116)는 상기 제1 기판(110)에 형성된 배선 패턴(미도시)에 의해 상기 외부 접속단자(114)와 전기적으로 연결될 수 있다.
상기 제2 기판들(120)은 전기 소자를 포함하는 기판일 수 있다. 예컨대, 상기 제2 기판들(120)은 집적회로 칩(Integrated Chip:IC)을 포함할 수 있다. 상기 제2 기판들(120) 각각은 활성면(122), 상기 활성면(122)에 대향되는 비활성 면(124), 그리고 측면(125)을 포함할 수 있다. 상기 활성면(122) 상에는 재배선층(123)이 형성될 수 있다. 상기 활성면(122)의 가장자리에는 제2 접속패드(126)가 형성된 연결 영역(128)이 제공될 수 있다. 상기 제2 접속패드(126)는 상기 재배선층(123)에 전기적으로 연결될 수 있다.
한편, 상기 제2 기판들(120)은 상기 제1 기판(110) 상에서 서로 오프셋적층 구조(offseted stack structure)를 갖도록 배치될 수 있다. 일 예로서, 상기 제2 기판들(120) 각각의 활성면(122)이 서로 어긋나도록, 상기 제2 기판들(120)은 상기 제1 기판(110)의 배면 상에 차례로 적층될 수 있다. 이에 더하여, 상기 제2 기판들(120)은 계단 형상을 이루도록 배치될 수 있다. 이에 따라, 상기 제1 및 제2 기판들(110, 120) 각각에 형성된 제1 및 제2 접속패드들(116, 126)은 노출될 수 있다.
상기 본딩 와이어(130)는 상기 제1 및 제2 기판들(110, 120)에 제공된 연결 영역들(118, 128)을 통해 상기 제1 및 제2 기판들(110, 120)을 전기적으로 연결시킬 수 있다. 예컨대, 상기 본딩 와이어(130)는 상기 제1 접속패드(116)와 상기 제2 접속 패드(126)를 연결하는 제1 본딩 와이어(132) 및 서로 상이한 높이에 배치된 제2 기판들(120) 각각의 제2 접속 패드(126)를 서로 연결하는 제2 본딩 와이어(134)를 포함할 수 있다.
상기 몰딩막(140)은 상기 반도체 패키지(100)를 화학적/물리적 외부 환경으로부터 보호할 수 있다. 상기 몰딩막(140)은 상기 외부 접속단자(114)의 일부를 덮도록 형성될 수 있다. 일 예로서, 상기 몰딩막(140)은 상기 외부 접속단자(114)의 하부 둘레를 감싸면서 상기 제1 기판(110)의 전면을 덮도록 형성될 수 있다. 이에 따라, 상기 외부 접속단자(114)의 상부는 외부에 노출되고, 상기 외부 접속단자(114)의 하부는 상기 몰딩막(140)에 의해 덮혀질 수 있다. 이러한 몰딩막(140)은 상기 제1 기판(110)에 접하는 상기 외부 접속단자(114)의 하부를 덮어 보호함으로써, 상기 외부 접속단자(114)의 솔더 접합 신뢰성(Solder Joint Reliability : SJR)을 향상시킬 수 있다. 이에 더하여, 상기 몰딩막(140)은 적층된 상기 제1 및 제2 기판들(110, 120) 및 상기 본딩 와이어(130)를 덮도록 형성될 수 있다. 상기 몰딩막(140)은 수지(resin)를 포함하는 재질로 형성될 수 있다. 예컨대, 상기 몰딩막(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)로 형성될 수 있다.
상기 반도체 패키지(100)는 상기 제2 기판들(120) 중 상기 제1 기판(110)으로부터 가장 멀리 배치되는 제2 기판(이하, 최하층 기판:121)의 비활성면(124)을 덮는 보호막(150)을 더 포함할 수 있다. 상기 보호막(150)은 상기 몰딩막(140)과 함께 상기 제1 및 제2 기판들(110, 120)을 몰딩하여 상기 반도체 패키지(100)를 외부 환경으로부터 보호할 수 있다. 즉, 상기 보호막(150)은 상기 최하층 기판(121)의 비활성면(124) 및 몰딩막(140)을 덮고, 상기 몰딩막(140)은 상기 제1 및 제2 기판들(110, 120) 및 상기 본딩 와이어(130)를 몰딩하도록 형성될 수 있다. 이에 따라, 반도체 패키지(100)는 상기 몰딩막(140) 및 상기 보호막(150)에 의해 화학적/물리적 외부 환경으로부터 보호될 수 있다. 상기 보호막(150)은 수지(resin)를 포함하는 물질로 형성될 수 있다. 일 예로, 상기 보호막(150)은 폴리이미드 필름(polyimide film)을 포함할 수 있다. 또는, 상기 보호막(150)은 자외선 경화 수 지(UltraViolet curable resin : UV resin) 또는 열가소성(thermoplastic) 수지를 포함할 수도 있다.
본 실시예에서는 상기 기판들이 제1 기판(110)이 인쇄회로기판이고, 제2 기판들(120)이 집적회로 칩을 갖는 기판인 경우를 예로 들어 설명하였으나, 상기 기판들은 다양한 형태의 반도체 기판들을 포함할 수 있다. 예컨대, 다른 예로서, 상기 기판들은 모두 집적회로 칩을 갖는 기판일 수 있다. 이 경우, 상기 기판들 각각은 상기 집적회로 칩이 인쇄회로기판에 실장되어 패키지화된 기판일 수 있다. 상기 기판들은 동일한 크기 및 형상을 갖도록 제공될 수 있다.
계속해서, 앞서 설명된 본 발명의 일 실시예에 따른 반도체 패키지의 제조 과정을 상세히 설명한다. 여기서, 앞서 설명된 반도체 패키지에 대한 중복되는 설명은 생략되거나 간소화될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 지지 플레이트(101)를 준비할 수 있다. 상기 지지 플레이트(101)는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하기 위한 베이스 기판일 수 있다. 상기 지지 플레이트(101) 상에는 보호막(150)이 부착될 수 있다. 상기 보호막(150)은 후술될 제2 기판들(도2b의 120)의 비활성면을 보호하기 위한 것일 수 있다. 이에 더하여, 상기 보호막(150)은 상기 지지 플레이트(101) 상에 제2 기판(120)을 접착시키기 위한 것일 수 있다. 이를 위해, 상기 보호막(150)은 상기 제2 기판(120)을 보호함과 동시에 상기 제2 기판(120)과 상기 지지 플레이트(101)를 접착시킬 수 있는 물질로 형성될 수 있다. 예컨대, 상기 보호막(150)은 폴리이미드 필름(polyimide film)을 포함할 수 있다.
도 2b를 참조하면, 지지 플레이트(101)의 상에 제2 기판들(120)을 적층시킬 수 있다. 상기 제2 기판들(120)은 집적회로 칩 기판일 수 있다. 상기 제2 기판들(120)은 활성면(122), 상기 활성면(122)에 대향되는 비활성면(124) 및 측면(125)을 포함할 수 있다. 상기 활성면(122) 상에는 재배선층(123)이 형성될 수 있다. 상기 활성면(122)의 가장자리에는 제1 접속패드(126)가 형성된 연결 영역(128)이 제공될 수 있다. 상기 제2 기판들(120) 사이에는 접착막(미도시)이 개재될 수 있다. 여기서, 상기 제2 기판들(120)은 별도의 인터포져(interposer) 없이 서로 적층될 수 있다. 일 예로, 상기 제2 기판들(120)은 인쇄회로기판(PCB) 또는 솔더 범프(solder bump) 등이 없이 상기 접착막을 개재하여 적층될 수 있다.
상기 제2 기판들(120)은 서로 오프셋 적층 구조(offseted stack structure)를 이룰 수 있도록 배치될 수 있다. 예컨대, 상기 제2 기판들(120)의 활성면들(122) 각각의 일부가 노출되도록, 복수의 제2 기판들(120)을 상기 지지 플레이트(101) 상에 적층시킬 수 있다. 이에 더하여, 상기 제2 기판들(120)은 계단 형상을 갖도록 배치시킬 수 있다. 이에 따라, 상기 제2 기판들(120)은 각각의 활성면(122)이 서로 어긋나도록 배치되고, 상기 제2 기판들(120) 각각의 연결 영역(128)에 형성된 제2 접속패드들(126)은 노출될 수 있다.
도 2c를 참조하면, 제2 기판들(120) 상에 제1 기판(110)을 적층시킬 수 있 다. 상기 제1 기판(110)은 외부 장치(미도시됨)과 전기적으로 연결되기 위한 베이스 기판을 포함할 수 있다. 이때, 상기 제1 기판(110)은 상기 제1 기판(110)의 전면이 상기 제2 기판들(120)의 활성면(122)과 어긋나도록 배치될 수 있다. 이에 따라, 상기 지지 플레이트(101) 상에는 상기 제1 및 제2 기판들(110, 120)로 이루어진 계단형의 적층 구조체들이 형성될 수 있다. 상기 제1 기판(110)은 전면에 외부 접속패드(112)가 형성된 인쇄회로기판을 포함할 수 있다. 또는, 다른 예로서, 상기 제1 기판(110)은 전면에 외부 접속패드(112)가 형성된 직접회로 칩 기판을 포함할 수 있다. 상기 외부 접속패드(112) 상에는 외부 접속단자(114)가 형성될 수 있다. 상기 제1 기판(110)의 전면 가장자리 영역에는 제1 접속 패드(116)가 형성된 연결영역(118)이 제공될 수 있다.
상기 제1 및 제2 기판들(110, 120)을 전기적으로 연결시키는 본딩 와이어(130)를 형성시킬 수 있다. 본딩 와이어(130)를 형성시키는 것은 상기 제1 기판(110)의 제1 접속패드(116)와 상기 제1 기판(110)에 인접한 제2 기판(129)의 제2 접속패드(126)를 연결시키는 제1 본딩 와이어(132)를 형성시키는 것 및 서로 다른 높이에 배치되는 상기 제2 기판들(120)의 제2 접속패드들(126)을 서로 연결시키는 제2 본딩 와이어(134)를 형성시키는 것을 포함할 수 있다.
도 2d를 참조하면, 제1 및 제2 기판들(110, 120), 본딩 와이어(130), 그리고 보호막(150)을 덮는 몰딩막(140)를 형성할 수 있다. 상기 몰딩막(140)을 형성하는 것은 상기 제1 및 제2 기판들(110, 120) 상에 금형(die, 미도시)을 배치하는 것, 상기 지지 플레이트(101) 및 상기 금형 사이에 몰딩 물질을 주입시키는 것, 그리고 상기 지지 플레이트(101) 상으로부터 상기 금형을 분리시키는 것을 포함할 수 있다. 상기 몰딩막(140) 형성 공정은 100℃ 내지 150℃의 온도를 가지는 공정 환경에서 진행될 수 있다. 상기 몰딩 물질은 수지(resin) 계열의 물질 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함하는 물질일 수 있다.
한편, 상기 몰딩막(140)은 외부 접속단자(114)의 일부를 덮도록 형성될 수 있다. 일 예로서, 상기 몰딩막(140)은 외부 접속단자(114)의 하부 둘레를 감싸면서 상기 제1 기판(110)의 전면을 덮도록 형성될 수 있다. 이에 따라, 상기 외부 접속단자(114)의 상부는 외부에 노출되고, 상기 외부 접속단자(114)의 하부는 상기 몰딩막(140)에 의해 덮혀져 보호될 수 있다. 상기 제1 기판(110)의 전면을 덮는 몰딩막(140)의 두께는 제1 본딩 와이어(132)를 덮을 수 있는 최소한의 두께로 형성되는 것이 바람직할 수 있다. 만약, 상기 제1 기판(110)의 전면을 덮는 상기 몰딩막(140)의 두께가 두꺼우면, 상기 외부 접속단자(114)를 외부 장치(미도시)에 접합시킬 때, 상기 외부 장치에 접합되는 상기 외부 접속단자(114)의 접합 신뢰성이 떨어질 수 있다.
도 2e를 참조하면, 제1 및 제2 기판들(110, 120)로 이루어진 적층 구조체들을 단위 반도체 패키지들로 분리할 수 있다. 이때, 지지 플레이트(101) 및 보호막(150) 또한 절단될 수 있다. 상기 적층 구조체들을 단위 반도체 패키지들로 분리하는 공정은 쏘잉 휠(sawing wheel) 또는 레이저를 이용하여 수행될 수 있다.
도 2f를 참조하면, 상기 지지 플레이트(101)를 제거하는 것을 수행할 수 있다. 상기 지지 플레이트(101)를 제거하는 것은 적층 구조체들을 단위 적층 구조체 로 분리시키기 전에 수행될 수 있다. 또는, 다른 예로서, 상기 지지 플레이트(101)를 제거하는 것은 상기 적층 구조체들을 단위 적층 구조체로 분리시킨 이후에 수행될 수 있다. 여기서, 상기 지지 플레이트(101)를 제거하는 것은 제2 기판들(120) 상에 보호막(150)이 남도록 하여 이루어질 수 있다. 상기 보호막(150)은 제2 기판들(120) 중 상기 제1 기판(110)으로부터 가장 멀리 배치되는 제2 기판(이하, 최하층 기판:121)의 배면을 덮도록 제공될 수 있다. 따라서, 상기 보호막(150)은 몰딩막(140)에 의해 덮혀지지 않는 제2 기판(121)의 비활성면(124)을 몰딩함으로써, 상기 제2 기판들(120)을 화학적/물리적 외부 환경으로부터 보호할 수 있다. 앞서 설명된 일련의 과정들을 통해 반도체 패키지(100)가 제조될 수 있다.
한편, 앞서 도 2d를 참조하여 설명된 몰딩막(130)은 상기 최하층 기판(121)의 비활성면(124)을 덮을 수 없다. 즉, 상기 몰딩막(130)의 일면과 상기 제2 기판(121)의 비활성면(124)은 서로 공면(coplanar)을 이루므로, 상기 제2 기판(121)의 비활성면(124)은 외부에 노출될 수 있다. 이에 따라, 상기 제2 기판(121)의 상기 비활성면(124)을 보호하기 위해서는 별도의 몰딩막 형성 공정이 더 부가되어야만 한다. 본 발명은 상기 보호막(150)을 사용하여 상기 공면을 덮도록 함으로써, 상기 제2 기판(121)의 비활성면(124)을 덮기 위한 별도의 몰딩막 형성 공정이 부가되지 않을 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 패키지(100)는 계단 형상의 오프셋 적층 구조를 갖는 제1 및 제2 기판들(110, 120)을 포함한다. 이러한 반도체 패키지(100)는 기판들(110, 120)의 적층 구조를 단순화시킬 수 있어 반도체 패키 지(100)의 크기를 줄일 수 있다. 또한, 상기 반도체 패키지(100)는 상기 외부 접속단자(114)의 하부 둘레를 감싸도록 형성된 몰딩막(140)을 포함할 수 있다. 이에 따라, 상기 외부 접속단자(114)의 솔더 접합 신뢰성(Solder Joint Reliability : SJR)이 향상될 수 있다. 이에 더하여, 상기 반도체 패키지(100)는 상기 몰딩막(140)에 의해 덮혀지지 않는 상기 최하층 기판(121)의 비활성면(124)을 덮어 보호하는 상기 보호막(150)을 포함할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다. 도 3은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 3을 참조하면, 패키지 모듈(200)은 반도체 집적회로 칩(220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(220, 230)을 기판(210)에 설치함으로써, 상기 패키지 모듈(200)이 형성될 수 있다. 상기 패키지 모듈(200)은 기판(210) 일측에 구비된 외부연결단자(240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 4는 본 발명의 기술이 적용된 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 4를 참조하면, 전자 시스템(300)은 제어기(310), 입출력 장치(320) 및 기억 장치(330)를 포함할 수 있다. 상기 제어기(310), 입출력 장치(320) 및 기억 장치(330)는 버스(350, bus)를 통하여 서로 결합될 수 있다. 상기 버스(350)는 데이 터들이 이동하는 통로로 제공될 수 있다. 예컨대, 상기 제어기(310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(310) 및 기억 장치(330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(330)는 데이터 및/또는 상기 제어기(310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(340)를 더 포함할 수 있다. 상기 인터페이스(340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
상기 전자 시스템(300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 5는 본 발명의 기술이 적용된 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 5를 참조하면, 메모리 카드(400)는 비휘발성 기억 소자(410) 및 메모리 제어기(420)를 포함할 수 있다. 상기 비휘발성 기억 장치(410) 및 상기 메모리 제어기(420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(420)는 호스트(host, 430)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
도 1은 본 발명에 일 실시예에 따른 반도체 패키지를 보여주는 도면이다.
도 2a 내지 도 2f는 도 1에 도시된 반도체 패키지의 제조 과정을 설명하기 위한 도면들이다.
도 3은 본 발명에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 4는 본 발명에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 5는 본 발명의 기술이 적용된 비휘발성 기억 장치를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
*도면의 주요 부분에 대한 부호 설명*
100 : 반도체 패키지
110 : 제1 기판
120 : 제2 기판
130 : 본딩 와이어
140 : 몰딩막
150 : 보호막

Claims (17)

  1. 지지 플레이트 상에 보호막을 형성하는 것;
    상기 보호막 상에 기판들을 적층하는 것;
    상기 기판들을 전기적으로 연결하는 것;
    상기 지지 플레이트 상에 몰딩막을 형성하는 것; 및
    상기 기판들 상에 상기 보호막을 남기면서, 상기 지지 플레이트를 제거하는 것을 포함하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판들을 적층하는 것은 상기 보호막 상에 오프셋 적층 구조를 갖는 기판들로 이루어진 복수의 적층 구조체들을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  3. 제 2 항에 있어서,
    상기 적층 구조체들을 형성하는 것은
    상기 기판들을 계단 형상으로 적층하는 것; 및
    상기 기판들 상에 외부 접속단자를 갖는 베이스 기판을 적층하는 것을 포함하는 반도체 패키지 제조 방법.
  4. 제 3 항에 있어서,
    상기 기판들을 계단 형상을 갖도록 적층하는 것은 집적회로 칩 기판들을 적층하는 것을 포함하고,
    상기 베이스 기판을 적층하는 것은 상기 집적회로 칩 기판들 상에 인쇄회로기판을 적층하는 것을 포함하는 반도체 패키지 제조 방법.
  5. 제 3 항에 있어서,
    상기 기판들을 적층하는 것은 집적회로 칩 기판들을 적층하는 것을 포함하는 반도체 패키지 제조 방법.
  6. 제 3 항에 있어서,
    상기 몰딩막을 형성하는 것은 상기 외부 접속단자의 일부를 둘러싸면서 상기 베이스 기판을 덮는 몰딩막을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  7. 제 3 항에 있어서,
    상기 보호막은 상기 기판들 중 최하층 기판을 몰딩하는 반도체 패키지 제조 방법.
  8. 제 2 항에 있어서,
    상기 몰딩막을 형성한 이후에, 상기 적층 구조체들을 단위 반도체 패키지들 로 분리하는 것을 더 포함하는 반도체 패키지 제조 방법.
  9. 제 1 항에 있어서,
    상기 몰딩막은 에폭시 몰딩 컴파운드(EMC)를 포함하는 수지 물질로 형성되고,
    상기 보호막은 폴리이미드(polyimide)를 포함하는 접착성 물질로 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  10. 제 1 항에 있어서,
    상기 기판들을 전기적으로 연결하는 것은 상기 기판들 중 최인접하는 기판들을 전기적으로 연결하는 본딩 와이어를 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  11. 오프셋 적층 구조를 갖는 기판들;
    상기 기판들을 전기적으로 연결하는 본딩 와이어;
    상기 기판들 중 최하층 기판의 비활성면을 노출시키면서 상기 기판들을 몰딩하는 몰딩막; 및
    노출된 상기 최하층 기판의 비활성면을 덮는 보호막을 포함하되,
    상기 최하층 기판의 비활성면과 상기 몰딩막의 일면은 공면(coplanar)를 이루고, 상기 보호막은 상기 공면을 덮는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 기판들 중 최상층 기판은 외부 접속단자를 포함하되,
    상기 외부 접속단자의 일부는 상기 몰딩막에 의해 덮혀지고, 상기 외부 접속단자의 다른 일부는 외부에 노출된 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 기판들은 상기 외부 접속단자를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판과 상기 보호막 사이에 배치된 집적회로 칩 기판들을 포함하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 기판들은 집적회로 칩 기판인 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 기판들은 상기 기판들 각각의 활성면 일부가 노출되도록 계단 형상으로 적층된 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 본딩 와이어는 상기 기판들 중 최인접하는 기판들을 연결하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 몰딩막은 에폭시 몰딩 컴파운드를 포함하고,
    상기 보호막은 폴리이미드를 포함하는 반도체 패키지.
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