KR20080058186A - 옵셋 적층된 다이를 구비한 집적회로 패키지 시스템 - Google Patents

옵셋 적층된 다이를 구비한 집적회로 패키지 시스템 Download PDF

Info

Publication number
KR20080058186A
KR20080058186A KR1020070129217A KR20070129217A KR20080058186A KR 20080058186 A KR20080058186 A KR 20080058186A KR 1020070129217 A KR1020070129217 A KR 1020070129217A KR 20070129217 A KR20070129217 A KR 20070129217A KR 20080058186 A KR20080058186 A KR 20080058186A
Authority
KR
South Korea
Prior art keywords
integrated circuit
circuit die
die
layer
interdie
Prior art date
Application number
KR1020070129217A
Other languages
English (en)
Other versions
KR101485972B1 (ko
Inventor
치 키옹 친
Original Assignee
스태츠 칩팩 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스태츠 칩팩 엘티디 filed Critical 스태츠 칩팩 엘티디
Publication of KR20080058186A publication Critical patent/KR20080058186A/ko
Application granted granted Critical
Publication of KR101485972B1 publication Critical patent/KR101485972B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 집적회로 패키지 시스템(400)을 제공하는바, 상기 패키지 시스템(400)은, 제 1 집적회로 다이(110)를 제공하는 단계; 제 2 집적회로 다이(112)를 상기 제 1 집적회로 다이(110) 위에 접착하고, 상기 제 1 집적회로 다이(110)로부터 실질적으로 1차원적으로 옵셋시키는 단계; 상기 제 2 집적회로 다이(112) 위에 인터다이 층(102)을 형성하는 단계; 제 3 집적회로 다이(114)를 상기 인터다이 층(102) 위에 접착하고 상기 제 2 집적회로 다이(112)에 실질적으로 정렬시키는 단계; 및 제 4 집적회로 다이(116)를 상기 제 3 집적회로 다이(114) 위에 접착하고, 상기 제 1 집적회로 다이(110)에 대한 상기 제 2 집적회로 다이(112)처럼, 실질적으로 동일한 양 만큼 및 실질적으로 반대 방향으로 상기 제 4 집적회로 다이(116)를 상기 제 3 집적회로 다이(114)로부터 옵셋시키는 단계를 포함한다.
패키지 시스템, 옵셋 적층, 지그재그

Description

옵셋 적층된 다이를 구비한 집적회로 패키지 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH OFFSET STACKED DIE}
관련출원들에 대한 상호참조
본 출원은 2006년 12월 20일자로 출원된 미국출원(출원번호 60/871,134) 및 2007년 12월 4일자로 출원된 미국출원(출원번호 11/950,216)의 우선권을 주장한다.
일반적으로 본 발명은 집적회로 패키지에 관한 것이며, 보다 특별하게는 적층된 다이를 구비한 집적회로 패키지를 위한 시스템에 관한 것이다.
전자 제품들은 우리의 일상생활에서 없어서는 안될 부분이 되어가고 있다. 특히, 그중에서도 복잡한 집적회로들을 구비한 휴대용 전자제품들은 매우 흔할 뿐만 아니라, 그 배경기술에 대해서 전혀 고려함이 없이도 종종 사용되고 있다. 휴대폰, 휴대용 컴퓨터, 음성녹음기, 자동차, 비행기, 등등과 같은 많은 제품들은 매우 복잡한 기술을 내포하고 있다.
이들 제품들의 실질적인 모든 기능들 및 이들 제품들을 사용하는 목적과 더불어, 새로운 특질들, 속도, 데이터 또는 휴대성에 대한 요구는 지속적이다. 전자 산업에서는, 이러한 요구들로 인해서, 우리에게 익숙한 이러한 제품들 내에 포함된 집적회로 디바이스의 사이즈를 감소시키고, 유용성을 향상시키며, 성능을 향상시키고자 한다.
집적회로를 다른 회로와 인터페이스하기 위해서는, 집적회로를 리드 프레임(lead frame) 또는 기판(substrate) 상에 마운트하는 것이 일반적이다. 각각의 집적회로는 본딩 패드들을 갖는바, 상기 본딩 패드들은 극도로 섬세한 골드 와이어 또는 알루미늄 와이어를 이용하여 리드 프레임의 리드 핑거 패드들에 연결된다. 이후, 어셈블리들은, 몰딩 플라스틱 또는 세라믹 보디 내에 이들을 개별적으로 캡슐화함에 의해서 패키지되어, 집적회로 패키지를 생성한다.
집적회로 패키징 기술에서, 단일 회로기판(circuit board) 또는 기판(substrate) 상에 마운트되는 집적회로의 수는 점점 증가하고 있다. 새로운 패키징 디자인은, 물리적 사이즈 및 집적회로의 형상과 같은 폼 팩터(formfactor)에 있어서, 좀더 컴팩트하며, 전체 집적회로 밀도를 상당히 증가시킨다. 하지만, 집적회로 밀도는, 개별 집적회로를 기판 상에 마운트하는데에 이용가능한 "공간(real estate)" 에 의해서 계속적으로 제한되고 있으며, 패키지들의 사이즈에 의해 제한되고 있다.
가령, 개인 컴퓨터(PC), 컴퓨터 서버, 및 저장 서버들과 같은, 상당히 큰 폼 팩터 시스템에서도, 동일하거나 또는 더 작은 "공간(real estate)" 내에서 더 많은 집적회로를 요구하고 있다. 특히, 휴대폰, 디지털 카메라, 음악재생기, PDA 및 위치 기반 디바이스들과 같은 휴대용 개인 전자제품들에 대한 요구는, 집적회로의 밀도에 대한 상기 요구를 더욱 강요하고 있다.
증가된 집적회로 밀도에 대한 이러한 요구는, 다중칩 패키지(multi-chip package)의 개발을 이끌어 왔는바, 다중칩 패키지에서는 하나 이상의 집적회로가 패키지될 수 있다. 각각의 패키지들은 개별 집적회로에 대한 기계적 지지를 제공하며, 하나 이상의 배선 라인들의 층을 제공하는바, 상기 배선 라인들은 집적회로와 주변의 회로들을 전기적으로 연결할 수 있다.
현재의 다중칩 패키지들(통상적으로는 다중칩 모듈이라고도 지칭됨)은, 그 위에 별도의 집적회로 구성요소들의 세트가 직접 부착된 인쇄회로기판(PCB)을 포함하여 구성되는 것이 일반적이다. 이러한 다중칩 패키지들은, 집적회로의 밀도를 향상시키고, 소형화를 가능케하며, 신호전달 속도를 개선하고, 전체 집적회로 사이즈 및 무게를 감소시키고, 성능을 향상시키고, 비용을 절감하는 것으로 여겨져 왔는바, 이러한 것들은 컴퓨터 산업의 모든 주요한 목표이다.
패키지에서 적층될 수 있는 다이의 개수에는 여전히 제한들이 존재한다. 모든 본드 패드들을 한쪽 면에 갖는 동일한 다이를 적층하는 것은, 계단형 적층을 가능케하는바, 이는 다이들 사이에서 필요로 했던 두꺼운 스페이서들을 없앨 수 있다. 하지만, 다이를 적층하는 것은, 패키지 사이즈에 의해서 여전히 제한받는데, 과도한 적층(over-stacking)은 다이의 돌출(protrusion)을 야기하며, 이는 매우 긴 패키지를 필요로 한다.
구조적 통합성(integrity) 뿐만 아니라 향상된 밀도를 제공하고, 생산 수율 및 제품 신뢰성을 개선하기 위해서는, 집적회로 및 집적회로 패키지 제조에서의 최근 발전의 장점들에도 불구하고, 집적회로 디바이스와 집적회로 패키지 연결성 및 적층을 향상시킬 필요가 여전히 존재한다.
따라서, 향상된 다이 적층 및 치수를 제공할 수 있는 집적회로 패키지 시스템에 대한 요구는 여전히 남아 있다. 집적회로 특히, 휴대용 전자제품의 향상된 밀도에 대한 증가되는 요구를 고려하면, 이러한 문제들에 대한 해답을 찾는 것이 점차 더 중요해지고 있다.
이러한 문제점들에 대한 해결책들은 오랫동안 탐구되어 왔지만, 종래의 개발 노력들은 그 어떤 해결책도 가르치거나 제시하지 못했는바, 해당 기술분야의 당업자들은 이들 문제들에 대한 해결책들을 오랫동안 밝혀낼 수 없었다.
본 발명에서는 집적회로 패키지 시스템이 제공되는바, 상기 집적회로 패키지 시스템은, 제 1 집적회로 다이를 제공하는 단계; 제 2 집적회로 다이를 상기 제 1 집적회로 다이 위에 접착하고, 상기 제 1 집적회로 다이로부터 실질적으로 1차원적으로 옵셋시키는 단계; 상기 제 2 집적회로 다이 위에 인터다이 층을 형성하는 단계; 제 3 집적회로 다이를 상기 인터다이 층 위에 접착하고 상기 제 2 집적회로 다이에 실질적으로 정렬시키는 단계; 및 제 4 집적회로 다이를 상기 제 3 집적회로 다이 위에 접착하고, 상기 제 1 집적회로 다이에 대한 상기 제 2 집적회로 다이처럼, 실질적으로 동일한 양 만큼 및 실질적으로 반대 방향으로 상기 제 4 집적회로 다이를 상기 제 3 집적회로 다이로부터 옵셋시키는 단계를 포함한다.
본 발명의 소정 실시예들은 언급된 실시예들을 대체하거나 또는 이에 추가되거나 또는 앞서 설명된 바로부터 명백한 다른 실시태양을 갖는다. 본 발명의 실시태양들은, 첨부된 도면들을 참조하여 후술될 발명의 상세한 설명부분을 읽음으로서 해당 기술분야의 당업자들에게 명확해질 것이다.
다음의 실시예들은, 해당기술 분야의 당업자들이 본 발명을 만들고 이용할 수 있도록 충분히 자세하게 설명된다. 현재 개시된 바에 근거하여 다른 실시예들도 분명하다는 것이 이해되어야만 하며, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 시스템, 프로세스 또는 기계적 변형들이 만들어질 수도 있다는 것이 이해되어야만 한다.
후술될 발명의 상세한 설명에서, 수많은 특정한 세부사항들이 본 발명을 완전히 이해하도록 제공된다. 하지만, 본 발명은 이러한 특정한 세부사항들이 없이도 실시될 수도 있음은 명백할 것이다. 본 발명을 불명료하게 만드는 것을 회피하기 위해서, 잘 알려진 몇몇 회로들, 시스템 구성들, 및 공정 단계들은 상세히 설명되지 않는다. 마찬가지로, 시스템에 관한 실시예들을 도시하고 있는 도면들은 어느정도 개략적인 도면들이며 축적대로 그려진 것은 아니다. 특히, 명확한 표현을 위해서, 몇몇 치수들은 도면에서 매우 과장되게 표현되었다.
공통된 구성들을 갖는 다수의 실시예들이 개시 및 설명되었는바, 설명, 서술 및 비교의 간결 명확성을 위해서, 서로간에 유사한 구성들은 유사한 참조번호로 통상적으로 서술될 것이다. 상기 실시예들은 설명의 편의를 위해서 제 1 실시예, 제 2 실시예 등등으로 넘버링될 수도 있지만, 그외의 다른 중요성을 갖도록 의도된 것 은 아니며, 본 발명에 대한 제한 사항들을 제공하도록 의도된 것은 아니다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)" 이라는 용어는, 그 방향에 상관없이, 본 발명의 면(또는 표면)에 평행한 면으로 정의된다. 용어 "수직(vertical)" 은, 앞서 정의된 "수평"에 수직한 방향을 일컫는다. 가령, 상에(on), 위에(above) 밑에(below), 바닥(bottom), 탑(top), 사이드(side) (측벽에서의 사이드), 위쪽(higher), 아래쪽(lower), 상부(upper), 위로(over) 및 아래에(under) 와 같은 용어들은 수평면에 대해서 정의된다.
본 명세서에서 사용된 "상에(on)" 라는 용어는, 구성요소들 간의 직접 접촉을 의미 및 지칭한다. 본 명세서에서 사용된 "프로세싱" 이라는 용어는, 물질의 증착, 패터닝, 노광, 현상, 식각, 세정, 및/또는 물질의 제거 또는 전술한 구조를 형성하는데 필요한 트리밍(trimming)을 포함한다. 본 명세서에서 사용된 "시스템" 이라는 용어는, 상기 "시스템" 이라는 용어가 사용된 문맥에 따라서, 본 발명의 방법 및 장치를 의미 및 지칭한다.
이제 도1을 참조하면, 본 발명의 제 1 실시예에 따른 집적회로 패키지 시스템(100)의 측면도가 도시되어 있다. 상기 집적회로 패키지 시스템(100)은, 인터다이 층(interdie layer)(102)을 포함하는 것이 바람직한바, 인터다이 층(102)은 특히 인접한 다이에 실질적으로 정렬된다. 상기 인터다이 층(102)은, 실질적으로 정렬된 인접한 다이에 대해서, 이격(spacing), 구조적 통합성(structural integrity), 격리(isolation), 또는 전도(conductivity)를 제공할 수 있다.
가령, 지지 구조, 리드 프레임, 다이 패드, 또는 볼 그리드 어레이 기판과 같은 기판(104)은, 제 1 집적회로 다이(106)를 위한 마운팅 표면을 제공할 수 있다. 제 2 집적회로 다이(108)는 제 1 집적회로 다이(106) 위로 마운트될 수 있으며, 실질적으로 1 차원적으로(one dimension) 옵셋된다. 제 3 집적회로 다이(110)는 제 2 집적회로 다이(108) 위로 마운팅될 수 있으며, 제 2 집적회로 다이(108)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다.
이와 유사하게, 제 4 집적회로 다이(112)는 제 3 집적회로 다이(110) 위로 마운팅될 수 있으며, 제 3 집적회로 다이(110)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다. 제 5 집적회로 다이(114)는 인터다이 층(102) 위로 마운팅될 수 있으며, 제 4 집적회로 다이(112)에 실질적으로 정렬된다. 인터다이 층(102)은, 제 4 집적회로 다이(112) 또는 제 5 집적회로 다이(114)의 평면 면적(planar dimensions)과 동일하거나 또는 더 적은 평면 면적을 갖도록 형성될 수 있다.
제 6 집적회로 다이(116)는 제 5 집적회로 다이(114) 위로 마운팅될 수 있으며, 제 4 집적회로 다이(112)의 경우와 실질적으로 동일한 크기 및 실질적으로 반대 방향으로 옵셋된다. 제 7 집적회로 다이(118)는 제 6 집적회로 다이(116) 위로 마운팅될 수 있으며, 제 6 집적회로 다이(116)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다.
제 8 집적회로 다이(120)는 제 7 집적회로 다이(118) 위로 마운팅될 수 있으며, 제 7 집적회로 다이(118)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다. 아래쪽 다이 스택(122)은 계단형 또는 캐스케이드형 구조를 제공할 수 있다. 위쪽 다이 스택(124)은, 실질적으로 반대인(또는 거울에 비친) 계단형 또는 캐스케이드형 구조를 제공할 수 있다. 아래쪽 다이 스택(122) 및 위쪽 다이 스택(124)은 지그재그(zigzag), 꺽음 괄호(angle bracket : < >) 또는 셰브론(chevron) 형상을 구성할 수도 있다.
다이는 기판(104)에 접착될 수 있으며, 또는 가령, 전도성 또는 비전도성 접착제와 같은 접착층(126)을 이용하여 서로 접착될 수도 있다. 접착층(126)은 각각의 다이에 대해서 동일한 물질일 수도 있으며 또는 서로 다른 물질일 수도 있다. 예를 들면, 제 1 집적회로 다이(106)는 가령, 에폭시와 같은 접착층(126)을 이용하여 기판(104) 위에 접착될 수 있으며, 제 2 집적회로 다이(108)는 가령, 에폭시 또는 접착필름과 같은 접착제(126)를 이용하여 제 1 집적회로 다이(106) 위에 접착될 수 있다.
이와 유사하게, 배선(128)은 동일한 또는 상이한 물질 또는 기술일 수 있다. 예를 들면, 제 1 집적회로 다이(106)는, 가령, 본드 와이어, 평면 배선(planar interconnection), 전도성 볼(conductive ball)과 같은 배선(128)에 의해서 기판(104)에 전기적으로 연결될 수 있다. 인터다이 층(102)은, 제 4 집적회로 다이(112) 위의 배선(128)이, 제 4 집적회로 다이의 높이(또는 두께) 보다 더 높은 루프 높이를 갖는 것을 가능케 한다.
물질 또는 기술 이외에도 상기 배선(128)은, 동일한 스택내의 상이한 다이들로 연결되거나, 상기 지지 구조에 공통으로 연결되거나, 또는 상기 기판(104)에 개별적으로 연결된 것과 같은, 다중 레벨(또는 모드)의 접속가능성(connectivity)을 제공할 수 있다. 상기 배선(128)은, 집적회로 패키지 시스템(100)에 대해서 전기적 신호 또는 전기적 레벨을 위한 전기적 접속을 제공할 수 있다.
설명을 위한 목적으로, 집적회로 패키지 시스템(100)은 지그재그, 꺽음 괄호, 또는 셰브론 형상을 갖는 것으로 도시되었지만, 임의의 옵셋 구성이 이용될 수도 있음을 유의해야 한다. 더 나아가, 임의 개수의 다이, 임의 개수의 인터다이 층(102), 임의 개수의 옵셋 방향, 임의 개수의 방향 전환이 사용될 수도 있으며, 따라서 공간이 매우 부족한 상황하에서도 상당히 더 많은 기능들을 제한된 공간 내에 추가할 수 있다.
옵셋 적층 다이를 구비한 집적회로 패키지 시스템(100)에 의하면, 패키지 폼 팩터 내에서 적어도 50% 이상 더 많은 적층 다이들을 갖는 것을 가능케 하며, 배선(128)이 다이 높이(또는 두께)보다 더 높은 루프 높이를 갖는 것을 가능케 한다는 점이 밝혀졌다. 또한, 본 발명에 따른 적층 방법은 다이 돌출을 방지하며 따라서, 8개 또는 그 이상의 많은 다이들이 패키지 내에서 적층될 수 있다.
이제 도2를 참조하면, 다이 접착 상태의 집적회로 패키지 시스템(100)의 평면도가 도시되어 있다. 제 1 집적회로 다이(106)는 기판(104) 위로 마운트될 수 있다. 제 2 집적회로 다이(108)는, 제 1 집적회로 다이(106) 위로 마운트될 수 있으며, 가령, 왼편으로의 수평 옵셋과 같이, 실질적으로 1차원적으로 제 1 집적회로 다이(106)로부터 옵셋될 수 있다.
이와 유사하게, 제 3 집적회로 다이(110)는 제 2 집적회로 다이(108) 위로 마운트될 수 있으며, 상기 제 3 집적회로 다이(110)는, 제 2 집적회로 다이(108)가 제 1 집적회로 다이(106)에 대해서 옵셋된 것처럼, 실질적으로 동일한 방향 또는 실질적으로 동일한 양만큼 제 2 집적회로 다이(108)로부터 옵셋될 수 있다. 이러한 마운팅 또는 접착은, 도1에 도시된 바와같은 계단형 또는 캐스케이드형 구성을 제공한다.
또한, 제 4 집적회로 다이(112) 제 3 집적회로 다이(110) 위로 마운트될 수 있으며, 제 3 집적회로 다이(110)가 제 2 집적회로 다이(108)에 대해서 옵셋된 것처럼, 실질적으로 동일한 방향 또는 실질적으로 동일한 양만큼 제 3 집적회로 다이(110)로부터 옵셋될 수 있다. 이러한 마운팅 또는 접착은, 도1에 도시된 바와같은 계단형 또는 캐스케이드형 구성을 제공한다.
인터다이 층(102)은 제 4 집적회로 다이(112) 위로 적용될 수 있는바, 인터다이 층(102)은 제 4 집적회로 다이(112) 또는 제 5 집적회로 다이(114)의 평면보다 더 적은 평면을 갖는다. 인터다이 층(102)의 평면은, 도1의 제 5 집적회로 다이(114)와 접촉함이 없이 제 4 집적회로 다이(112) 위로 배선(128)이 연결될 수 있도록 하는 이격(spacing)을 제공한다.
상기 평면도는 서로 서로 옵셋된 4개의 직사각형 다이를 도시하고 있는바, 인터다이 층(102)은 최상부 직사각형 다이 위에 놓여있다. 설명을 위한 목적으로, 4개의 다이는 실질적으로 동일한 치수를 갖고 있는 것으로 도시되었지만, 이러한 다이들은 전체 패키지 사이즈를 포함하는 최적화를 위해서 임의의 사이즈 및 임의의 형상을 가질 수도 있으며, 임의의 선택된 다이에 대해서 임의의 사이즈 및 임의의 형상을 가질 수도 있음을 유의해야 한다.
또한, 설명을 위한 목적으로, 상기 배선(128)은 다이들의 활성면들 위에 연결된 본드 와이어들로서 도시되었는바, 바로 위의 다이는 연결된 다이로부터 옵셋된다. 하지만, 이러한 본드 와이어들의 사용이, 플립칩 다이를 이용하는 것과 같이 마주보는 활성면들을 갖는 다이들 사이에서 전도성 볼들(balls)의 사용을 배제하는 것은 아니다.
이제 도3을 참조하면, 본 발명의 제 2 실시예에 따른 집적회로 패키지 시스템(300)의 측면도가 도시되어 있다. 집적회로 패키지 시스템(100)과 유사하게, 집적회로 패키지 시스템(300)은, 필름내의 와이어 기법(wire in film technology)과 같은, 인터다이 층(302)을 포함하는 것이 바람직하다. 인터다이 층(302)은, 실질적으로 정열된 인접한 다이에 대해서 이격, 구조적 통합성, 또는 격리를 제공할 수 있다.
가령, 지지 구조, 리드 프레임, 다이 패드, 또는 볼 그리드 어레이 기판과 같은 기판(304)은, 제 1 집적회로 다이(306)를 위한 마운팅 표면을 제공할 수 있다. 제 2 집적회로 다이(308)는 제 1 집적회로 다이(306) 위로 마운트될 수 있으며, 실질적으로 1 차원적으로(one dimension) 옵셋된다. 제 3 집적회로 다이(310)는 제 2 집적회로 다이(308) 위로 마운팅될 수 있으며, 제 2 집적회로 다이(308)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다.
이와 유사하게, 제 4 집적회로 다이(312)는 제 3 집적회로 다이(310) 위로 마운팅될 수 있으며, 제 3 집적회로 다이(310)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다. 제 5 집적회로 다이(314)는 인터다이 층(302) 위로 마운팅될 수 있으며, 제 4 집적회로 다이(312)에 실질적으로 정렬된다. 인터다이 층(302)은, 제 4 집적회로 다이(312) 또는 제 5 집적회로 다이(314)의 평면 면적(planar dimensions)과 동일하거나 또는 더 적은 평면 면적을 갖도록 형성될 수 있다.
제 6 집적회로 다이(316)는 제 5 집적회로 다이(314) 위로 마운팅될 수 있으며, 제 4 집적회로 다이(312)의 경우와 실질적으로 동일한 크기 및 실질적으로 반대 방향으로 옵셋된다. 제 7 집적회로 다이(318)는 제 6 집적회로 다이(316) 위로 마운팅될 수 있으며, 제 6 집적회로 다이(316)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다.
제 8 집적회로 다이(320)는 제 7 집적회로 다이(318) 위로 마운팅될 수 있으며, 제 7 집적회로 다이(318)와 같이, 실질적으로 동일한 크기 및 실질적으로 동일한 방향으로 옵셋된다. 아래쪽 다이 스택(322)은 계단형 또는 캐스케이드형 구조를 제공할 수 있다. 위쪽 다이 스택(324)은, 실질적으로 반대인(또는 거울에 비친) 계단형 또는 캐스케이드형 구조를 제공할 수 있다. 아래쪽 다이 스택(322) 및 위쪽 다이 스택(324)은 지그재그(zigzag), 꺽음 괄호(angle bracket : < >) 또는 셰브론(chevron) 형상을 구성할 수도 있다.
다이는 기판(304)에 접착될 수 있으며, 또는 가령, 전도성 또는 비전도성 접착제와 같은 접착층(326)을 이용하여 서로 접착될 수도 있다. 접착층(326)은 각각의 다이에 대해서 동일한 물질일 수도 있으며 또는 서로 다른 물질일 수도 있다. 예를 들면, 제 1 집적회로 다이(306)는 가령, 에폭시와 같은 접착층(326)을 이용하 여 기판(304) 위에 접착될 수 있으며, 제 2 집적회로 다이(308)는 가령, 에폭시 또는 접착필름과 같은 접착제(326)를 이용하여 제 1 집적회로 다이(306) 위에 접착될 수 있다.
이와 유사하게, 배선(328)은 동일한 또는 상이한 물질 또는 기술일 수 있다. 예를 들면, 제 1 집적회로 다이(306)는, 가령, 본드 와이어, 평면 배선(planar interconnection), 전도성 볼(conductive ball)과 같은 배선(328)에 의해서 기판(304)에 전기적으로 연결될 수 있다. 인터다이 층(302)은, 제 4 집적회로 다이(312) 위의 배선(328)이, 제 4 집적회로 다이의 높이(또는 두께) 보다 더 높은 루프 높이를 갖는 것을 가능케 한다.
물질 또는 기술 이외에도 상기 배선(328)은, 동일한 스택내의 상이한 다이들로 연결되거나, 상기 지지 구조에 공통으로 연결되거나, 또는 상기 기판(304)에 개별적으로 연결된 것과 같은, 다중 레벨(또는 모드)의 접속가능성(connectivity)을 제공할 수 있다. 상기 배선(328)은, 집적회로 패키지 시스템(300)에 대해서 전기적 신호 또는 전기적 레벨을 위한 전기적 접속을 제공할 수 있다.
또한, 상기 배선(328)은, 가령 필름내의 와이어 기법(wire in film technology)과 같은 공정 프로세스에 의해서, 적어도 부분적으로 상기 인터다이 층(302) 내에 형성될 수 있다. 인터다이 층(302)은 배선(328)의 일부를 감쌀수 있는바, 따라서, 상기 배선(328)에 대해서 또는 실질적으로 정렬된 인접한 다이에 대해서 이격, 구조적 통합성, 또는 격리를 제공할 수 있다. 설명을 위한 목적으로, 상기 배선(328)은 본드 와이어들로서 도시되었지만, 임의의 연결 물질 또는 임의의 연결 기법이 사용될 수도 있음을 유의해야 한다.
이제 도4를 참조하면, 본 발명의 일실시예에 따라 집적회로 패키지 시스템(100)을 제조하기 위한 집적회로 패키지 시스템(400)의 순서도가 도시되어 있다. 상기 시스템(400)은, 블록 402에서, 제 1 집적회로 다이를 제공하는 단계; 블록 404에서, 제 2 집적회로 다이를 상기 제 1 집적회로 다이 위에 접착하고, 상기 제 1 집적회로 다이로부터 실질적으로 1차원적으로 옵셋시키는 단계; 블록 406에서, 상기 제 2 집적회로 다이위에 인터다이 층을 형성하는 단계; 블록 408에서, 제 3 집적회로 다이를 상기 인터다이 층 위에 접착하고 상기 제 2 집적회로 다이에 실질적으로 정렬시키는 단계; 및 단계 410에서, 제 4 집적회로 다이를 상기 제 3 집적회로 다이 위에 접착하고, 상기 제 2 집적회로 다이가 상기 제 1 집적회로 다이에 대해서 옵셋된 것처럼, 실질적으로 동일한 양만큼 및 실질적으로 반대 방향으로 상기 제 4 집적회로 다이를 상기 제 3 집적회로 다이로부터 옵셋시키는 단계를 포함한다.
좀더 상세하게는, 본 발명의 일실시예에 따른 집적회로 패키지 시스템(100)의 방법 및 장치를 제공하는 시스템은 다음과 같이 수행된다.
1. 제 1 집적회로 다이를 제공한다.
2. 제 2 집적회로 다이를 상기 제 1 집적회로 다이 위에 접착하고, 상기 제 1 집적회로 다이로부터 실질적으로 1차원적으로 옵셋시킨다.
3. 상기 제 2 집적회로 다이위에 인터다이 층을 형성한다.
4. 상기 인터다이 층 인근에 배선을 형성한다.
5. 제 3 집적회로 다이를 상기 인터다이 층 위에 접착하고 상기 제 2 집적회로 다이에 실질적으로 정렬시킨다.
6. 제 4 집적회로 다이를 상기 제 3 집적회로 다이 위에 접착하고, 상기 제 1 집적회로 다이에 대한 상기 제 2 집적회로 다이처럼, 실질적으로 동일한 양만큼 및 실질적으로 반대 방향으로 상기 제 4 집적회로 다이를 상기 제 3 집적회로 다이로부터 옵셋시킨다.
따라서, 본 발명에 따른 집적회로 패키지 시스템은, 중요하며, 지금까지 알려지지 않았으며 이용가능하지 않았던 해결책들, 성능들 및 기능적 실시태양을 제공한다. 결과적인 프로세스들 및 구성들은, 직접적이며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 정확하고, 민감하며 및 효과적인바, 용이하고, 효율적이며 경제적인 제조, 응용예 및 사용을 위해서 공지된 기술들을 적용함으로서 구현될 수 있다.
비록, 본 발명은 특정한 최적 실시모드에 관하여 설명되었지만, 앞서 설명된 내용을 참조한다면, 수많은 대체예들, 수정예들 및 변형예들이 가능함은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항의 범위내에 속하는 이러한 모든 대체예들, 수정예들 및 변형예들을 포괄하도록 의도된다. 본 명세서에서 이제까지 설명된 모든 내용들 또는 첨부된 도면에서 도시된 모든 내용들은, 예시적이며 비제한적인 의미로 해석되어야만 한다.
도1은 본 발명의 제 1 실시예에 따른 집적회로 패키지 시스템의 측면도이다.
도2는 다이 접착 상태에서 집적회로 패키지 시스템의 평면을 도시한 도면이다.
도3은 본 발명의 제 2 실시예에 따른 집적회로 패키지 시스템의 측면도이다.
도4는 본 발명의 일실시예에 따른 집적회로 패키지 시스템을 제조하기 위한 집적회로 패키지 시스템의 순서도이다.

Claims (10)

  1. 집적회로 패키지 시스템(400)에 있어서,
    제 1 집적회로 다이(110)를 제공하는 단계;
    제 2 집적회로 다이(112)를 상기 제 1 집적회로 다이(110) 위에 접착하고, 상기 제 1 집적회로 다이(110)로부터 실질적으로 1차원적으로 옵셋시키는 단계;
    상기 제 2 집적회로 다이(112) 위에 인터다이 층(102)을 형성하는 단계;
    제 3 집적회로 다이(114)를 상기 인터다이 층(102) 위에 접착하고 상기 제 2 집적회로 다이(112)에 실질적으로 정렬시키는 단계; 및
    제 4 집적회로 다이(116)를 상기 제 3 집적회로 다이(114) 위에
    접착하고, 상기 제 1 집적회로 다이(110)에 대한 상기 제 2 집적회로 다이처럼, 실질적으로 동일한 양 만큼 및 실질적으로 반대 방향으로 상기 제 4 집적회로 다이(116)를 상기 제 3 집적회로 다이(114)로부터 옵셋시키는 단계
    를 포함하여 이루어진 집적회로 패키지 시스템.
  2. 제 1 항에 있어서,
    상기 인터다이 층(102)을 형성하는 단계는,
    배선(128)을 위한 이격을 제공하는 것을 포함하는 집적회로 패키지 시스템.
  3. 제 1 항에 있어서,
    상기 제 2 집적회로 다이(112)의 높이보다 더 높은 루프 높이를 갖는 배선(128)을 형성하는 단계를 더 포함하는 집적회로 패키지 시스템.
  4. 제 1 항에 있어서,
    상기 인터다이 층(102)에 인접한 배선(128)을 형성하는 단계를 더 포함하는 집적회로 패키지 시스템.
  5. 제 1 항에 있어서,
    배선(128)을 상기 인터다이 층(302) 내에 부분적으로 형성하는 단계를 더 포함하는 집적회로 패키지 시스템.
  6. 집적회로 패키지 시스템(100)에 있어서,
    제 1 집적회로 다이(110);
    상기 제 1 집적회로 다이(110) 위에 있으며 상기 제 1 집적회로 다이(110)로부터 실질적으로 1차원적으로 옵셋된 제 2 집적회로 다이(112);
    상기 제 2 집적회로 다이(112) 위의 인터다이 층(102);
    상기 인터다이 층(102) 위에 있으며 상기 제 2 집적회로 다이(112)에 실질적으로 정렬된 제 3 집적회로 다이(114); 및
    상기 제 3 집적회로 다이(114) 위에 있으며, 상기 제 1 집적회로 다이(110)에 대한 상기 제 2 집적회로 다이(112)처럼, 실질적으로 동일한 양 만큼 및 실질적 으로 반대 방향으로 상기 제 3 집적회로 다이(114)로부터 옵셋된 제 4 집적회로 다이(116)
    를 포함하여 이루어진 집적회로 패키지 시스템.
  7. 제 6 항에 있어서,
    상기 인터다이 층(102)은 배선(128)을 위한 이격을 포함하는 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제 6 항에 있어서,
    상기 제 2 집적회로 다이(112)의 높이보다 더 높은 루프 높이를 갖는 배선(128)을 더 포함하는 집적회로 패키지 시스템.
  9. 제 6 항에 있어서,
    상기 인터다이 층(102)에 인접한 배선(128)을 더 포함하는 집적회로 패키지 시스템.
  10. 제 6 항에 있어서,
    상기 인터다이 층(302) 내에 부분적으로 형성된 배선(128)을 더 포함하는 집적회로 패키지 시스템.
KR20070129217A 2006-12-20 2007-12-12 옵셋 적층된 다이를 구비한 집적회로 패키지 시스템 KR101485972B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US87113406P 2006-12-20 2006-12-20
US60/871,134 2006-12-20
US11/950,216 US8242607B2 (en) 2006-12-20 2007-12-04 Integrated circuit package system with offset stacked die and method of manufacture thereof
US11/950,216 2007-12-04

Publications (2)

Publication Number Publication Date
KR20080058186A true KR20080058186A (ko) 2008-06-25
KR101485972B1 KR101485972B1 (ko) 2015-01-23

Family

ID=39541681

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20070129217A KR101485972B1 (ko) 2006-12-20 2007-12-12 옵셋 적층된 다이를 구비한 집적회로 패키지 시스템

Country Status (4)

Country Link
US (1) US8242607B2 (ko)
JP (1) JP5263811B2 (ko)
KR (1) KR101485972B1 (ko)
TW (1) TWI499028B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법
KR101119031B1 (ko) * 2008-11-11 2012-03-16 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
KR100886717B1 (ko) * 2007-10-16 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
TWI415201B (zh) * 2007-11-30 2013-11-11 矽品精密工業股份有限公司 多晶片堆疊結構及其製法
JP5150243B2 (ja) * 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
JP5207868B2 (ja) * 2008-02-08 2013-06-12 ルネサスエレクトロニクス株式会社 半導体装置
CN101999167B (zh) 2008-03-12 2013-07-17 伊文萨思公司 支撑安装的电互连管芯组件
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
JP4776675B2 (ja) 2008-10-31 2011-09-21 株式会社東芝 半導体メモリカード
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101013563B1 (ko) * 2009-02-25 2011-02-14 주식회사 하이닉스반도체 스택 패키지
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
CN102473697B (zh) * 2009-06-26 2016-08-10 伊文萨思公司 曲折配置的堆叠裸片的电互连
KR101026488B1 (ko) * 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
KR20110044077A (ko) * 2009-10-22 2011-04-28 삼성전자주식회사 반도체 패키지 구조물
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
JP5579879B2 (ja) * 2010-03-18 2014-08-27 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド オフセットダイスタッキングを用いたマルチチップパッケージ
KR20110138789A (ko) * 2010-06-22 2011-12-28 하나 마이크론(주) 적층형 반도체 패키지
US8502375B2 (en) 2010-06-29 2013-08-06 Sandisk Technologies Inc. Corrugated die edge for stacked die semiconductor package
KR20120024099A (ko) * 2010-09-06 2012-03-14 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR101213288B1 (ko) 2011-01-25 2012-12-18 하나 마이크론(주) 계단식 적층구조를 갖는 반도체 패키지 및 그의 제조방법
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9230942B2 (en) 2013-02-26 2016-01-05 Sandisk Information Technology (Shanghai) Co., Ltd. Semiconductor device including alternating stepped semiconductor die stacks
US9412722B1 (en) * 2015-02-12 2016-08-09 Dawning Leading Technology Inc. Multichip stacking package structure and method for manufacturing the same
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US11171114B2 (en) * 2015-12-02 2021-11-09 Intel Corporation Die stack with cascade and vertical connections
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
JP2019161095A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体装置
US11139283B2 (en) * 2018-12-22 2021-10-05 Xcelsis Corporation Abstracted NAND logic in stacks
US11282814B2 (en) 2019-12-27 2022-03-22 Micron Technology, Inc. Semiconductor device assemblies including stacked individual modules

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3007023B2 (ja) * 1995-05-30 2000-02-07 シャープ株式会社 半導体集積回路およびその製造方法
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP3768761B2 (ja) 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
JP3813788B2 (ja) 2000-04-14 2006-08-23 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2002359346A (ja) 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
TWI322448B (en) * 2002-10-08 2010-03-21 Chippac Inc Semiconductor stacked multi-package module having inverted second package
DE102004049356B4 (de) * 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
JP4674113B2 (ja) 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI255492B (en) * 2005-05-25 2006-05-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US20070085184A1 (en) * 2005-10-13 2007-04-19 Stats Chippac Ltd. Stacked die packaging system
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101119031B1 (ko) * 2008-11-11 2012-03-16 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20120006352A (ko) * 2010-07-12 2012-01-18 삼성전자주식회사 고밀도 반도체 패키지, 패키지 온 패키지 및 그의 제조방법

Also Published As

Publication number Publication date
JP2008160119A (ja) 2008-07-10
JP5263811B2 (ja) 2013-08-14
TW200832672A (en) 2008-08-01
US20080150158A1 (en) 2008-06-26
TWI499028B (zh) 2015-09-01
KR101485972B1 (ko) 2015-01-23
US8242607B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
KR101485972B1 (ko) 옵셋 적층된 다이를 구비한 집적회로 패키지 시스템
US9230898B2 (en) Integrated circuit packaging system with package-on-package and method of manufacture thereof
US7659609B2 (en) Integrated circuit package-in-package system with carrier interposer
TWI478250B (zh) 具有可設置的積體電路晶粒之可設置的積體電路封裝件系統
KR101476385B1 (ko) 접착성 스페이싱 구조들을 갖는 마운트가능한 집적회로패키지-인-패키지 시스템
US8198735B2 (en) Integrated circuit package with molded cavity
KR101542216B1 (ko) 패키지가 집적된 집적회로 패키지 시스템
TWI485787B (zh) 具有偏移堆疊與防溢料結構的積體電路封裝件系統
US8143098B2 (en) Integrated circuit packaging system with interposer and method of manufacture thereof
US20100133534A1 (en) Integrated circuit packaging system with interposer and flip chip and method of manufacture thereof
KR20090101116A (ko) 적층 가능한 소자용 집적회로 패키지 시스템 및 그 제조 방법
KR20090063088A (ko) 오프셋 적층형 집적회로 패키지 시스템
KR20060118363A (ko) 오프셋 집적 회로 패키지-온-패키지 적층 시스템
KR20100049283A (ko) 반도체 패키지 및 그 제조 방법
US10008476B2 (en) Stacked semiconductor package including a smaller-area semiconductor chip
KR20130000319A (ko) 수직 상호연결들을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
KR20110130365A (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
US20080315406A1 (en) Integrated circuit package system with cavity substrate
US9402315B2 (en) Semiconductor package having magnetic connection member
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
US9543277B1 (en) Wafer level packages with mechanically decoupled fan-in and fan-out areas
US7777354B2 (en) Integrated circuit package system with leaded package
US7701042B2 (en) Integrated circuit package system for chip on lead
TW200840004A (en) Memory card structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180108

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190109

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200109

Year of fee payment: 6