KR20130042267A - 반도체 패키지 및 이를 제조하는 방법 - Google Patents

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KR20130042267A
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semiconductor
semiconductor chip
thickness
semiconductor chips
package substrate
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정은희
이희철
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Abstract

반도체 패키지 및 이를 제조하는 방법을 제공한다. 반도체 패키지는, 패키지 기판, 패키지 기판 상에 실장되며, 다수의 반도체 칩들을 포함하는 반도체 칩 구조물 및 패키지 기판 상에 반도체 칩 구조물을 덮는 몰딩부를 포함하되, 다수의 반도체 칩들은 일 측으로 치우친 계단식으로 수직 적층되며, 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 평균 두께보다 크다.

Description

반도체 패키지 및 이를 제조하는 방법{Semiconductor Package and Method of manufacturing the same}
본 발명은 반도체 패키지 및 이를 제조하는 방법에 관련된 것으로서, 더욱 상세하게는 다중 스택(multi-stack) 반도체 패키지 및 이를 제조하는 방법에 관련된 것이다.
전자제품이 소형화 기능화 되어감에 따라, 다수의 반도체 칩들은 하나의 패키지 내에 실장하는 기술이 요구되고 있다. 다중 스택(multi-stack) 반도체 패키지는 패키지 기판 상에 반도체 칩들을 수직 방향으로 적층하는 패키지이다. 상기 패키지 기판 상에 적층되는 반도체 칩들이 증가함에 따라 반도체 칩들을 보호하기 위한 몰드부를 형성하는 공정에서 어려움이 있다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 적층된 다수의 반도체 칩들의 보호를 위한 몰딩 시, 다수의 반도체 칩들이 무너지지 않으며 몰드부 내 보이드 생성을 억제하는 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 패키지를 제공하는 데 있다. 상기 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 실장되며, 다수의 반도체 칩들을 포함하는 반도체 칩 구조물 및 상기 패키지 기판 상에 반도체 칩 구조물을 덮는 몰딩부를 포함하되, 상기 다수의 반도체 칩들은 일 측으로 치우친 계단식으로 수직 적층되며, 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 평균 두께보다 크다.
본 발명의 일 실시예에 따르면, 상기 최상단의 반도체 칩의 두께는 상기 하부의 반도체 칩들의 평균 두께보다 1.8배 내지 2.5배일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩들 각각은, 일 측에 형성된 칩 패드를 포함하며, 상기 반도체 칩들은 각각의 칩 패드를 노출시키도록 일 측으로 이동하여 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩 구조물은, 상기 패키지 기판에 인접하게 배치되며 제1 두께를 갖는 제1 반도체 칩, 상기 제1 반도체 칩 상에 수직 적층되며 제2 두께를 갖는 제2 내지 제n-1 반도체 칩들 및 상기 제n-1 반도체 칩 상에 배치되며 제3 두께를 갖는 제n 반도체 칩을 포함하되, 상기 제n 반도체 칩이 최상단의 칩이며, 상기 제3 두께는 상기 제2 두께의 2배이며, 상기 제1 두께는 상기 제2 두께보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩 구조물은, 다수 개의 반도체 칩들로 구성된 그룹들을 포함하되, 각 그룹 내 첫 번째 반도체 칩의 제1 두께는 상기 그룹 내 다른 반도체 칩들의 제2 두께보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 두께는 상기 제2 두께의 2배 내지 3배일 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 그룹들 중 홀수 번째 그룹 내 반도체 칩들은 제1 방향으로 치우쳐 적층되며, 짝수 번째 그룹 내 반도체 칩들은 상기 제1 방향에 대향하는 제2 방향으로 치우쳐 적층될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩 구조물은, 상기 패키지 기판 및 상기 반도체 칩 구조물 사이, 상기 반도체 칩들 사이에 배치되어 각각을 접착시키는 칩 접착 필름들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 패키지는, 상기 패키지 기판 및 상기 반도체 칩 구조물을 전기적으로 연결하는 연결 부재 및 상기 패키지 기판에 전기적으로 연결되는 외부 단자를 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 패키지 제조 방법을 제공하는 데 있다. 상기 반도체 패키지 제조 방법은, 패키지 기판 상에 다수의 반도체 칩들을 일 측으로 치우치도록 계단식으로 수직 적층하여, 반도체 칩 구조물을 형성하는 단계, 상기 반도체 칩 구조물이 형성된 패키지 기판으로 몰드부 액상 원료를 플로우하는 단계 및 상기 몰드부 액상 원료를 경화시켜, 상기 반도체 칩 구조물을 보호하는 몰드부를 형성하는 단계를 포함하되, 상기 반도체 칩들 중 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 평균 두께보다 크다.
본 발명의 개념에 따른 실시예들에 따르면, 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 두께보다 커 몰드부를 형성하는 동안 받는 스트레스를 견딜 수 있다. 따라서, 상기 반도체 칩들이 쓰러지는 현상을 억제할 수 있다. 또한, 상기 반도체 칩들이 그 형상을 유지함으로써, 몰드부 액상 원료가 상기 반도체 칩들 사이로 용이하게 플로우됨으로써, 몰드부 내 보이드 생성을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 변형예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 8a 및 도 8b는 도 7에 도시된 몰드부를 형성하는 공정을 설명하기 위한 단면도들이다.
도 9a 내지 도 9c는 표 1에 따라 제조된 반도체 패키지들을 보여주는 단면 사진들이다.
도 10은 도 9a 내지 도 9b의 실험 결과를 나타내는 그래프이다.
도 11은 표 2에 대한 실험 결과를 나타내는 그래프이다.
도 12a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 12b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 패키지)
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 패키지는, 패키지 기판(100), 반도체 칩 구조물(110), 연결 부재(120), 몰드부(130) 및 외부 단자(140)를 포함할 수 있다.
상기 패키지 기판(100)은 인쇄회로기판(Printed Circuit Board: PCB)일 수 있다. 상기 패키지 기판(100)은 상기 반도체 칩 구조물(110)이 실장되는 일 면 및 상기 일 면에 대향하는 타 면을 포함할 수 있다. 상기 일 면에는 제1 패드(102)가 배치될 수 있다. 상기 제1 패드(102)는 상기 반도체 칩 구조물(110)과 전기적으로 연결될 수 있다. 상기 타 면에는 외부 단자(140)와 전기적으로 연결되는 제2 패드(104)가 배치될 수 있다. 상기 패키지 기판(100) 내부에는 다수의 회로 패턴들(106)이 배치될 수 있다.
상기 반도체 칩 구조물(110)은 상기 패키지 기판(100)의 일 면에 실장될 수 있다. 상기 반도체 칩 구조물(110)은 다수의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80) 및 상기 반도체 칩들 사이를 접착하는 칩 접착 필름들(12, 22, 32, 42, 52, 62, 72, 82)을 포함할 수 있다. 상기 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)은 상기 패키지 기판(100)의 일 면에 대하여 수직 방향으로 적층될 수 있다.
상기 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)은 일 측에 칩 패드들(14, 24, 34, 44, 54, 64, 74, 84)가 배치될 수 있다. 여기에서 상기 다수의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)이 수직 방향으로 적층될 때, 상기 칩 패드들(14, 24, 34, 44, 54, 64, 74, 84)이 노출되도록 일 측으로 치우쳐(offset) 적층될 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 칩 구조물(110)의 최상단의 반도체 칩(80)의 두께(W3)는, 다른 반도체 칩들(10, 20, 30, 40, 50, 60, 70)의 평균 두께보다 실질적으로 클 수 있다. 상기 반도체 칩 구조물(110)에 대한 설명은 이후에 상세하게 하기로 한다.
상기 연결 부재(120)는 상기 반도체 칩 구조물(110)을 상기 패키지 기판(100)과 전기적으로 연결시킬 수 있다. 일 예로, 상기 연결 부재(120)는 본딩 와이어(bonding wire)일 수 있다. 상기 본딩 와이어는 상기 반도체 칩 구조물(110)의 다수의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)을 서로 전기적으로 연결하고, 상기 다수의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)을 최종적으로 패키지 기판(100)과 전기적으로 연결할 수 있다.
상기 몰드부(130)는 상기 패키지 기판(100)의 일 면 상에 반도체 칩 구조물(110)을 덮으며 배치될 수 있다. 상기 몰드부(130)는 EMC(epoxy molding compound)일 수 있다. 상기 외부 단자(140)는 상기 패키지 기판(100)의 타 면의 제2 패드(104)와 전기적으로 연결될 수 있다. 상기 외부 단자(140)는 솔더 볼(solder ball)일 수 있다.
이하에서는 상기 반도체 칩 구조물(110)에 대하여 상세하게 설명하기로 한다. 상기 반도체 칩 구조물(110)이 8개의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)을 포함하는 경우를 예시적으로 설명하기로 한다.
상기 패키지 기판(100)에 인접한 최하부의 반도체 칩을 제1 반도체 칩(10)이라 하고, 최상단의 반도체 칩을 제8 반도체 칩(80)이라 한다. 상기 제1 반도체 칩은 제1 두께(W1)를 가지며, 상기 패키지 기판(100)과 제1 칩 접착 필름(12)에 의해 접착될 수 있다.
상기 제1 반도체 칩(10) 상에 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)이 순차적으로 적층될 수 있다. 이때, 상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)은 제1 내지 제6 칩 패드들(14, 24, 34, 44, 54, 64)을 노출시키도록 일 측으로 치우친 계단식 형태로 적층될 수 있다. 상기 제1 내지 제6 반도체 칩들(20, 30, 40, 50, 60, 70) 사이는 제2 내지 제7 칩 접착 필름들(12, 22, 32, 42, 52, 62, 72)에 의해 접착될 수 있다.
상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)은 서로 동일한 제2 두께(W2)를 가질 수 있다. 상기 제2 두께(W2)는 상기 제1 두께(W1)보다 실질적으로 작을 수 있다. 상기 제1 두께(W1)는 상기 제2 두께(W2)보다 약 2배 내지 약 2.5배일 수 있다. 상기 제2 두께(W2)는 약 15㎛ 내지 약 25㎛일 수 있다.
상기 제8 반도체 칩(80)은 상기 제7 반도체 칩(70) 상의 제7 칩 패드(74)를 노출시키며 일 측으로 치우쳐 적층될 수 있다. 상기 제7 및 제8 반도체 칩들(70, 80) 사이에는 제8 칩 접착 필름(82)에 의해 접착될 수 있다.
상기 제8 반도체 칩(80)은 제3 두께(W3)를 가질 수 있다. 상기 제3 두께(W3)는 상기 제2 두께(W2)보다 실질적으로 클 수 있다. 상기 제3 두께(W3)는 상기 제2 두께(W2)의 약 2배 내지 약 2.5배일 수 있다. 일 실시예에 따르면, 상기 제8 반도체 칩(80)은 상기 제1 내지 제7 반도체 칩들(10, 20, 30, 40, 50, 60, 70)의 평균 두께보다 약 1.5배 내지 2.5배 클 수 있다.
본 실시예에서는 8단의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)을 포함하는 반도체 칩 구조물(110)을 예시적으로 설명하였으나, 본 발명에서 상기 반도체 칩 구조물(110)에 적층된 반도체 칩의 수량을 한정하는 것은 아니다.
도 2는 본 발명의 일 변형예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 패키지는 패키지 기판(100), 제1 내지 제4 반도체 칩 구조물들(110, 112, 114, 116), 제1 내지 제4 연결 부재들(120, 122, 124, 126), 몰드부(130) 및 외부 단자(140)를 포함할 수 있다.
상기 제1 내지 제4 반도체 칩 구조물들(110, 112, 114, 116)은 각각 8단의 반도체 칩들을 포함할 수 있다. 상세하게 설명하면, 상기 제1 반도체 칩 구조물(110)은 제1 내지 제8 반도체 칩들을 포함하며, 상기 제1 내지 제8 반도체 칩들은 제1 방향(D1)으로 치우친 계단 형식으로 수직 적층될 수 있다. 상기 제1 내지 제8 반도체 칩들은 서로 칩 접착 필름들에 의해 접착될 수 있다. 일 실시예에 따르면, 상기 제1 반도체 칩은 제1 두께(W1)를, 상기 제2 내지 제8 반도체 칩들 각각은 제2 두께(W2)를 가질 수 있다. 상기 제1 두께(W1)는 상기 제2 두께(W2)보다 클 수 있다. 상기 제2 두께(W2)는 약 20㎛일 수 있다.
상기 제1 연결 부재(120)는 상기 제1 내지 제8 반도체 칩들의 일 측에 형성된 칩 패드들을 전기적으로 연결하며 상기 패키지 기판(100)의 제1 패드(102)에 전기적으로 연결될 수 있다.
상기 제2 반도체 칩 구조물(112)은 제9 내지 제16 반도체 칩들을 포함하며, 상기 제9 내지 제16 반도체 칩들이 제2 방향(D2)으로 치우친 계단 형식으로 수직 적층될 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)에 대향되는 방향일 수 있다. 상기 제9 내지 제16 반도체 칩들은 서로 칩 접착 필름들에 의해 접착될 수 있다. 일 실시예에 따르면, 상기 제9 반도체 칩은 제3 두께(W3)를 가지며, 상기 제10 내지 제16 반도체 칩들은 상기 제2 두께(W2)를 가질 수 있다. 상기 제3 두께(W3)는 상기 제2 두께(W2)보다 클 수 있다.
상기 제2 연결 부재(122)는 상기 제9 내지 제16 반도체 칩들의 일 측에 형성된 칩 패드들을 전기적으로 연결하며 상기 패키지 기판(100)의 제1 패드(102)에 전기적으로 연결될 수 있다.
상기 제3 반도체 칩 구조물(114)은 제17 내지 제24 반도체 칩들을 포함하며, 상기 제17 내지 제24 반도체 칩들이 상기 제1 방향(D1)으로 치우쳐 수직 적층될 수 있다. 상기 제17 내지 제24 반도체 칩들은 서로 칩 접착 필름들에 의해 접착될 수 있다. 일 실시예에 따르면, 상기 제17 반도체 칩은 상기 제3 두께(W3)를 가지며, 상기 제18 내지 제24 반도체 칩들은 상기 제2 두께(W2)를 가질 수 있다.
상기 제3 연결 부재(124)는 상기 제17 내지 제24 반도체 칩들의 일 측에 형성된 칩 패드들을 전기적으로 연결하며 상기 패키지 기판(100)의 제1 패드(102)에 전기적으로 연결될 수 있다.
상기 제4 반도체 칩 구조물(126)은 제25 내지 제32 반도체 칩들을 포함하며, 상기 제25 내지 제32 반도체 칩들이 상기 제2 방향(D2)으로 치우쳐 수직 적층될 수 있다. 상기 제25 내지 제32 반도체 칩들은 서로 칩 접착 필름들에 의해 접착될 수 있다. 일 실시예에 따르면, 상기 제25 반도체 칩은 상기 제3 두께(W3)를 가지며, 상기 제26 내지 제31 반도체 칩들은 상기 제2 두께(W2)를 가질 수 있다. 본 발명의 일 실시예에 따르면, 상기 반도체 패키지의 최상단의 제32 반도체 칩은 상기 제4 두께(W4)를 가질 수 있다. 상기 제4 두께(W4)는 상기 제2 두께(W2)보다 2배 내지 2.5배 클 수 있다. 일 실시예에 따르면, 상기 제32 반도체 칩의 두께(W4)는 상기 제1 내지 제31 반도체 칩들의 평균 두께의 약 1.5배 내지 2.5배 클 수 있다.
상기 제4 연결 부재(126)는 상기 제25 내지 제32 반도체 칩들의 일 측에 형성된 칩 패드들을 전기적으로 연결하며 상기 패키지 기판(100)의 제1 패드(102)에 전기적으로 연결될 수 있다.
상세하게 설명되지 않은 패키지 기판(100), 몰드부(130) 및 외부 단자(140)는 도 1에서 설명한 것과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
이와 같이 상기 반도체 칩 구조물의 최상단의 반도체 칩의 두께가 다른 반도체 칩들의 평균 두께보다 실질적으로 큼으로써, 상기 몰드부(130)의 무게를 견딜 수 있다. 따라서, 상기 반도체 칩들이 패키지 기판(100) 쪽으로 무너지는 것을 방지할 수 있다.
(반도체 패키지의 제조 방법)
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 패키지 기판(100) 일 면 상에 제1 반도체 칩(10)을 제1 칩 접착 필름(12)을 이용하여 접착시킬 수 있다.
상기 패키지 기판(100)은 그 내부에 회로 패턴들(106)이 형성될 수 있다. 상기 패키지 기판(100)의 일 면에는 제1 패드(102)가 형성되고, 일 면에 대향하는 타 면에는 제2 패드(104)가 형성될 수 있다. 일 측면에 따르면, 상기 제1 패드(102) 및 제2 패드(104)는 각각 다수 개일 수 있다.
상기 제1 반도체 칩(10) 일 측에 제1 칩 패드(14)가 형성될 수 있다. 상기 제1 반도체 칩(10)은 제1 두께(W1)를 가질 수 있다.
도 4를 참조하면, 상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)이 상기 제1 반도체 칩(10) 상에 수직 적층될 수 있다. 상기 제1 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70) 각각은 제2 내지 제7 칩 접착 필름(12, 22, 32, 42, 52, 62, 72)을 이용하여 서로 접착될 수 있다.
상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)은 각각 제2 내지 제7 칩 패드들(24, 34, 44, 54, 64, 74)이 형성될 수 있다. 따라서, 상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)은 상기 제1 내지 제6 칩 패드들(14, 24, 34, 44, 54, 64)을 노출시키도록 일 측으로 치우쳐 적층될 수 있다.
상기 제2 내지 제7 반도체 칩들(20, 30, 40, 50, 60, 70)은 서로 실질적으로 동일한 제2 두께(W2)를 가질 수 있다. 상기 제2 두께(W2)는 상기 제1 두께(W1)보다 작을 수 있다. 상기 제1 두께(W1)는 상기 제2 두께(W2)의 약 2배 내지 약 2.5배일 수 있다. 상기 제2 두께(W2)는 약 15㎛ 내지 약 25㎛일 수 있다.
도 5를 참조하면, 상기 제7 반도체 칩(70) 상에 제8 반도체 칩(80)을 제8 칩 접착 필름(82)을 이용하여 접착시킬 수 있다. 이때, 상기 제8 반도체 칩(80)은 상기 제7 칩 패드(74)를 노출시키도록 일 측으로 치우쳐 적층될 수 있다.
상기 제8 반도체 칩(80) 일 측에 제8 칩 패드(84)가 형성될 수 있다. 상기 제8 반도체 칩(80)은 제3 두께(W3)를 가질 수 있다. 상기 제3 두께(W3)는 상기 제1 두께(W1)보다 클 수 있다. 상기 제3 두께(W3)는 상기 제1 두께(W3)의 약 2배 내지 2.5배일 수 있다. 일 실시예에 따르면, 상기 제8 반도체 칩의 두께(W3)는 상기 제1 내지 제7 반도체 칩들(10. 20, 30, 40, 50, 60, 70)의 평균 두께의 약 1.5배 내지 2.5배 클 수 있다.
이로써, 상기 제1 내지 제8 반도체 칩들(10. 20, 30, 40, 50, 60, 70, 80)이 수직 적층된 반도체 칩 구조물(110)을 완성할 수 있다. 본 실시예에서는 상기 반도체 칩 구조물(110)이 8단의 반도체 칩들을 포함하지만 본 발명이 상기 반도체 칩들의 수량을 한정하는 것은 아니다.
도 6을 참조하면, 상기 반도체 칩 구조물(110)을 상기 패키지 기판(100)에 전기적으로 연결하는 연결 부재(120)를 형성할 수 있다.
일 실시예에 따르면, 상기 연결 부재(120)는 본딩 와이어일 수 있다. 상기 본딩 와이어는 상기 반도체 칩 구조물(110)을 이루는 다수의 반도체 칩들(10. 20, 30, 40, 50, 60, 70, 80)을 서로 전기적으로 연결한 후, 상기 패키지 기판(100)의 제1 패드(102)를 연결할 수 있다.
도 7을 참조하면, 상기 패키지 기판(100)의 일 면 상에 상기 반도체 칩 구조물(110)을 덮는 몰드부(130)를 형성할 수 있다.
상기 몰드부(130)를 형성하는 공정은 도 8a 및 도 8b를 참조하기로 한다. 도 8a 및 도 8b는 도 7에 도시된 몰드부를 형성하는 공정을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 상기 몰드부(130)를 형성하기 위한 금형(1000)을 마련할 수 있다. 상기 금형(100)은 제1 및 제2 바디들(BD1, BD2)을 포함할 수 있다. 상기 제1 바디(BD1)에 상기 반도체 칩 구조물(110)이 실장된 패키지 기판(100)의 타면을 제1 접착제(AD1)를 이용하여 접착할 수 있다. 상기 제2 바디(BD2)는 리세스(RC)를 포함하며, 상기 리세스(RC)의 내부를 따라 제2 접착제(AD2)가 형성될 수 있다. 상기 리세스(RC) 내부에 상기 몰드부의 액상 원료(ML)를 담을 수 있다. 예컨대, 상기 몰드부 액상 원료(ML)는 EMC 파우더를 녹여 형성할 수 있다. 상기 반도체 칩 구조물(110)과 상기 몰드부 액상 원료(ML)를 서로 마주보도록 배치할 수 있다.
도 8b를 참조하면, 상기 제1 바디(BD1)를 상기 제2 바디(BD2) 쪽으로 이동시켜, 상기 몰드부 액상 원료(ML)가 상기 반도체 칩 구조물(110)의 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80) 사이로 플로우될 수 있다.
상기 제1 바디(BD1)를 상기 제2 바디(BD2) 쪽으로 이동시켜, 상기 반도체 칩 구조물(110)로 상기 몰드부 액상 원료(ML)가 플로우되는 동안 상기 반도체 칩 구조물(110)의 최상단 반도체 칩(제8 반도체 칩, 80)이 다른 반도체 칩들(10, 20, 30, 40, 50, 60, 70)의 평균 두께보다 실질적으로 큰 두께(W3)를 가짐으로써, 상기 최상단 반도체 칩(80)이 몰드부 액상 원료(ML)의 스트레스를 견딜 수 있다. 따라서, 일 측으로 치우쳐 적층된 반도체 칩들(10, 20, 30, 40, 50, 60, 70, 80)이 상기 패키지 기판(100) 쪽으로 쓰러지는 것을 방지할 수 있다.
또한, 상기 최상단 반도체 칩(80)이 스트레스를 견뎌 하부의 반도체 칩들(10, 20, 30, 40, 50, 60, 70)이 그들의 모양을 유지하고, 그들 사이의 갭을 유지함으로써 몰드부 액상 원료(ML)가 충분히 플로우될 수 있다. 따라서, 플로우된 몰드부 액상 원료(ML) 내 보이드 생성을 억제할 수 있다.
이어서, 상기 몰드부 액상 원료(ML)를 경화시킨 후, 상기 몰드부(130)가 형성된 패키지 기판(100)을 상기 금형(1000)으로부터 분리시킨다.
도 1을 다시 참조하면, 상기 패키지 기판(100)의 제2 패드(104)에 외부 단자(140)를 형성할 수 있다. 상기 외부 단자(140)는 솔더 볼일 수 있다.
( 실험예 )
이하에서는, 본 발명의 일 실시예에 따른 반도체 패키지 및 일반적인 반도체 패키지를 비교하도록 한다.
표 1은 일 실시예에 따른 반도체 패키지 및 비교예들에 따른 반도체 패키지의 반도체 칩들의 두께 및 몰드부의 높이를 나타낸다. 실시예 및 비교예들의 반도체 패키지는 총 8단의 반도체 칩들을 포함한다.
실시예 비교예 1 비교예 2
제1 반도체 칩의 두께 60㎛ 60㎛ 60㎛
제2 내지 제7 반도체 칩들의 각 두께 25㎛ 25㎛ 25㎛
제8 반도체 칩의 두께 50㎛ 40㎛ 30㎛
제8 반도체 칩부터 몰드부 상부면까지 높이 130㎛ 140㎛ 150㎛
몰드부 총 높이 480㎛ 480㎛ 480㎛
표 1을 참조하면, 실시예, 비교예 1 및 2는 제1 내지 제7 반도체 칩들의 두께는 동일하고, 실시예의 제8 반도체 칩은 50㎛ 두께를 가지며, 비교예 1 및 2의 제8 반도체 칩들은 각각 40㎛ 및 30㎛를 갖는다.
또한, 실시예의 제8 반도체 칩의 두께를 증가시키는 대신 제8 반도체 칩부터 몰드부 상부면까지 높이를 130㎛로 줄여 전체적인 몰드부 높이를 비교예 1 및 2와 동일하게 형성하였다.
도 9a 내지 도 9c는 표 1에 따라 제조된 반도체 패키지들을 보여주는 단면 사진들이다. 도 9a는 본 발명의 일 실시예에 따른 반도체 패키지이며, 도 9b 및 도 9c는 비교예 1 및 비교예 2에 따른 반도체 패키지이다.
도 10은 도 9a 내지 도 9b의 실험 결과를 나타내는 그래프이다. 도 10의 x축은 제8 반도체 칩의 두께를 나타내며, 그 단위는 ㎛이고, 도 10의 y축은 제8 반도체 칩이 기울어진 정도를 높이(H)로 나타내며, 그 단위는 ㎛이다.
도 9a 및 도 10을 참조하면, 제8 반도체 칩을 50㎛의 두께로 형성하였다. 제1 내지 제8 반도체 칩들을 적층한 후 몰드부를 형성하는 동안, 상기 제8 반도체 칩은 약 67.1㎛(H1) 정도 기울어진 것을 볼 수 있다.
도 9b, 도 9c 및 도 10을 참조하면, 제8 반도체 칩들을 각각 40㎛ 및 30㎛의 두께로 형성하였다. 제1 내지 제8 반도체 칩들을 적층한 후 몰드부를 형성하는 동안, 상기 40㎛ 두께의 제8 반도체 칩은 약 274.7㎛(H2) 정도 기울어지고, 30㎛ 두께의 제8 반도체 칩은 약 289.5㎛(H3) 정도 기울어진 것을 볼 수 있다.
이는, 제2 내지 제7 반도체 칩들의 두께보다 약 2배 두꺼운 제8 반도체 칩이 몰드부가 형성되는 동안 받는 스트레스를 견디는 것을 보여준다. 따라서 제2 내지 제8 반도체 칩들이 쓰러지는 것을 억제하며, 몰드부 내 보이드 생성도 억제할 수 있다.
표 2는 일 실시예에 따른 반도체 패키지 및 비교예들에 따른 반도체 패키지의 반도체 칩들의 두께 및 몰드부의 높이를 나타낸다. 실시예 및 비교예들의 반도체 패키지는 총 32단의 반도체 칩들을 포함한다.
실시예 비교예 1 비교예 2 비교예 3
제1 반도체 칩 40㎛ 40㎛ 40㎛ 40㎛
제2 내지 제8 반도체 칩 20㎛ 20㎛ 20㎛ 20㎛
제9 반도체 칩 50㎛ 50㎛ 50㎛ 50㎛
제10 내지 제16 반도체 칩 20㎛ 20㎛ 20㎛ 20㎛
제17 반도체 칩 50㎛ 50㎛ 50㎛ 50㎛
제18 내지 제24 반도체 칩 20㎛ 20㎛ 20㎛ 20㎛
제25 반도체 칩 50㎛ 50㎛ 50㎛ 50㎛
제26 내지 제31 반도체 칩 20㎛ 20㎛ 20㎛ 20㎛
제32 반도체 칩 50㎛ 40㎛ 30㎛ 20㎛
제32 반도체 칩 및 몰드부 사이 높이 80㎛ 90㎛ 100㎛ 110㎛
몰드부 총 높이 1220㎛ 1220㎛ 1220㎛ 1220㎛
제32 반도체 칩의 기울어짐 정도 40㎛ 78㎛ 115㎛ 136㎛
표 2를 참조하면, 실시예, 비교예 1 내지 3은 제1 내지 제31 반도체 칩들의 두께는 동일하고, 실시예의 제32 반도체 칩은 50㎛ 두께를 가지며, 비교예 1 내지 3의 제32 반도체 칩들은 각각 40㎛, 30㎛ 및 20㎛를 갖는다.
또한, 실시예의 제32 반도체 칩의 두께를 증가시키는 대신 제32 반도체 칩부터 몰드부 상부면까지 높이를 80㎛로 줄여 전체적인 몰드부 높이를 비교예 1 내지 3과 동일하게 형성하였다.
도 11은 표 2에 대한 실험 결과를 나타내는 그래프이다. 도 11의 x축은 제32 반도체 칩의 두께를 나타내며, 그 단위는 ㎛이고, 도 11의 y축은 제32 반도체 칩이 기울어진 정도를 나타내며, 그 단위는 ㎛이다.
표 2 및 도 11을 참조하면, 실시예는 제32 반도체 칩을 50㎛의 두께로 형성하였다. 제1 내지 제31 반도체 칩들을 적층한 후 몰드부를 형성하는 동안, 상기 제32 반도체 칩은 약 40㎛ 정도 기울어진 것을 볼 수 있다.
비교예 1 내지 3은 제32 반도체 칩들을 각각 40㎛, 30㎛ 및 20㎛의 두께로 형성하였다. 제1 내지 제31 반도체 칩들을 적층한 후 몰드부를 형성하는 동안, 상기 40㎛ 두께의 제32 반도체 칩은 약 78㎛ 정도 기울어지고, 30㎛ 두께의 제32 반도체 칩은 약 115㎛ 정도 기울어지고, 20㎛ 두께의 제32 반도체 칩은 약 136㎛ 기울어진 것을 볼 수 있다.
( 응용예 )
도 12a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 12a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 패키지는 메모리 카드(2000)에 응용될 수 있다. 일례로, 메모리 카드(2000)는 호스트와 메모리(2100) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(2200)를 포함할 수 있다. 에스램(2220)은 중앙처리장치(2240)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2260)는 메모리 카드(2000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(2280)는 메모리(2100)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(2300)는 메모리(2100)와 인터페이싱한다. 중앙처리장치(2240)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(2000)에 응용된 반도체 메모리(2100)가 본 발명의 실시예에 따른 반도체 패키지를 포함함으로써, 반도체 칩들이 무너지거나 몰드부 내 보이드가 생성되는 것 등에 의한 불량이 발생하지 않을 수 있다.
도 12b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12b를 참조하면, 정보 처리 시스템(3000)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(3000)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(3000)은 메모리 시스템(3100)과 각각 시스템 버스(3600)에 전기적으로 연결된 모뎀(3200), 중앙처리장치(3300), 램(3400), 유저인터페이스(3500)를 포함할 수 있다. 메모리 시스템(3100)에는 중앙처리장치(3300)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(3100)은 메모리(3120)와 메모리 컨트롤러(3140)를 포함할 수 있으며, 도 12a를 참조하여 설명한 메모리 카드(2000)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(3000)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(3100)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(3000)은 대용량의 데이터를 메모리 시스템(3100)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 110: 반도체 칩 구조물
102: 제1 패드 104: 제2 패드
120: 연결 부재 130: 몰드부
140: 외부 단자

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 실장되며, 다수의 반도체 칩들을 포함하는 반도체 칩 구조물; 및
    상기 패키지 기판 상에 반도체 칩 구조물을 덮는 몰딩부를 포함하되,
    상기 다수의 반도체 칩들은 일 측으로 치우친 계단식으로 수직 적층되며, 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 평균 두께보다 큰 반도체 패키지.
  2. 제1항에 있어서,
    상기 최상단의 반도체 칩의 두께는 상기 하부의 반도체 칩들의 평균 두께보다 1.5 배 내지 2.5배인 반도체 패키지.
  3. 제1항에 있어서,
    상기 반도체 칩들 각각은, 일 측에 형성된 칩 패드를 포함하며,
    상기 반도체 칩들은 각각의 칩 패드를 노출시키도록 일 측으로 이동하여 배치되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩 구조물은,
    상기 패키지 기판에 인접하게 배치되며 제1 두께를 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 수직 적층되며 제2 두께를 갖는 제2 내지 제n-1 반도체 칩들; 및
    상기 제n-1 반도체 칩 상에 배치되며 제3 두께를 갖는 제n 반도체 칩을 포함하되,
    상기 제n 반도체 칩이 최상단의 칩이며, 상기 제3 두께는 상기 제2 두께의 2배 내지 2.5배이며, 상기 제1 두께는 상기 제2 두께보다 큰 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩 구조물은,
    복수 개의 반도체 칩들로 구성된 그룹들을 포함하되,
    각 그룹 내 첫 번째 반도체 칩의 제1 두께는 상기 그룹 내 다른 반도체 칩들의 제2 두께보다 큰 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 두께는 상기 제2 두께의 2배 내지 2.5배인 반도체 패키지.
  7. 제5항에 있어서,
    상기 그룹들 중 홀수 번째 그룹 내 반도체 칩들은 제1 방향으로 치우쳐 적층되며, 짝수 번째 그룹 내 반도체 칩들은 상기 제1 방향에 대향하는 제2 방향으로 치우쳐 적층되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩 구조물은,
    상기 패키지 기판 및 상기 반도체 칩 구조물 사이, 상기 반도체 칩들 사이에 배치되어 각각을 접착시키는 칩 접착 필름들을 더 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 패키지 기판 및 상기 반도체 칩 구조물을 전기적으로 연결하는 연결 부재; 및
    상기 패키지 기판에 전기적으로 연결되는 외부 단자를 더 포함하는 반도체 패키지.
  10. 패키지 기판 상에 다수의 반도체 칩들을 일 측으로 치우치도록 계단식으로 수직 적층하여, 반도체 칩 구조물을 형성하는 단계;
    상기 반도체 칩 구조물이 형성된 패키지 기판으로 몰드부 액상 원료를 플로우하는 단계; 및
    상기 몰드부 액상 원료를 경화시켜, 상기 반도체 칩 구조물을 보호하는 몰드부를 형성하는 단계를 포함하되,
    상기 반도체 칩들 중 최상단의 반도체 칩의 두께가 하부의 반도체 칩들의 평균 두께보다 큰 반도체 패키지 제조 방법.
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KR102410023B1 (ko) * 2018-01-15 2022-06-17 에스케이하이닉스 주식회사 서로 다른 방향으로 스택된 칩 스택들을 포함하는 반도체 패키지

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* Cited by examiner, † Cited by third party
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US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP4498403B2 (ja) * 2007-09-28 2010-07-07 株式会社東芝 半導体装置と半導体記憶装置
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
JP5512292B2 (ja) * 2010-01-08 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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