JP4498403B2 - 半導体装置と半導体記憶装置 - Google Patents

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Description

本発明は半導体装置と半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵する半導体メモリカードは、急速に小型化と高容量化が進められている。例えば、ＳＤTMメモリカードのカードサイズは、通常のＳＤTMカードサイズ、ミニＳＤTMカードサイズ、マイクロＳＤTMカードサイズの三種類が存在し、マイクロＳＤTMカードにおいても高容量化が求められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。半導体素子の電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。さらに、メモリカードの高容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。
メモリ素子の積層数は増加傾向にあり、メモリカードの記憶容量に応じて４段、さらには８段もしくはそれ以上に積層することが検討されている。多段に積層された半導体素子（メモリ素子）に対してワイヤボンディングを行うためには、例えば短辺片側パッド構造の半導体素子の電極パッドをそれぞれ露出させるように、複数の半導体素子を階段状に積層することが考えられる（特許文献１，２参照）。この場合、半導体素子の積層数が増加するにつれて階段方向の長さが長くなり、配線基板に対する半導体素子の占有面積（全素子の投影面積）が増加する。メモリカードは寸法が規定されているため、半導体素子の占有面積が増加するにしたがって配線基板のパッド配置領域が制限を受けることになる。
短辺片側パッド構造の半導体素子を多段（例えば８段もしくはそれ以上）に階段積層すると階段方向の長さが長くなることで、配線基板の短辺に沿ったパッド配置領域が狭くなり、メモリ素子上に積層されるコントローラ素子に接続されるパッド配置領域を確保することが困難になってきている。コントローラ素子は電極数が多いため、一般的にＬ型パッド構造を有している。このため、配線基板の長辺に沿ったパッド配置領域だけでは、コントローラ素子の全ての電極パッドと配線基板の接続パッドとを接続することができない。
このような点に対して、例えば積層する素子数の半分の半導体素子（第１の素子群）を配線基板上に階段状に積層し、その上にスペーサを介して残り半分の半導体素子（第２の素子群）を第１の素子群と素子配置を同様して階段状に積層した構造が検討されている。このように、第１の素子群と第２の素子群の素子配置（階段状に積層する半導体素子の配置）を同一とすることによって、積層する半導体素子の全数を同一方向に階段状に積層した場合に比べて、半導体素子の占有面積を約半分とすることができる。これによって、配線基板におけるパッド配置領域を拡大することが可能となる。
しかしながら、この場合には第２の素子群を構成する半導体素子のうち、最下段の半導体素子の電極パッドの下方が中空状態となり、いわゆるオーバーハング構造となることが避けられない。オーバーハング構造の半導体素子の電極パッドに対してワイヤボンディングを実施すると、ボンディング時の荷重で半導体素子がたわみ、ボンディングワイヤの接続不良が生じたり、また半導体素子にクラックが発生する等の問題が生じる。特に、多段に積層する半導体素子はその厚さを薄くする必要があるため、ボンディング時の荷重でたわみやすく、接続不良や素子クラック等が発生しやすい。
特開２００１−２１７３８３号公報 特開２００５−３０２８７１号公報
本発明は半導体素子を配線基板上に多段に積層する場合の課題を解決するものである。本発明の目的は、半導体素子を配線基板上に多段に積層するにあたって、ワイヤボンディング性を維持しつつ、半導体素子の占有面積を低減することを可能にした半導体装置および半導体記憶装置を提供することにある。
本発明の態様に係る半導体装置は、素子搭載部と接続パッドとを備える配線基板と、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１の素子群と、外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と、前記第１の素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２の素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記第１および第２の素子群を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第１の主面上に形成された封止樹脂層とを具備し、前記第２の素子群を構成する前記複数の半導体素子のうち、最下段の半導体素子の厚さは他の半導体素子の厚さより厚いことを特徴としている。
本発明の態様に係る半導体記憶装置は、素子搭載部と接続パッドとを備える第１の主面と、前記第１の主面とは反対側の第２の主面とを有する配線基板と、前記配線基板の前記第２の主面に形成された外部接続端子と、外形の一辺に沿って配列された電極パッドを有する複数の半導体メモリ素子を備え、前記複数の半導体メモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１のメモリ素子群と、外形の一辺に沿って配列された電極パッドを有する複数の半導体メモリ素子を備え、前記複数の半導体メモリ素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて階段状に積層されている第２のメモリ素子群と、前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１のメモリ素子群を構成する前記複数の半導体メモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記第２のメモリ素子群を構成する前記複数の半導体メモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第１の主面上に形成された封止樹脂層とを具備し、前記第２のメモリ素子群を構成する前記複数の半導体メモリ素子のうち、最下段の半導体メモリ素子の厚さは他の半導体メモリ素子の厚さより厚いことを特徴としている。
本発明の態様に係る半導体装置および半導体記憶装置によれば、半導体素子（半導体メモリ素子）を配線基板上に多段に積層することが可能となる。本発明の態様に係る半導体装置および半導体記憶装置によれば、ワイヤボンディング性を維持しつつ、半導体素子（半導体メモリ素子）の占有面積を低減することができる。
以下、本発明を実施するための形態について説明する。まず、本発明の第１の実施形態による半導体記憶装置（半導体装置）について、図１および図２を参照して説明する。図１は第１の実施形態による半導体記憶装置（半導体装置）の構成を示す平面図、図２はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。これらの図に示される半導体記憶装置１は半導体メモリカードを構成しており、例えば半導体記憶装置１のみでマイクロＳＤTM規格のメモリカード（マイクロＳＤTMカード）として使用されるものである。すなわち、半導体記憶装置１はケースレスのメモリカードである。
半導体記憶装置１は素子実装基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、素子実装面となる第１の主面２ａと、端子形成面となる第２の主面２ｂとを備えている。配線基板２の第１の主面２ａには、第１ないし第３のチップコンデンサＣ１〜Ｃ３が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。
配線基板２の第２の主面２ｂには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第２の主面２ｂはメモリカードの表面に相当する。さらに、配線基板２の第２の主面２ｂには、外部接続端子５の形成領域を除く領域に第２の配線網（図示せず）が設けられている。第２の配線網は例えばメモリカードのテストパッドを有している。第２の主面２ｂに設けられた第２の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第１の主面２ａは、素子搭載部６と、ワイヤボンディング時のボンディング部となる接続パッド７を含む第１の配線網とを備えている。なお、配線基板２の第１の主面２ａはメモリカードの裏面に対応するものである。接続パッド７を有する第１の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第２の配線網と電気的に接続されている。接続パッド７は、短辺３Ａに沿った第１のパッド領域８Ａ、短辺３Ｂに沿った第２のパッド領域８Ｂ、長辺４Ａに沿った第３のパッド領域８Ｃのそれぞれに配置されている。
配線基板２の第１の主面２ａの素子搭載部６には、複数の半導体メモリ素子（半導体素子）９が積層されて搭載されている。半導体メモリ素子９としては、例えばＮＡＮＤ型フラッシュメモリが用いられる。半導体メモリ素子９上にはコントローラ素子１０が積層されている。コントローラ素子１０は、複数の半導体メモリ素子９からデータの書き込みや読み出しを行う半導体メモリ素子を選択し、選択した半導体メモリ素子９へのデータを書き込み、また選択した半導体メモリ素子９に記憶されたデータの読み出し等を行う。
配線基板２の第１の主面２ａ上には、第１の素子群（メモリ素子群）１１を構成する第１の半導体メモリ素子９Ａ、第２の半導体メモリ素子９Ｂ、第３の半導体メモリ素子９Ｃおよび第４の半導体メモリ素子９Ｄが順に積層されている。第１ないし第４の半導体メモリ素子９Ａ〜９Ｄは矩形状の同一形状を有し、それぞれ電極パッド１２Ａ〜１２Ｄを備えている。第１ないし第４の電極パッド１２Ａ〜１２Ｄは、第１ないし第４の半導体メモリ素子９Ａ〜９Ｄの外形の一辺、具体的には一方の短辺に沿って配列されている。第１ないし第４の半導体メモリ素子９Ａ〜９Ｄは短辺片側パッド構造を有している。
第１の半導体メモリ素子９Ａは、第１の電極パッド１２Ａが形成された電極形成面を上方に向けて、配線基板２の素子搭載部６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他の半導体メモリ素子の接着層も同様である。第１の半導体メモリ素子９Ａはパッド配列辺（一方の短辺）を配線基板２の短辺３Ａに向けて配置されている。すなわち、第１の半導体メモリ素子９Ａは電極パッド１２Ａが配線基板２の第１のパッド領域８Ａの近傍に位置するように配置されている。
第２の半導体メモリ素子９Ｂは、第２の電極パッド１２Ｂが形成された電極形成面を上方に向けて、第１の電極パッド１２Ａを露出させつつ、第１の半導体メモリ素子９Ａ上に接着層（図示せず）を介して接着されている。同様に、第３の半導体メモリ素子９Ｃは第２の半導体メモリ素子９Ｂ上に、また第４の半導体メモリ素子９Ｄは第３の半導体メモリ素子９Ｃ上にそれぞれ接着層（図示せず）を介して接着されている。第２ないし第４の半導体メモリ素子９Ｂ〜９Ｄは、それぞれ第１の半導体メモリ素子９Ａとパッド配列辺を同方向に向け、かつ下段側の半導体メモリ素子９の電極パッド１２が露出するように、第１の半導体メモリ素子９Ａ上に順に階段状に積層されている。
このように、第１ないし第４の半導体メモリ素子９Ａ〜９Ｄは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側の半導体メモリ素子９の電極パッド１２が露出するように短辺を長辺方向にずらして階段状に積層されている。従って、第１ないし第４の半導体メモリ素子９Ａ〜９Ｄの電極パッド１２Ａ〜１２Ｄは、いずれも上方に向けて露出させた状態で、第１のパッド領域８Ａの近傍に位置している。第１ないし第４の半導体メモリ素子９Ａ〜９Ｄの電極パッド１２Ａ〜１２Ｄは、第１のパッド領域８Ａに配置された接続パッド７と第１の金属ワイヤ１３を介して電気的に接続されている。
第１ないし第４の電極パッド１２Ａ〜１２Ｄの電気特性や信号特性等が等しい場合には、第１の金属ワイヤ１３で順に接続することができる。すなわち、第４の電極パッド１２Ｄと第３の電極パッド１２Ｃとの間を金属ワイヤ１３で接続する。同様に、第３の電極パッド１２Ｃと第２の電極パッド１２Ｂとの間、第２の電極パッド１２Ｂと第１の電極パッド１２Ａとの間を金属ワイヤ１３で接続する。最後に、第１の電極パッド１２Ａと接続パッド７とを金属ワイヤ１３で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。
第１の素子群１１上には、第２の素子群（第２のメモリ素子群）１４を構成する第５の半導体メモリ素子９Ｅ、第６の半導体メモリ素子９Ｆ、第７の半導体メモリ素子９Ｇおよび第８の半導体メモリ素子９Ｈが順に積層されている。第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈは矩形状の同一形状を有し、それぞれ電極パッド１２Ｅ〜１２Ｈを有している。第５ないし第８の電極パッド１２Ｅ〜１２Ｈは、第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈは短辺片側パッド構造を有している。
第５の半導体メモリ素子９Ｅは、第５の電極パッド１２Ｅが形成された電極形成面を上方に向けて、第１の素子群１１の最上段に位置する第４の半導体メモリ素子９Ｄ上に接着層（図示せず）を介して接着されている。第５の半導体メモリ素子９Ｅは第４の電極パッド１２Ｄが露出するように長辺方向にずらして積層されている。第５の半導体メモリ素子９Ｅはパッド配列辺を配線基板２の短辺３Ｂに向けて配置されている。第５の半導体メモリ素子９Ｅは、第１の半導体メモリ素子９Ａとパッド配列辺を逆方向に向け、電極パッド１２Ｅが配線基板２の第２のパッド領域８Ｂの近傍に位置するように配置されている。
第６の半導体メモリ素子９Ｆは、第６の電極パッド１２Ｆが形成された電極形成面を上方に向けて、第５の電極パッド１２Ｅを露出させつつ、第５の半導体メモリ素子９Ｅ上に接着層（図示せず）を介して接着されている。同様に、第７の半導体メモリ素子９Ｇは第６の半導体メモリ素子９Ｆ上に、第８の半導体メモリ素子９Ｈは第７の半導体メモリ素子９Ｇ上にそれぞれ接着層（図示せず）を介して接着されている。第６ないし第８の半導体メモリ素子９Ｆ〜９Ｈは、それぞれ第５の半導体メモリ素子９Ｅとパッド配列辺を同方向に向け、かつ下段側の半導体メモリ素子９の電極パッド１２が露出するように、第５の半導体メモリ素子９Ｅ上に順に階段状に積層されている。
このように、第２の素子群１４はパッド配列辺を第１の素子群１１と逆方向に向け、かつ第１の素子群１１の階段方向（階段状に積層された素子の上段に向かう方向）とは逆方向に階段状に積層されている。すなわち、第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈは、それらのパッド配列辺を第１の素子群１１と逆方向に向け、かつ長辺を揃えると共に、下段側の半導体メモリ素子９の電極パッド１２が露出するように、短辺を第１の素子群１１とは逆方向にずらして階段状に積層されている。
第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈの電極パッド１２Ｅ〜１２Ｈは、いずれも上方に向けて露出させた状態を維持しつつ、配線基板２の第２のパッド領域８Ｂの近傍に位置している。第５ないし第８の半導体メモリ素子９Ｅ〜９Ｈの電極パッド１２Ｅ〜１２Ｈは、それぞれ第２のパッド領域８Ｂに配置された接続パッド７と第２の金属ワイヤ１５を介して電気的に接続されている。金属ワイヤ１３、１５には一般的なＡｕ線やＣｕ線等の金属細線が用いられる。後述する金属ワイヤ１７も同様である。
第５ないし第８の電極パッド１２Ｅ〜１２Ｈの電気特性や信号特性等が等しい場合には第２の金属ワイヤ１５で順に接続することができる。すなわち、第８の電極パッド１２Ｈと第７の電極パッド１２Ｇとの間を金属ワイヤ１５で接続する。同様に、第７の電極パッド１２Ｇと第６の電極パッド１２Ｆとの間、第６の電極パッド１２Ｆと第５の電極パッド１２Ｅとの間を金属ワイヤ１５で接続する。最後に、第５の電極パッド１２Ｅと接続パッド７とを金属ワイヤ１５で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。
第２の素子群１４上にはコントローラ素子１０が接着層（図示せず）を介して接着されている。コントローラ素子１０はＬ型パッド構造を有し、１つの短辺とそれと直交する１つの長辺のそれぞれに沿って配列された電極パッド１６を備えている。コントローラ素子１０の電極パッド１６Ａは第１のパッド領域８Ａに配置された接続パッド７と第３の金属ワイヤ１７を介して電気的に接続されており、電極パッド１６Ｂは第３のパッド領域８Ｃに配置された接続パッド７と第３の金属ワイヤ１７を介して電気的に接続されている。
半導体メモリ素子９やコントローラ素子１０が実装された配線基板２の第１の主面２ａには、例えばエポキシ樹脂からなる封止樹脂層１８がモールド成形されている。半導体メモリ素子９やコントローラ素子１０は、金属ワイヤ１３、１５、１７等と共に封止樹脂層１８で一体的に封止されている。封止樹脂層１８の先端には、メモリカードの前方を示す傾斜部１９が設けられている。封止樹脂層１８の後方には封止樹脂を一部盛り上げた取手部２０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置１が構成されている。なお、図１では封止樹脂層１８の図示を省略している。
半導体記憶装置１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層１８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置１は封止樹脂層１８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部１９は半導体記憶装置１自体に設けられている。
第１の実施形態の半導体記憶装置１においては、第１の素子群１１と第２の素子群１４の階段方向を逆方向にすることによって、各電極パッド１２Ａ〜１２Ｈを露出させた上で、配線基板２に対する半導体メモリ素子９Ａ〜９Ｈの占有面積の増大を抑制している。すなわち、８個の半導体メモリ素子を全て階段状に積層した場合、半導体メモリ素子の占有面積は１個の半導体メモリ素子の面積に７個分のずらした面積を加えた面積となる。
これに対し、半導体記憶装置１の素子占有面積は第１の素子群１１の占有面積（１個の半導体メモリ素子９の面積に３個分のずらした面積を加えた面積）に、第５の半導体メモリ素子９Ｅを第４の電極パッド１２Ｄが露出するようにずらした分の面積を加えた面積となる。このように、第１の素子群１１と第２の素子群１４の階段方向を逆にして積層することによって、配線基板２に対する半導体メモリ素子９の占有面積の増大を抑制することができる。従って、配線基板２の各短辺３Ａ、３Ｂに沿ったパッド配置領域８Ａ、８Ｂを確保することができる。これによって、Ｌ型パッド構造を有するコントローラ素子１０と配線基板２との接続を維持することが可能となる。
ただし、第５の半導体メモリ素子９Ｅは第１の素子群１１に対してずらして配置されるため、電極パッド１２Ｅを有する端部は第４の半導体メモリ素子９Ｄからはみ出すことになる。従って、第５の半導体メモリ素子９Ｅの電極パッド１２Ｅの下方は中空状態となる。すなわち、第５の半導体メモリ素子９Ｅはオーバーハング構造となり、電極パッド１２Ｅにワイヤボンディングした際にたわむおそれがある。半導体メモリ素子９のたわみは、前述したように接続不良や素子クラック等の発生原因となる。
そこで、第１の実施形態の半導体記憶装置１においては、第２の素子群１４を構成する半導体メモリ素子９Ｅ〜９Ｈのうち、最下段の第５の半導体メモリ素子９Ｅの厚さＴ１を他の半導体メモリ素子９Ｆ〜９Ｈの厚さＴ２より厚くしている。このように、オーバーハング構造となる第５の半導体メモリ素子９Ｅの厚さＴ１のみを厚くし、電極パッド１２の下方に他の半導体メモリ素子９が存在する第６ないし第８の半導体メモリ素子９Ｆ〜９Ｈの厚さＴ２はＴ１より薄くする（Ｔ１＞Ｔ２）ことによって、第５の電極パッド１２Ｅにワイヤボンディングする際の接続不良や素子クラック等の発生を防いだ上で、半導体メモリ素子９の積層厚の増大を抑制することができる。
第５の半導体メモリ素子９Ｅの厚さＴ１は５０〜１５０μｍの範囲とすることが好ましい。厚さＴ１が５０μｍ未満であると、第５の電極パッド１２Ｅにワイヤボンディングする際の接続不良や素子クラック等を抑制することができない。厚さＴ１が１５０μｍを超えると、半導体メモリ素子９の積層厚が厚くなりすぎる。第６ないし第８の半導体メモリ素子９Ｆ〜９Ｈの厚さＴ２はＴ１＞Ｔ２を満たした上で１０〜５０μｍの範囲とすることが好ましい。厚さＴ２が５０μｍを超えると半導体メモリ素子９の積層厚が厚くなる。厚さＴ２を１０μｍ未満とすることは素子製造工程の観点から困難であり、製造時や取り扱い時に割れも生じやすくなる。
また、第１の素子群１１を構成する半導体メモリ素子９Ａ〜９Ｄの厚さは、第６ないし第８の半導体メモリ素子９Ｆ〜９Ｈの厚さＴ２と同様に薄くすることが好ましい。ただし、第１の素子群１１の最下段の第１の半導体メモリ素子９Ａは、配線基板２の表面に存在する凹凸部（配線層の有無による段差、スルーホール部による段差、端子やテストパッドによる段差等に起因する凹凸部）上に配置されるため、封止樹脂層１８のモールド成形時に局所的に大きな圧力が付加される。このため、第１の半導体メモリ素子９Ａの厚さを薄くしすぎると、モールド成形時の局所的な圧力で割れが生じるおそれがある。
このため、第１の素子群１１を構成する半導体メモリ素子９Ａ〜９Ｄのうち、最下段の第１の半導体メモリ素子９Ａの厚さＴ３は他の半導体メモリ素子９Ｂ〜９Ｄの厚さＴ４より厚くする（Ｔ３＞Ｔ４）ことが好ましい。第１の半導体メモリ素子９Ａの厚さＴ３は５０〜１５０μｍの範囲とすることが好ましい。厚さＴ３が５０μｍ未満であると、モールド成形時の局所的な圧力で第１の半導体メモリ素子９Ａに割れが生じやすくなる。第２ないし第４の半導体メモリ素子９Ｂ〜９Ｄの厚さＴ２は、第６ないし第８の半導体メモリ素子９Ｆ〜９Ｈの厚さＴ２と同様に１０〜５０μｍの範囲とすることが好ましい。
半導体記憶装置１でケースレスのマイクロＳＤTMカードを構成する場合、半導体記憶装置１の厚さ（カード厚）ＴＣは、例えば７００〜７４０μｍの範囲に設定される。半導体メモリ素子９とコントローラ素子１０の積層厚（素子厚）ＴＥは、それに配線基板２の厚さや封止樹脂層１８のコントローラ素子１０上の厚さを加えて、カード厚ＴＣの範囲内とする必要がある。上述したような半導体メモリ素子１２Ａ〜１２Ｈの厚さを満足させることによって、複数の半導体メモリ素子９を積層して高容量化を図った上で、素子厚ＴＥの削減とボンディング不良等の抑制を両立させることができる。言い換えると、薄型で高容量の半導体記憶装置１の製造歩留りや信頼性を高めることが可能となる。
例えば、配線基板２の厚さを１２５μｍ、第１の半導体メモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第４の半導体素子９Ｂ〜９Ｄの各厚さを３０μｍ、それらの各接着層の厚さを５μｍ、第５の半導体メモリ素子９Ｅの厚さを１００μｍ、その接着層の厚さを５μｍ、第６ないし第８の半導体素子９Ｅ〜９Ｈの各厚さを３０μｍ、それらの各接着層の厚さを５μｍ、コントローラ素子１０の厚さを３０μｍ、その接着層の厚さを５μｍ、封止樹脂層１８の素子上樹脂厚を１４５μｍとしたとき、これらの合計厚は７００μｍとなり、カード厚ＴＣを満足させることが可能となる。
ここで、厚さが２０〜４０μｍというような極薄の半導体メモリ素子９は、例えば以下に示すような製造方法を適用して作製することが好ましい。すなわち、まず表面に素子領域を有する半導体ウェーハを用意する。このような半導体ウェーハの表面からブレード等を用いて所定の深さの溝を形成する。溝の深さは完成時の素子厚さより深く設定する。次いで、溝が形成された半導体ウェーハの表面に保護テープを貼り付けた後、半導体ウェーハの裏面を所望の素子厚まで研削並びに研磨する。溝に達する研削、研磨工程によって、半導体ウェーハを保護テープで保持しつつ、半導体素子をそれぞれ個片化する。
次に、半導体ウェーハの裏面に接着剤フィルム（ダイアタッチフィルム等）を一体化した保護テープを貼り付け、保護テープのみを剥離する。この後、溝で分割した半導体素子の形状に沿ってレーザ光を照射し、半導体ウェーハの裏面に貼り付けた接着剤フィルムを半導体素子の形状に応じて切断することによって、個片化された接着剤フィルムを有する半導体素子を得ることができる。このように、半導体ウェーハの先ダイシングと接着剤フィルムのレーザ光による切断とを組み合せることによって、接着剤フィルムが貼り付けられた極薄の半導体素子を再現性よく得ることが可能となる。
第１の実施形態の半導体記憶装置１において、半導体メモリ素子９の搭載数（積層数）は８個に限られるものではなく、第１の素子群１１と第２の素子群１４を構成する半導体メモリ素子９の数がそれぞれ複数個であればよい。ただし、半導体記憶装置１の高容量化を図る上で、第１の素子群１１と第２の素子群１４を構成する半導体メモリ素子９の数はそれぞれ４個もしくはそれ以上（合計で８個もしくはそれ以上）であることが好ましい。例えば、記憶容量が１ＧＢの半導体メモリ素子９を８個使用することによって、８ＧＢのマイクロＳＤTMカードを半導体記憶装置１で実現することが可能となる。
次に、本発明の第２の実施形態について説明する。図３および図４は第２の実施形態による半導体記憶装置（半導体装置）の構成を示している。図３は第２の実施形態による半導体記憶装置（半導体装置）の構成を示す平面図、図４はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図３および図４に示される半導体記憶装置２１は、第１の実施形態と同様に半導体メモリカードを構成するものである。
半導体記憶装置２１は素子実装基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２の第１の主面２ａは、素子搭載部６と接続パッド７を含む第１の配線網とを有している。配線基板２の第２の主面２ｂには、メモリカードの入出力端子となる外部接続端子５が形成されている。配線基板２の構成、外形形状、接続パッド７の配置領域（パッド領域８Ａ〜８Ｃ）等は第１の実施形態と同様とされている。
配線基板２の素子搭載部６には、第１の素子群（メモリ素子群）２２を構成する第１の半導体メモリ素子２３Ａ、第２の半導体メモリ素子２３Ｂ、第３の半導体メモリ素子２３Ｃおよび第４の半導体メモリ素子２３Ｄが順に積層されている。第１ないし第４の半導体メモリ素子２３Ａ〜２３Ｄは矩形状の同一形状を有し、それぞれ電極パッド２４Ａ〜２４Ｄを有している。第１ないし第４の電極パッド２４Ａ〜２４Ｄは半導体メモリ素子２３Ａ〜２３Ｄの外形の一辺、具体的には一方の短辺に沿って配列されている。第１ないし第４の半導体メモリ素子２３Ａ〜２３Ｄは短辺片側パッド構造を有している。
第１の半導体メモリ素子２３Ａは、第１の電極パッド２４Ａが形成された電極形成面を上方に向けて、配線基板２の素子搭載部６上に接着層（図示せず）を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他の半導体メモリ素子の接着層も同様である。第１の半導体メモリ素子２３Ａは、第１の電極パッド２４Ａが配線基板２の第２のパッド領域８Ｂの近傍に位置するように、パッド配列辺（一方の短辺）を配線基板２の短辺３Ｂに向けて配置されている。
第２の半導体メモリ素子２３Ｂは、第２の電極パッド２４Ｂが形成された電極形成面を上方に向けて、第１の電極パッド２４Ａを露出させつつ、第１の半導体メモリ素子２３Ａ上に接着層（図示せず）を介して接着されている。同様に、第３の半導体メモリ素子２３Ｃは第２の半導体メモリ素子２３Ｂ上に、また第４の半導体メモリ素子２３Ｄは第３の半導体メモリ素子２３Ｃ上にそれぞれ接着層（図示せず）を介して接着されている。第２ないし第４の半導体メモリ素子２３Ｂ〜２３Ｄは、それぞれ第１の半導体メモリ素子２３Ａとパッド配列辺を同方向に向け、かつ下段側の半導体メモリ素子２３の電極パッド２４が露出するように、第１の半導体メモリ素子２３Ａ上に順に階段状に積層されている。
このように、第１ないし第４の半導体メモリ素子２３Ａ〜２３Ｄは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側の半導体メモリ素子２３の電極パッド２４が露出するように短辺を長辺方向にずらして階段状に積層されている。第１ないし第４の電極パッド２４Ａ〜２４Ｄは、いずれも上方に向けて露出させた状態で、第２のパッド領域８Ｂの近傍に位置している。第１ないし第４の電極パッド２４Ａ〜２４Ｄは第２のパッド領域８Ｂに配置された接続パッド７と第１の金属ワイヤ２５を介して電気的に接続されている。第１の実施形態と同様に、第１ないし第４の電極パッド２４Ａ〜２４Ｄの電気特性や信号特性等が等しい場合には、第１の金属ワイヤ２５で順に接続される。
第１の素子群２２上には、第４の電極パッド２４Ｄを露出させるようにスペーサ層２６を介して、第２の素子群（第２のメモリ素子群）２７を構成する第５の半導体メモリ素子２３Ｅ、第６の半導体メモリ素子２３Ｆ、第７の半導体メモリ素子２３Ｇおよび第８の半導体メモリ素子２３Ｈが接着層（図示せず）を介して順に積層されている。第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈは矩形状の同一形状を有し、それぞれ電極パッド２４Ｅ〜２４Ｈを有している。第５ないし第８の電極パッド２４Ｅ〜２４Ｈは半導体メモリ素子２３Ｅ〜２３Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈは短辺片側パッド構造を有している。
第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈは、第１ないし第４の半導体メモリ素子２３Ａ〜２３Ｄと配置位置や積層構造を揃えて階段状に積層されている。すなわち、第５の半導体メモリ素子２３Ｅは第１の半導体メモリ素子２３Ａと短辺および長辺を揃えて配置されており、他の半導体メモリ素子２３Ｆ〜２３Ｈも同様である。第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈは、それぞれパッド配列辺を第２のパッド領域８Ｂに向け、かつ下段側の半導体メモリ素子２３の電極パッド２４が露出するように、第１の素子群２２の階段方向と同方向に向けて階段状に積層されている。
第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈの電極パッド２４Ｅ〜２４Ｈは、いずれも上方に向けて露出させた状態を維持しつつ、配線基板２の第２のパッド領域８Ｂの近傍に位置している。第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈの電極パッド２４Ｅ〜２４Ｈは、それぞれ第２のパッド領域８Ｂに配置された接続パッド７と第２の金属ワイヤ２８を介して電気的に接続されている。第５ないし第８の電極パッド２４Ｅ〜２４Ｈの電気特性や信号特性等が等しい場合には、第２の金属ワイヤ２８で順に接続される。
スペーサ層２６は第４の電極パッド２４Ｄに接続された金属ワイヤ２５の素子側端部を取り込むことが可能な絶縁樹脂層で構成されている。絶縁樹脂層２６はスペーサ層としての機能に加えて、第５の半導体メモリ素子２３Ｅの接着層としての機能を併せ持つものである。絶縁樹脂層２６は第５の半導体メモリ素子２３Ｅの裏面に形成され、金属ワイヤ２５の素子側端部を取り込むように第４の半導体メモリ素子２３Ｄに接着される。絶縁樹脂層２６は、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂で構成され、その厚さは４０〜１００μｍの範囲とすることが好ましい。また、絶縁樹脂層２６に代えて一般的な素子形態のスペーサ層２６を使用してもよい。
第２の素子群２７上には第１の実施形態と同様に、Ｌ型パッド構造を有するコントローラ素子１０が接着層（図示せず）を介して接着されている。コントローラ素子１０の電極パッド１６Ａ、１６Ｂは、第１の実施形態と同様に、配線基板２の第１のパッド領域８Ａおよび第３のパッド領域８Ｃに配置された接続パッド７と第３の金属ワイヤ１７を介して電気的に接続されている。
配線基板２の第１の主面２ａには、半導体メモリ素子２３やコントローラ素子１０を金属ワイヤ２５、２８、１７等と共に封止する封止樹脂層１８が形成されている。封止樹脂層１８の先端には傾斜部１９が設けられており、後方には取手部２０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置２１が構成されている。なお、図３では封止樹脂層１８の図示を省略している。
半導体記憶装置２１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層１８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置２１は封止樹脂層１８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部１９は半導体記憶装置２１自体に設けられている。
第２の実施形態の半導体記憶装置２１においては、第１の素子群２２と第２の素子群２７との間にスペーサ層２６を介在させた上で、第１の素子群２２と第２の素子群２７の階段方向や配置構造を同一とすることによって、各電極パッド２４Ａ〜２４Ｈを露出させた上で、配線基板２に対する半導体メモリ素子２３Ａ〜２３Ｈの占有面積の増大を抑制している。すなわち、半導体記憶装置２１の素子占有面積は、第１の素子群１１と第２の素子群１４の配線基板２に対する投影面積を揃えているため、１つの素子群の占有面積（１個の半導体メモリ素子２３の面積に３個分のずらした面積を加えた面積）となる。
このように、第１の素子群２２と第２の素子群２７の階段方向や配置構造を揃えることによって、配線基板２に対する半導体メモリ素子２３の占有面積の増大を抑制することができる。従って、配線基板２の各短辺３Ａ、３Ｂに沿ったパッド配置領域８Ａ、８Ｂを確保することができる。これによって、Ｌ型パッド構造を有するコントローラ素子１０と配線基板２との接続を維持することが可能となる。ただし、第５の半導体メモリ素子２３Ｅは第１の素子群１１からはみ出して配置されるため、電極パッド２４Ｅの下方は中空状態となる。すなわち、第５の半導体メモリ素子２３Ｅはオーバーハング構造となる。
そこで、第２の実施形態の半導体記憶装置２１においては、オーバーハング構造となる第５の半導体メモリ素子２３Ｅの電極パッド２４Ｅの下方に存在する中空部に絶縁樹脂２９を充填している。絶縁樹脂２９としては、例えばエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等の熱硬化性樹脂が用いられる。絶縁樹脂２９は配線基板２上に第１の素子群２２と第２の素子群２７を配置した後、例えば第５の半導体メモリ素子２３Ｅの下方に存在する中空部に液状樹脂を充填し、これを硬化させることにより形成される。液状樹脂はディスペンサ等を用いて中空部に注入される。
このように、第５の半導体メモリ素子２３Ｅの電極パッド２４Ｅの下方に存在する中空部に絶縁樹脂２９を充填することによって、第５の電極パッド２４Ｅにワイヤボンディングする際の接続不良や素子クラック等の発生を防ぐことができる。また、オーバーハング構造となる第５の半導体メモリ素子２３Ｅに対するワイヤボンディング性を絶縁樹脂２９で確保することによって、第２の素子群２７を構成する第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈの厚さを薄くすることができる。第５ないし第８の半導体メモリ素子２３Ｅ〜２３Ｈの厚さは１０〜５０μｍの範囲とすることが好ましい。第１の素子群２２については第１の実施形態と同様とすることが好ましい。
半導体記憶装置２１でケースレスのマイクロＳＤTMカードを構成する場合、半導体記憶装置２１の厚さ（カード厚）ＴＣは前述したように７００〜７４０μｍの範囲に設定される。半導体メモリ素子２３とコントローラ素子１０の積層厚（素子厚）ＴＥは、それに配線基板２の厚さや素子上樹脂厚を加えて、カード厚ＴＣの範囲内とする必要がある。上述した中空部への絶縁樹脂２９の充填構造と半導体メモリ素子２３Ａ〜２３Ｈの厚さを適用することによって、複数の半導体メモリ素子２３を積層して高容量化を図った上で、素子厚ＴＥの削減とボンディング不良等の抑制を両立させることができる。言い換えると、薄型で高容量の半導体記憶装置２１の製造歩留りや信頼性を高めることが可能となる。
例えば、配線基板２の厚さを１２５μｍ、第１の半導体メモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第８の半導体素子９Ｂ〜９Ｈの各厚さを３０μｍ、スペーサ層２６となる接着層の厚さを除く各接着層の厚さを５μｍ、スペーサ層２６の厚さを６０μｍ、コントローラ素子１０の厚さを３０μｍ、その接着層の厚さを５μｍ、封止樹脂層１８の素子上樹脂厚を１６０μｍとしたとき、これらの合計厚は７００μｍとなり、カード厚ＴＣを満足させることが可能となる。厚さが２０〜４０μｍというような極薄の半導体メモリ素子２３は第１の実施形態と同様にして得ることができる。
第２の実施形態の半導体記憶装置２１において、半導体メモリ素子２３の搭載数（積層数）は８個に限られるものではなく、第１の素子群２２と第２の素子群２７を構成する半導体メモリ素子２３の数がそれぞれ複数個であればよい。ただし、半導体記憶装置２１の高容量化を図る上で、第１の素子群２２と第２の素子群２７を構成する半導体メモリ素子２３の数はそれぞれ４個もしくはそれ以上（合計で８個もしくはそれ以上）とすることが好ましい。例えば、記憶容量が１ＧＢの半導体メモリ素子２３を８個使用することで、８ＧＢのマイクロＳＤTMカードを半導体記憶装置２１で実現することが可能となる。
また、半導体記憶装置２１における絶縁樹脂２９の適用は、配線基板２上に第１の素子群２２と第２の素子群２７とを階段方向や配置構造を揃えて配置した構造に限られるものではない。例えば、第１の実施形態のように第１の素子群２２と第２の素子群２７とを逆方向に向けて階段上に積層した場合にも、前述したようにオーバーハング構造の半導体メモリ素子が存在する。このような半導体素子に対しても絶縁樹脂（オーバーハング構造の半導体素子の電極パッドの下方に存在する中空部に充填された絶縁樹脂）２９を適用することが可能であり、同様な効果を得ることができる。絶縁樹脂２９は各種オーバーハング構造を有する半導体素子に対して適用可能である。
上述した第１および第２の実施形態の半導体記憶装置１、２１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。図５および図６は第１および第２の実施形態をＢＧＡタイプの半導体パッケージ３１、３２に適用した構造を示している。半導体パッケージ３１、３２は、配線基板２の第２の主面２ｂに半田ボール等からなる外部接続端子（ボール端子）３３が設けられていることを除いて、基本的な構造は半導体記憶装置１、２１と同様とされている。半導体パッケージはＬＧＡ構造を有していてもよい。
次に、本発明の第３の実施形態について説明する。図７および図８は第３の実施形態による半導体記憶装置の構成を示している。図７は第３の実施形態による半導体記憶装置の構成を示す平面図、図８はそのＡ−Ａ線に沿った断面図である。なお、第１の実施形態と同一部分には同一符号を付している。図７および図８に示される半導体記憶装置４１は、第１の実施形態と同様に半導体メモリカードを構成するものである。
半導体記憶装置４１は素子実装基板と端子形成基板とを兼ねる配線基板２を有している。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、素子実装面となる第１の主面２ａと、端子形成面となる第２の主面２ｂとを備えている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。
配線基板２の第２の主面２ｂには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第２の主面２ｂはメモリカードの表面に相当する。さらに、配線基板２の第２の主面２ｂには、外部接続端子５の形成領域を除く領域に第２の配線網（図示せず）が設けられている。第２の配線網は例えばメモリカードのテストパッドを有している。第２の主面２ｂに設けられた第２の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第１の主面２ａは、素子搭載部６とワイヤボンディング時のボンディング部となる接続パッド７を含む第１の配線網とを備えている。配線基板２の第１の主面２ａはメモリカードの裏面に対応するものである。接続パッド７を有する第１の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第２の配線網と電気的に接続されている。接続パッド７は短辺３Ｂに沿った第１のパッド領域４２Ａと長辺４Ａに沿った第２のパッド領域４２Ｂのそれぞれに配置されている。
配線基板２の第１の主面２ａ上には、複数の半導体メモリ素子４３が積層されて搭載されている。半導体メモリ素子４３としては、例えばＮＡＮＤ型フラッシュメモリが用いられる。半導体メモリ素子４３上にはコントローラ素子４４が積層されている。コントローラ素子４４は、複数の半導体メモリ素子４３からデータの書き込みや読み出しを行う半導体メモリ素子を選択し、選択した半導体メモリ素子４３へのデータを書き込み、また選択した半導体メモリ素子４３に記憶されたデータの読み出し等を行うものである。
配線基板２の素子搭載部６には、メモリ素子群４５を構成する第１の半導体メモリ素子４３Ａ、第２の半導体メモリ素子４３Ｂ、第３の半導体メモリ素子４３Ｃ、第４の半導体メモリ素子４３Ｄ、第５の半導体メモリ素子４３Ｅ、第６の半導体メモリ素子４３Ｆ、第７の半導体メモリ素子４３Ｇおよび第８の半導体メモリ素子４３Ｈが接着層（図示せず）を介して順に階段状に積層されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルムが用いられる。
第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは矩形状の同一形状を有し、それぞれ電極パッド４６Ａ〜４６Ｈを備えている。第１ないし第８の電極パッド４６Ａ〜４６Ｈは、半導体メモリ素子４３Ａ〜４３Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは短辺片側パッド構造を有している。第１の半導体メモリ素子４３Ａは、第１の電極パッド４３Ａが第１のパッド領域４２Ａの近傍に位置するように、パッド配列辺（一方の短辺）を配線基板２の短辺３Ｂに向けて配置されている。
第２ないし第８の半導体メモリ素子４３Ｂ〜４３Ｈも同様であり、第１の半導体メモリ素子４３Ａとパッド配列辺を同方向に向けて配置されている。その上で、各電極パッド４６Ａ〜４６Ｈが上方に向けて露出するように、第２ないし第８の半導体メモリ素子４３Ｂ〜４３Ｈは第１の半導体メモリ素子４３Ａ上に順に階段状に積層されている。すなわち、第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側の半導体メモリ素子４３の電極パッド４６が露出するように短辺を長辺方向にずらして階段状に積層されている。
第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈの電極パッド４６Ａ〜４６Ｈは、第１のパッド領域４２Ａに配置された接続パッド７と第１の金属ワイヤ４７を介して電気的に接続されている。第１ないし第８の電極パッド４６Ａ〜４６Ｈの電気特性や信号特性等が等しい場合、第１の金属ワイヤ４７で順に接続される。金属ワイヤ４７には一般的なＡｕ線やＣｕ線等の金属細線が用いられる。後述する金属ワイヤ４９、５２も同様である。
メモリ素子群４５上にはコントローラ素子４４が接着層（図示せず）を介して接着されている。コントローラ素子４４は前述した第１および第２の実施形態と同様にＬ型パッド構造を有しており、第１の外形辺とそれと直交する第２の外形辺のそれぞれに沿って配列された電極パッド４８Ａ、４８Ｂを備えている。これら電極パッド４８Ａ、４８Ｂのうち、第２のパッド領域４２Ｂの近傍に位置する電極パッド４８Ａ（配線基板２の長辺４Ａと平行な第１の外形辺に沿って配列された電極パッド４８Ａ）は、第２のパッド領域４２Ｂに配置された接続パッド７と第２の金属ワイヤ４９を介して電気的に接続されている。
ここで、第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは順に階段状に積層させているため、半導体メモリ素子４３の積層構造における階段方向の長さが長くなる。このため、配線基板２に対する半導体メモリ素子４３の占有面積（全素子の投影面積）が増加し、配線基板２の短辺に沿ったパッド配置領域が制約を受けることになる。半導体メモリカードは寸法が規定されているため、この実施形態では配線基板２の短辺３Ａに沿った領域にパッド領域を設定することができない。コントローラ素子４４はＬ型パッド構造を有するため、配線基板２の長辺４Ａに沿った第２のパッド領域４２Ｂのみでは全ての電極パッド４８を接続パッド７と直接ワイヤボンディングすることができない。
そこで、第３の実施形態による半導体記憶装置４１においては、メモリ素子群４５上にコントローラ素子４４と並列して中継素子５０を配置している。中継素子５０は他の素子と同様に接着層（図示せず）を介して第８の半導体メモリ素子４３Ｈ上に接着されている。中継素子５０は１つの外形辺とそれと直交する他の外形辺のそれぞれに沿って配列された電極パッド（中継パッド）５１Ａ、５１Ｂを有している。中継素子５０は電極パッド５１Ａがコントローラ素子４４の電極パッド４８Ｂと対向し、かつ電極パッド５１Ｂが第２のパッド領域４２Ｂの近傍に位置するように配置されている。中継素子５０は通常の半導体素子と同様に作製されたものである。
コントローラ素子４４の電極パッド４８Ｂ（配線基板２の長辺４Ａと直交する第２の外形辺に沿って配列された電極パッド）は、第３の金属ワイヤ（第１の中継用金属ワイヤ）５２Ａを介して中継素子５０の電極パッド５１Ａと電気的に接続されている。さらに、中継素子５０の電極パッド５１Ｂは、第３の金属ワイヤ（第２の中継用金属ワイヤ）５２Ｂを介して第２のパッド領域４２Ｂに配置された接続パッド７と電気的に接続されている。中継素子５０は電極パッド５１Ａと電極パッド５１Ｂとを繋ぐ配線層を有している。コントローラ素子４４の電極パッド４８Ｂと第２のパッド領域４２Ｂに配置された接続パッド７とは、中継素子５０を介して第３の金属ワイヤ５２により電気的に接続されている。
半導体メモリ素子４３やコントローラ素子４４が実装された配線基板２の第１の主面２ａには、例えばエポキシ樹脂からなる封止樹脂層１８がモールド成形されている。半導体メモリ素子４３、コントローラ素子４４および中継素子５０は、金属ワイヤ４７、４９、５２等と共に封止樹脂層１８で一体的に封止されている。封止樹脂層１８の先端には傾斜部１９が設けられている。封止樹脂層１８の後方には取手部２０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置４１が構成されている。なお、図７では封止樹脂層１８の図示を省略している。
なお、メモリ素子群４５を構成する第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは、電極パッド４６Ａ〜４６Ｈを露出させるように階段状に積層されているため、電極パッド４６が配列された一方の短辺と対向する他方の短辺側は順にひさし状に張り出している。半導体メモリ素子４３の積層体のひさし部分は封止樹脂層１８の先端に設けられた傾斜部１９と同方向に傾斜している。半導体メモリ素子４３の積層体はひさし部分の一部が封止樹脂層１８の傾斜部１９と重なるように配置されており、これによって封止樹脂層１８に収容するメモリ素子数の増加に対応している。
半導体記憶装置４１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層１８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置４１は封止樹脂層１８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部１９は半導体記憶装置４１自体に設けられている。
上述したように、第３の実施形態の半導体記憶装置４１は、複数の半導体メモリ素子４３を階段状に積層する際に、Ｌ型パッド構造を有するコントローラ素子４４の第２の外形辺に沿って配列された電極パッド４８Ｂを、中継素子５０を介して第２のパッド領域４２Ｂに配置された接続パッド７と接続している。これによって、コントローラ素子４４の接続を確保した上で、半導体メモリ素子４３の積層数を増加させることができる。すなわち、薄型で高容量の半導体記憶装置４１を提供することが可能となる。
メモリ素子群４５を構成する第１ないし第８の半導体メモリ素子４３Ａ〜４６Ｈの厚さは、最下段に位置する第１の半導体メモリ素子４３Ａを除いて１０〜５０μｍの範囲とすることが好ましい。配線基板２と接する第１の半導体メモリ素子４３Ａの厚さは第１の実施形態と同様に５０〜１５０μｍの範囲とすることが好ましい。第３の実施形態では８個の半導体メモリ素子４３を、ワイヤボンディング性を高めるための肉厚な半導体素子やスペーサ層等を介在させることなく積層している。このため、半導体メモリ素子４３の厚さを第１および第２の実施形態に比べて若干厚くしても、半導体記憶装置４１の厚さ（例えば７００〜７４０μｍの範囲）を満足させることができる。
例えば、配線基板２の厚さを１２５μｍ、第１の半導体メモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第８の半導体素子９Ｂ〜９Ｈの各厚さを４０μｍ、それらの接着層の厚さを５μｍ、コントローラ素子１０の厚さを４０μｍ、その接着層の厚さを５μｍ、封止樹脂層１８の素子上樹脂厚を１３５μｍとしたとき、これらの合計厚は７００μｍとなり、例えばマイクロＳＤTMカードに求められるカード厚ＴＣ（７００〜７４０μｍの範囲）を満足させることが可能となる。厚さが２０〜５０μｍというような半導体メモリ素子４３は第１の実施形態と同様にして得ることができる。
第３の実施形態の半導体記憶装置４１において、半導体メモリ素子４３の搭載数（積層数）は８個に限られるものではなく、メモリ素子群４５を構成する半導体メモリ素子４３の数が複数個であればよい。ただし、半導体記憶装置４１の高容量化を図る上で、メモリ素子群４５を構成する半導体メモリ素子４３の数は８個もしくはそれ以上であることが好ましい。例えば、記憶容量が１ＧＢの半導体メモリ素子４３を８個使用することで、８ＧＢのマイクロＳＤTMカードを半導体記憶装置４１で実現することが可能となる。
また、半導体記憶装置４１における中継素子５０を用いたコントローラ素子１０の接続は、複数の半導体メモリ素子を階段状に積層した場合に限られるものではない。例えば、第１および第２の実施形態に示したように、半導体メモリ素子を複数の素子群に分けて積層する場合においても適用可能である。半導体メモリ素子を複数の素子群に分けて積層する場合、上方の素子群のうちの最上段に位置する半導体メモリ素子上にコントローラ素子と中継素子とが搭載され、第３の実施形態と同様にして配線基板と接続される。
次に、本発明の第４の実施形態について説明する。図９および図１０は第４の実施形態による半導体記憶装置の構成を示している。図９は第４の実施形態による半導体記憶装置（半導体装置）の構成を示す平面図、図１０はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。なお、第３の実施形態と同一部分には同一符号を付し、その説明を一部省略する。図９および図１０に示される半導体記憶装置６１は、第３の実施形態と同様に半導体メモリカードを構成するものである。
配線基板２の第１の主面２ａの素子搭載部６には、第１ないし第８の半導体メモリ素子（ＮＡＮＤ型フラッシュメモリ等）４３Ａ〜４３Ｈが接着層（図示せず）を介して順に階段状に積層されて搭載されている。第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは矩形状の同一形状を有し、それぞれ電極パッド４６Ａ〜４６Ｈを備えている。第１ないし第８の電極パッド４６Ａ〜４６Ｈは、半導体メモリ素子４３Ａ〜４３Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは短辺片側パッド構造を有している。
第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは、第３の実施形態と同様に、それらのパッド配列辺を同方向（第１のパッド領域６２Ａを有する短辺３Ｂの方向）に向け、かつ長辺を揃えると共に、下段側の半導体メモリ素子４３の電極パッド４６が露出するように短辺を長辺方向にずらして階段状に積層されている。第１ないし第８の電極パッド４６Ａ〜４６Ｈは、第１のパッド領域６２Ａに配置された接続パッド７と第１の金属ワイヤ４７を介して電気的に接続されている。第１ないし第８の電極パッド４６Ａ〜４６Ｈの電気特性や信号特性等が等しい場合、第１の金属ワイヤ４７で順に接続される。
前述したように、第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは順に階段状に積層させているため、半導体メモリ素子４３の積層構造における階段方向の長さが長くなる。このため、配線基板２に対する半導体メモリ素子４３の占有面積が増加し、配線基板２の短辺に沿ったパッド配置領域が制約を受けることになる。半導体メモリカードは寸法が規定されているため、配線基板２の短辺３Ａに沿った領域にワイヤボンディング用のパッド領域を設定することができない。このため、Ｌ型パッド構造を有するコントローラ素子では、全ての電極パッドを接続パッドとワイヤボンディングすることができない。
メモリ素子群４５を構成する第１ないし第８の半導体メモリ素子４３Ａ〜４３Ｈは、電極パッド４６Ａ〜４６Ｈを露出させるように階段状に積層されているため、電極パッド４６が配列された一方の短辺と対向する他方の短辺側は順にひさし状に張り出している。半導体メモリ素子４３の積層体はひさし部分の一部が封止樹脂層１８の傾斜部１９と重なるように配置されている。さらに、半導体メモリ素子４３の積層体のひさし部分の下方には空間が存在しており、この部分に配線基板２の余白が生じている。
そこで、第４の実施形態による半導体記憶装置６１においては、メモリ素子群４５のひさし部分の下方に相当する配線基板２の部分に、フリップチップ接続用の接続パッドを有する第２のパッド領域６２Ｂを設け、その領域にフリップチップ接続構造を有するコントローラ素子６３を配置している。コントローラ素子６３はフリップチップ接続用のバンプ電極６４を有し、メモリ素子群４５のひさし部分の下方に配置されている。
コントローラ素子６３のバンプ電極６４は、第２のパッド領域６２Ｂに配置された接続パッド（図示せず）に対してフリップチップ接続されている。バンプ電極６４は例えば半田合金やＡｕ−Ｓｎ共晶合金等の低融点金属からなる。このように、階段状に積層されたメモリ素子群４５のひさし部分の下方の空間を利用することによって、配線基板２の面積を拡大することなく、フリップチップ接続構造を有するコントローラ素子６３を配線基板２上に配置することが可能となる。
半導体メモリ素子４３やコントローラ素子６３が実装された配線基板２の第１の主面２ａには、例えばエポキシ樹脂からなる封止樹脂層１８がモールド成形されている。半導体メモリ素子４３やコントローラ素子６３は金属ワイヤ４７等と共に封止樹脂層１８で一体的に封止されている。封止樹脂層１８の先端には傾斜部１９が、また後方には取手部２０が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置６１が構成されている。なお、図７では封止樹脂層１８の図示を省略している。
半導体記憶装置６１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層１８等は直接外部に露出した状態とされる。すなわち、半導体記憶装置６１は封止樹脂層１８等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部１９は半導体記憶装置６１自体に設けられている。
上述したように、第４の実施形態の半導体記憶装置６１は、複数の半導体メモリ素子４３を階段状に積層する際に、フリップチップ接続構造を有するコントローラ素子６３を適用すると共に、コントローラ素子６３を階段状に積層されたメモリ素子群４５のひさし部分の下方に配置している。これによって、コントローラ素子６３の接続を確保した上で、半導体メモリ素子４３の積層数を増加させることができる。すなわち、薄型で高容量の半導体記憶装置６１を提供することが可能となる。
メモリ素子群４５を構成する第１ないし第８の半導体メモリ素子４３Ａ〜４６Ｈの厚さは、最下段に位置する第１の半導体メモリ素子４３Ａを除いて１０〜６０μｍの範囲とすることが好ましい。配線基板２と接する第１の半導体メモリ素子４３Ａの厚さは第１の実施形態と同様に５０〜１５０μｍの範囲とすることが好ましい。第４の実施形態では８個の半導体メモリ素子４３を、ワイヤボンディング性を高めるための肉厚な半導体素子やスペーサ層等を介在させることなく積層し、さらにコントローラ素子６３を配線基板２上に配置している。このため、半導体メモリ素子４３の厚さを第１および第２の実施形態に比べて若干厚くしても、半導体記憶装置６１の厚さを満足させることができる。
例えば、配線基板２の厚さを１２５μｍ、第１の半導体メモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第８の半導体素子９Ｂ〜９Ｈの各厚さを４５μｍ、それらの接着層の厚さを５μｍ、封止樹脂層１８の素子上樹脂厚を１４５μｍとしたとき、これらの合計厚は７００μｍとなり、例えばマイクロＳＤTMカードに求められるカード厚ＴＣ（７００〜７４０μｍの範囲）を満足させることができる。厚さが２０〜６０μｍというような半導体メモリ素子４３は第１の実施形態と同様に作製される。
第４の実施形態の半導体記憶装置６１において、半導体メモリ素子４３の搭載数（積層数）は８個に限られるものではなく、メモリ素子群４５を構成する半導体メモリ素子４３の数が複数個であればよい。ただし、半導体記憶装置６１の高容量化を図る上で、メモリ素子群４５を構成する半導体メモリ素子４３の数は８個もしくはそれ以上であることが好ましい。例えば、記憶容量が１ＧＢの半導体メモリ素子４３を８個使用することで、８ＧＢのマイクロＳＤTMカードを半導体記憶装置６１で実現することが可能となる。
上述した第３および第４の実施形態の半導体記憶装置４１、６１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。具体的には、図５や図６に示した半導体パッケージと同様なＢＧＡパッケージ構造を有する半導体記憶装置、あるいはＬＧＡパッケージ構造を有する半導体記憶装置に適用してもよい。
なお、本発明の半導体装置および半導体記憶装置は上記実施形態に限定されるものではなく、配線基板上に複数の半導体メモリ素子を積層して搭載した各種の半導体記憶装置等に適用可能である。本発明の半導体装置および半導体記憶装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体記憶装置を示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 本発明の第２の実施形態による半導体記憶装置を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 第１の実施形態による半導体記憶装置の変形例を示す断面図である。 第２の実施形態による半導体記憶装置の変形例を示す断面図である。 本発明の第３の実施形態による半導体記憶装置を示す平面図である。 図７のＡ−Ａ線に沿った断面図である。 本発明の第４の実施形態による半導体記憶装置を示す平面図である。 図９のＡ−Ａ線に沿った断面図である。
符号の説明
１，２１，４１，６１…半導体記憶装置、２…配線基板、５…外部接続端子、６…素子搭載部、７…接続パッド、８，４２，６２…パッド領域、９，２３，４３…半導体メモリ素子、１０，４４…コントローラ素子、１１，２２…第１のメモリ素子群、１２，１６，２４，４６，４８…電極パッド、１３，１５，１７，２５，２８，４７，４９，５２…金属ワイヤ、１４，２７…第２のメモリ素子群、１８…封止樹脂層、４５…メモリ素子群、５０…中継素子、６３…フリップチップ接続構造を有するコントローラ素子。

Claims (7)

  1. 素子搭載部と接続パッドとを備える配線基板と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１の素子群と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体素子を備え、前記複数の半導体素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と、
    前記第１の素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記第２の素子群を構成する前記複数の半導体素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記第１および第２の素子群を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第１の主面上に形成された封止樹脂層とを具備し、
    前記第２の素子群を構成する前記複数の半導体素子のうち、最下段の半導体素子の厚さは他の半導体素子の厚さより厚いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２の素子群の前記最下段の半導体素子は前記電極パッドの下方が中空部とされており、前記中空部には絶縁樹脂が充填されていることを特徴とする半導体装置。
  3. 素子搭載部と接続パッドとを備える第１の主面と、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
    前記配線基板の前記第２の主面に形成された外部接続端子と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体メモリ素子を備え、前記複数の半導体メモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように階段状に積層されている第１のメモリ素子群と、
    外形の一辺に沿って配列された電極パッドを有する複数の半導体メモリ素子を備え、前記複数の半導体メモリ素子は前記第１の素子群上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように前記第１のメモリ素子群の階段方向とは逆方向に向けて階段状に積層されている第２のメモリ素子群と、
    前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
    前記第１のメモリ素子群を構成する前記複数の半導体メモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記第２のメモリ素子群を構成する前記複数の半導体メモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第３の金属ワイヤと、
    前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１、第２および第３の金属ワイヤと共に封止するように、前記配線基板の前記第１の主面上に形成された封止樹脂層とを具備し、
    前記第２のメモリ素子群を構成する前記複数の半導体メモリ素子のうち、最下段の半導体メモリ素子の厚さは他の半導体メモリ素子の厚さより厚いことを特徴とする半導体記憶装置。
  4. 請求項３記載の半導体記憶装置において、
    前記最下段の半導体メモリ素子の厚さをＴ１、前記他の半導体メモリ素子の厚さをＴ２としたとき、前記第２のメモリ素子群はＴ１＞Ｔ２、Ｔ１＝５０〜１５０μｍ、Ｔ２＝１０〜５０μｍの条件を満足することを特徴とする半導体記憶装置。
  5. 請求項３または請求項４記載の半導体記憶装置において、
    前記第１のメモリ素子群を構成する前記複数の半導体メモリ素子のうち、最下段の半導体メモリ素子の厚さをＴ３、他の半導体メモリ素子の厚さをＴ４としたとき、前記第１のメモリ素子群はＴ３＞Ｔ４、Ｔ３＝５０〜１５０μｍ、Ｔ２＝１０〜５０μｍの条件を満足することを特徴とする半導体記憶装置。
  6. 請求項３ないし請求項５のいずれか１項記載の半導体記憶装置において、
    前記第１のメモリ素子群は４個以上の前記半導体メモリ素子を有し、前記第２のメモリ素子群は４個以上の前記半導体メモリ素子を有することを特徴とする半導体記憶装置。
  7. 請求項３ないし請求項６のいずれか１記載の半導体記憶装置において、
    前記第２の素子群の前記最下段の半導体メモリ素子は前記電極パッドの下方が中空部とされており、前記中空部には絶縁樹脂が充填されていることを特徴とする半導体記憶装置。
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