KR20120129286A - 적층 반도체 패키지 - Google Patents

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KR20120129286A
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semiconductor package
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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 상면 및 하면을 가지며 제1영역 및 상기 제1영역과 이웃하는 제2영역으로 구획된 기판; 상기 상면의 제2 영역 상에 형성되는 서포트 부재; 및 각각의 일면 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 제1 영역과 마주하도록 상기 서포트 부재 상에 계단 형태로 적층 및 상기 본딩 패드가 상기 기판과 전기적으로 연결되도록 밴딩된 다수의 반도체 칩들을 포함하는 반도체 칩 모듈을 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내에 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 최근에는 데이터 저장 용량을 증가 및 데이터 처리 속도를 향상시키기 위해 기판 상에 적어도 2개의 반도체 칩들이 적층된 적층 반도체 패키지가 개발된 바 있다. 적층 반도체 패키지에서 기판과 반도체 칩들을 전기적으로 연결하는 방법으로 와이어(wire)를 이용한 와이어 본딩 방식 또는 범프(bump)를 이용한 플립칩 본딩 방식이 있다.
와이어 본딩 방식은 가장 범용적인 연결 방식으로, 적층 구조에 사용하기 적합하다. 그러나, 적층되는 반도체 칩의 개수가 늘어나면 와이어의 길이가 증가되고, 이로 인해 신호 전달 길이가 길어져 전기적 특성이 저하되고 패키지 사이즈가 커지는 문제점을 갖는다. 또한, 와이어 길이가 길어짐에 따라서 와이어 스위핑(wire sweeping) 등이 불량이 발생되는 문제점도 갖는다.
플립칩 본딩 방식은 와이어 본딩 방식에 비해 신호 전달 길이가 짧아 전기적 특성이 우수하고 반도체 패키지의 박형화가 가능하다는 장점을 갖는다. 그러나, 구조적인 특성상 적층이 어려워 집적화에 취약한 문제점을 갖는다.
본 발명의 목적은, 경박단소하고 전기적 특성이 우수하며 높은 집적도를 갖는 적층 반도체 패키지를 제공하는데, 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 상면 및 하면을 가지며 제1영역 및 상기 제1영역과 이웃하는 제2영역으로 구획된 기판; 상기 상면의 제2 영역 상에 형성되는 서포트 부재; 및 각각의 일면 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 제1 영역과 마주하도록 상기 서포트 부재 상에 계단 형태로 적층 및 상기 본딩 패드가 상기 기판과 전기적으로 연결되도록 밴딩된 다수의 반도체 칩들을 포함하는 반도체 칩 모듈을 포함한다.
상기 기판은 상기 상면의 제1 영역에 상기 반도체 칩들의 본딩 패드와 개별적으로 연결되는 다수의 접속 패드들을 더 포함한다.
상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들에 개별적으로 대응되는 다수의 홈들을 더 포함하며, 상기 각각의 접속 패드들은 상기 대응되는 홈의 바닥에 배치될 수 있다. 이와 달리, 상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들에 동시에 대응되는 홈을 더 포함하며, 상기 접속 패드들은 상기 홈의 바닥에 각각 분리되어 배치될 수 있다.
상기 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드들을 전기적으로 연결하는 연결 부재를 더 포함할 수 있다. 상기 연결 부재는 범프 또는 솔더볼을 포함한다.
상기 기판은 상기 상면의 제1 영역에 상기 반도체 칩들의 각각의 본딩 패드들과 동시에 연결되는 접속 패드를 더 포함하는 것을 특징으로 한다.
상기 기판은 상기 상면의 제1 영역에 상기 접속 패드에 대응되는 홈을 더 포함하며, 상기 접속 패드는 상기 홈의 바닥에 배치될 수 있다.
상기 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 연결 부재를 더 포함할 수 있다.
상기 연결 부재는 상기 반도체 칩들의 본딩 패드에 개별적으로 대응되도록 비연속적으로 형성될 수 있다. 이와 달리, 상기 연결 부재는 상기 반도체 칩들의 본딩 패드에 동시에 대응되도록 연속적으로 형성될 수도 있다.
상기 각각의 반도체 칩들의 일면과 대향하는 타면에 형성되어 상기 밴딩된 반도체 칩들을 고정하는 고정 부재를 더 포함할 수 있다. 상기 고정 부재는 열경화성 수지를 포함할 수 있다.
상기 서포트 부재는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 절연 기판 및 솔더레지스트 중 어느 하나일 수 있다. 이와 달리, 상기 서포트 부재는 추가 반도체 칩일 수도 있다. 상기 추가 반도체 칩은 상기 반도체 칩과 상이한 두께를 가질 수 있다.
상기 기판은 상기 상면의 제2 영역에 형성되며 상기 추가 반도체 칩과 전기적으로 연결되는 접속 패드를 더 포함할 수 있다.
상기 기판은 접속 패드 바깥쪽 상기 상면의 제2 영역에 상기 추가 반도체 칩을 지지하는 돌출부를 더 포함할 수 있다. 이와 달리, 상기 접속 패드 바깥쪽 사기 기판 상면의 제2 영역 상에 형성되며 상기 추가 반도체 칩을 지지하는 추가 서포트 부재를 더 포함할 수도 있다.
본 발명의 다른 실시예에 따른 적층 반도체 패키지는, 상면 및 하면을 가지며 제2영역 및 상기 제2영역을 사이에 두고 분리된 제1영역 및 제3영역으로 구획된 기판; 상기 제2 영역 상에 형성된 제1 서포트부 및 상기 제 3 영역 상에 형성되며 상기 제1 서포트부보다 큰 두께를 갖는 제2 서포트부를 포함하는 서포트 부재; 일면 가장자리에 형성된 제1 본딩 패드 및 상기 제1 본딩 패드를 상기 일면과 대향하는 타면으로 재배치시키는 재배선을 각각 구비하며 각각의 상기 제1 본딩 패드가 상기 기판의 제1영역과 마주하도록 상기 제1 서포트부 상에 계단 형태로 적층 및 상기 제1 본딩 패드가 상기 기판과 전기적으로 연결되도록 밴딩된 다수의 제1 반도체 칩들을 포함하는 반도체 칩 모듈;및 일면 가장자리에 제2 본딩 패드를 구비하며 상기 제2 본딩 패드가 상기 제1 반도체 칩들의 재배선 중 어느 하나와 전기적으로 연결되도록 상기 제2 서포트부 상에 계단 형태로 적층된 제2 반도체 칩을 포함하는 추가 반도체 칩 모듈을 포함한다.
상기 기판은 상기 상면의 제1 영역에 상기 제1 반도체 칩들의 제1 본딩 패드와 개별적으로 연결되는 접속 패드들을 더 포함할 수 있다.
상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들에 개별적으로 대응되는 다수의 홈들을 더 포함하며, 상기 각각의 접속 패드들은 상기 대응되는 홈의 바닥에 배치될 수 있다. 이와 달리, 상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들과 동시에 대응되는 홈을 더 포함하며, 상기 접속 패드들은 상기 홈의 바닥에 각각 분리되어 배치될 수 있다.
상기 제1 반도체 칩들의 제1 본딩 패드와 상기 기판의 접속 패드들을 전기적으로 연결하는 연결 부재를 더 포함할 수 있다. 상기 연결 부재는 범프 또는 솔더볼을 포함할 수 있다.
상기 기판은 상기 제1 영역에 상기 제1 반도체 칩들의 각각의 제1 본딩 패드들과 동시에 연결되는 접속 패드를 더 포함할 수 있다.
상기 기판은 상기 상면의 제1 영역에 상기 접속 패드와 대응되는 홈을 더 포함하며, 상기 접속 패드는 상기 홈의 바닥에 배치될 수 있다.
상기 제1 반도체 칩들의 제1 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 연결 부재를 더 포함할 수 있다.
상기 연결 부재는 상기 제1 반도체 칩들의 제1 본딩 패드에 개별적으로 대응되도록 비연속적으로 형성될 수 있다. 이와 달리, 상기 연결 부재는 상기 제1 반도체 칩들의 제1 본딩 패드에 동시에 대응되도록 연속적으로 형성될 수도 있다.
상기 각각의 제1 반도체 칩들의 일면과 대향하는 타면에 형성되어 상기 밴딩된 제1 반도체 칩들을 고정하는 고정 부재를 더 포함할 수 있다. 상기 고정 부재는 열경화성 수지를 포함할 수 있다.
상기 서포트 부재는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 절연 기판 및 솔더레지스트 중 어느 하나일 수 있다. 이와 달리, 상기 서포트 부재는 추가 반도체 칩일 수도 있다.
상기 서포트 부재의 제1 서포트부 및 제2 서포트부는 각각 분리되어 형성될 수 있다. 상기 제2 서포트부는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 절연 기판 및 솔더레지스트 중 어느 하나일 수 있고, 제1 서포트부는 추가 반도체 칩일 수 있다. 상기 제1 서포트부로 사용되는 상기 추가 반도체 칩은 상기 제1 반도체 칩과 상이한 두께를 가질 수 있다.
상기 기판은 상면의 제2 영역에 형성되며 상기 추가 반도체 칩과 전기적으로 연결되는 접속 패드를 더 포함할 수 있다. 상기 기판은 상기 접속 패드 바깥쪽 상기 상면의 제2 영역에 상기 추가 반도체 칩을 지지하는 돌출부를 더 포함할 수 있다. 이와 달리, 상기 접속 패드 바깥쪽의 상기 기판 상면의 제2 영역 상에 형성되며 상기 추가 반도체 칩을 지지하는 추가 서포트 부재를 더 포함할 수도 있다.
본 발명에 따르면, 경박단소하고 전기적 특성이 우수하며 높은 집적도를 갖는 적층 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 기판의 평면도이다.
도 3은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 도 3의 기판의 평면도이다.
도 5는 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 도 5의 기판의 평면도이다.
도 7은 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 도 7의 기판의 평면도이다.
도 9는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 13은 도 12의 기판의 평면도이다.
도 14는 본 발명의 제9 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 15는 도 14의 기판의 평면도이다.
도 16은 본 발명의 제10 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 17은 도 16의 기판의 평면도이다.
도 18은 본 발명의 제11 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 19는 도 18의 기판의 평면도이다.
도 20은 본 발명의 제12 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 21은 본 발명의 제13 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 22는 본 발명의 제14 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 23은 본 발명의 제15 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 24는 도 23의 기판의 평면도이다.
도 25은 본 발명의 제16 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 26은 도 25의 기판의 평면도이다.
도 27은 본 발명의 제17 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 28은 도 27의 기판의 평면도이다.
도 29는 본 발명의 제18 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 30은 도 29의 기판의 평면도이다.
도 31은 본 발명의 제19 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 32는 본 발명의 제20 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 33은 본 발명의 제21 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 34는 본 발명의 제22 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 35는 도 34의 기판의 평면도이다.
도 36는 본 발명의 제23 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 37는 도 36의 기판의 평면도이다.
도 38은 본 발명의 제24 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 39는 도 38의 기판의 평면도이다.
도 40은 본 발명의 제25 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 41는 도 40의 기판의 평면도이다.
도 42는 본 발명의 제26 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 43은 본 발명의 제27 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 44는 본 발명의 제28 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 45는 본 발명에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 46은 본 발명에 따른 적층 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
-제1 실시예-
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 2는 도 1의 기판을 도시한 평면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 적층 반도체 패키지는, 기판(100), 서포트 부재(support material, 200) 및 반도체 칩 모듈(300)을 포함한다. 그 외에, 연결 부재(400), 고정 부재(500), 몰딩부(600) 및 외부접속단자(700)를 더 포함한다.
도 1 및 도 2를 참조하면, 기판(100)은, 예를 들어, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
기판(100)은 제1 영역(First Region, FR) 및 제2 영역(Second Region, SR)으로 구획되며, 상면(101), 하면(102), 다수의 접속 패드(110)들, 볼랜드(120) 및 회로 배선(미도시)을 포함한다.
제1 영역(FR) 및 제2 영역(SR)은 도 1 및 도 2에서 정의된 제1 방향(First Direction, FD)을 따라서 순차적으로 배치된다.
다수의 접속 패드(110)들은 기판(100) 상면(101)의 제1 영역(FR)에 형성되고, 볼랜드(120)는 기판(100) 하면(102)에 형성된다. 회로 배선(미도시)은 기판(100) 내부에 형성되며 접속 패드(110)들 및 볼랜드(120)와 전기적으로 연결된다.
도 1을 다시 참조하면, 서포트 부재(200)는 기판(100) 상면(101)의 제2 영역(SR) 상에 형성되며, 제1 높이(H1)를 갖는다. 본 실시예에서, 서포트 부재(200)는 기판(100)과 별도로 제작된 후에 접착 부재(미도시)를 매개로 기판(100) 상에 부착된다. 이와 달리, 서포트 부재(200)는 기판(100)과 별도로 제작되지 않고 기판(100) 제작시 기판(100)과 일체로 형성될 수도 있다.
서포트 부재(200)는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 솔더 레지스트 중 어느 하나일 수 있다. 이와 달리, 서포트 부재(200)는 추가 반도체 칩일 수도 있다. 서포트 부재(200)로 추가 반도체 칩을 사용하는 경우에 대해서는, 이후 도 12 내지 도 22를 참조로 하는 실시예들을 통해 구체화할 것이다.
반도체 칩 모듈(300)은 다수의 반도체 칩(30)들을 포함한다.
각각의 반도체 칩(30)들은 일면(31), 타면(32) 및 본딩 패드(33)를 포함한다. 일면(31)은 타면(32)과 대향하고, 본딩 패드(33)는 일면(31)의 일측 가장자리에 형성된다.
반도체 칩(30)들은 각각의 본딩 패드(33)가 기판(100)의 제1 영역(FR)과 마주하도록 서포트 부재(200) 상에 계단 형태로 적층되고, 각각의 본딩 패드(33)가 기판(100)의 접속 패드(120)와 전기적으로 연결되도록 밴딩(bending)된다.
반도체 칩(30)들이 밴딩되는 각도(θ1)는 서포트 부재(200)의 높이, 즉 H1에 따라서 결정된다. H1이 증가되면 반도체 칩(30)들의 밴딩 각도(θ1)가 커져 반도체 칩 모듈(300)이 차지하는 면적이 감소되므로 패키지의 면적 축소가 가능하다. 그러나, H1의 증가는 패키지 두께 증가의 원인이 된다. 반대로, 서포트 부재(200)의 높이(H1)가 감소되면 패키지 두께를 줄일 수 있지만, 반도체 칩(30)들의 밴딩 각도(θ1)가 작아져 반도체 칩 모듈(300)이 차지하는 면적이 증가되어 패키지의 면적이 커지게 된다. 따라서, 전술한 요인들을 감안하여 서포트 부재(200)의 높이(H1)를 적절히 조절해야 할 필요가 있다.
연결 부재(400)는 기판(100)의 접속 패드(120)들과 반도체 칩(30)들의 본딩 패드(33)를 전기적으로 연결한다. 연결 부재(400)는 범프 또는 솔더볼 중 적어도 어느 하나를 포함한다.
도시하지 않았지만, 서포트 부재(200)와 반도체 칩 모듈(300) 사이 및 반도체 칩(30)들 사이에는 접착 부재가 형성된다. 접착 부재는 접착 테이프 또는 접착 페이스트를 포함한다.
고정 부재(500)는 각각의 반도체 칩(30)들의 타면(32) 상에 형성되어, 밴딩된 반도체 칩(30)들의 형상이 유지되도록 밴딩된 반도체 칩(30)들을 고정한다. 고정 부재(500)는 열경화성 수지를 포함할 수 있다. 즉, 열경화성 수지로 이루어진 고정 부재(500)는 반도체 칩(30) 밴딩시 가해지는 열에 의해 단단하게 경화되며, 이에 따라 밴딩된 반도체 칩(30)은 고정부재(500)에 의해 고정되어 밴딩된 이후에 원래 상태로 복원되지 않게 된다.
몰딩부(600)는 반도체 칩 모듈(300)을 포함한 기판(100)의 상면(101)을 밀봉한다. 몰딩부(600)는 에폭시 몰드 컴파운드(Expoxy Mold Compound, EMC)를 포함할 수 있다.
외부접속단자(700)는 기판(100)의 볼랜드(130)에 장착된다. 외부접속단자(700)는 솔더볼(solder ball)을 포함할 수 있다.
-제2 실시예-
도 3은 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 4는 도 3의 기판을 도시한 평면도이다.
본 발명의 제2 실시예에 따른 적층 반도체 패키지는, 앞서 도 1 및 도 2를 통해 설명된 제1 실시예에 따른 적층 반도체 패키지의 기판(100)에 홈(130)이 추가된 구성을 갖는다. 따라서, 기판(100)을 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3 및 도 4를 참조하면, 본 실시예에서 기판(100)은 제1 영역(FR) 및 제2 영역(SR)으로 구획되고, 상면(101), 하면(102), 다수의 접속 패드(110)들, 볼랜드(120), 다수의 홈(130)들 및 회로 배선(미도시)을 포함한다.
다수의 홈(130)들은 기판(100) 상면(101)에 접속 패드(110)들과 개별적으로 대응되도록 형성된다. 각각의 홈(130)의 바닥에는 대응되는 접속 패드(110)가 배치된다.
본 실시예에서 접속 패드(110)는, 제1 실시예에서보다 낮은 위치에 형성된다. 그러므로, 서포트 부재(200)의 높이가 H1으로 동일한 경우, 본 실시예에서 반도체 칩(30)들의 밴딩 각도(θ2)는 제1 실시예의 반도체 칩(30)들의 밴딩 각도(θ1)보다 크다. 따라서, 본 실시예에 의하면 서포트 부재(200)의 높이(H1)가 증가되지 않아도 반도체 칩 모듈(300)이 차지하는 면적이 줄게 된다.
-제3 실시예-
도 5는 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 6은 도 5의 기판을 도시한 평면도이다.
본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 앞서 도 3 및 도 4를 통해 설명된 제2 실시예에 따른 적층 반도체 패키지에서 홈(130)의 형태가 변형된 구조를 갖는다. 따라서, 홈(130)을 제외하면 제2 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5 및 도 6을 참조하면, 본 실시예에서 홈(130)은 제1 방향(FR)을 따라서 배열되는 다수의 접속 패드(110)들과 동시에 대응되도록 제1 방향(FR)으로 연장되는 라인 형태로 형성된다. 상기 홈(130)의 바닥에는 대응되는 접속 패드(110)들이 각각 분리되어 배치된다.
접속 패드(110)들간 간격이 좁은 경우, 제2 실시예에서와 같이 접속 패드(110)들에 개별적으로 대응되는 홈(130)을 형성하기 어렵다. 본 실시예에서는, 홈(130)이 다수의 접속 패드(110)들에 동시에 대응되는 라인 형태를 가지므로, 제2 실시예와 달리 접속 패드(110)들간 간격이 좁은 경우에도 적용 가능하다.
-제4 실시예-
도 7은 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 8은 도 7의 기판을 도시한 평면도이다.
본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 앞서 도 5 및 도 6을 통해 설명된 제3 실시예에 따른 적층 반도체 패키지에서 접속 패드(110)의 형태가 변형된 구조를 갖는다. 따라서, 접속 패드(110)를 제외하면 제3 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7 및 도 8을 참조하면, 본 실시예에서 접속 패드(110)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 반도체 칩(30)들의 각각의 본딩 패드(33)들과 동시에 전기적으로 연결된다.
홈(130)은 기판(100) 상면(101)의 제1 영역(FR)에 접속 패드(110)에 대응되는 라인 형태로 형성되며, 홈(130)의 바닥에는 대응되는 접속 패드(110)가 배치된다. 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결한다. 본 실시예에서, 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)애 개별적으로 대응되도록 비연속적으로 형성된다. 예컨데, 연결 부재(400)는 범프 또는 솔더볼을 포함할 수 있다.
도 5 및 도 6를 통해 설명된 본 발명의 제3 실시예에서는 접속 패드(110)가 도트(dot) 형태를 갖기 때문에 반도체 칩(30)들의 밴딩 각도(θ2)가 지정된 값에서 벗어나면 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 접속 패드(110)들이 전기적으로 연결되지 않는다. 따라서, 반도체 칩(30)들의 밴딩 각도(θ2)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 접속 패드(110)가 라인 형태를 가지므로 반도체 칩(30)들의 밴딩 각도(θ2)가 정확하게 컨트롤되지 않아도 반도체 칩(30)들의 본딩 패드(33)와 접속 패드(110)간 전기적인 연결이 가능하다.
-제5 실시예-
도 9는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제5 실시예에 따른 적층 반도체 패키지는, 앞서 도 7 및 도 8을 통해 설명된 제4 실시예에 따른 적층 반도체 패키지에서 연결 부재(400)의 형태가 변형된 구조를 갖는다. 따라서, 연결 부재(400)를 제외하면 제4 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 9를 참조하면, 본 실시예에서 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결하며, 반도체 칩(30)들의 본딩 패드(22)와 동시에 대응되도록 접속 패드(110) 상에 연속적으로 형성된다. 예컨데, 연결 부재(400)는 전도성 페이스트(conductive paste) 또는 전도성 테이프(conductive tape)를 포함할 수 있다.
본 실시예에 의하면, 제4 실시예에 비해 기판(100) 및 반도체 칩(30)들(100,30)과 접촉되는 연결 부재(400)의 면적이 증가되므로 연결 부재(400)의 접합 강도가 향상된다.
-제6 실시예-
도 10은 본 발명의 제6 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제6 실시예에 따른 적층 반도체 패키지는, 앞서 도 1 및 도 2을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지에서 접속 패드(110)의 형태가 변형된 구조를 갖는다. 따라서, 접속 패드(110)를 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 10을 참조하면, 본 실시예에서 접속 패드(110)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 다수의 반도체 칩(30)들의 각각의 본딩 패드(33)들과 동시에 전기적으로 연결된다.
연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결한다. 본 실시예에서, 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)에 개별적으로 대응되도록 비연속적으로 형성된다. 예를 들어, 연결 부재(400)는 범프 또는 솔더볼을 포함할 수 있다.
도 1 및 도 2를 통해 설명된 본 발명의 제1 실시예에서는, 접속 패드(110)가 도트(dot) 형태를 갖기 때문에 반도체 칩(30)들의 밴딩 각도(θ1)가 지정된 수치에서 벗어나면 반도체 칩(30)들의 본딩 패드(33)와 접속 패드(110)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 반도체 칩(30)들의 밴딩 각도(θ1)가 매우 정확히 컨트롤되어야 한다. 본 실시예에서는, 접속 패드(110)가 라인 형태를 가지므로, 반도체 칩(30)들의 밴딩 각도(θ1)가 정확하게 컨트롤되지 않더라도 반도체 칩(30)들의 본딩 패드(33)와 접속 패드(110)간 전기적인 연결이 가능하다.
-제7 실시예-
도 11은 본 발명의 제7 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제7 실시예에 따른 적층 반도체 패키지는, 앞서 도 10을 통해 설명된 제6 실시예에 따른 적층 반도체 패키지에서 연결 부재(400)의 형태가 변형된 구조를 갖는다. 따라서, 연결 부재(400)를 제외하면 제6 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 11을 참조하면, 본 실시예에서 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결하며, 반도체 칩(30)들의 본딩 패드(22)와 동시에 대응되도록 접속 패드(110)를 따라서 연속적으로 형성된다. 연결 부재(400)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제6 실시예에 비해 기판(100) 및 반도체 칩(30)들과 접촉되는 연결 부재(400)의 면적이 증가되므로 연결 부재(400)의 접합 강도가 향상된다.
-제8 실시예-
도 12는 본 발명의 제8 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 13은 도 12의 기판을 도시한 평면도이다.
도 12를 참조하면, 본 발명의 제8 실시예에 따른 적층 반도체 패키지는 기판(100), 추가 반도체 칩(800) 및 반도체 칩 모듈(300)을 포함한다. 그 외에, 제1, 제2 연결 부재(410, 420), 고정 부재(500), 몰딩부(600) 및 외부접속단자(700)를 더 포함한다.
도 12 및 도 13을 참조하면, 기판(100)은, 예를 들어, 인쇄회로기판(PCB)일 수 있다. 본 실시예에서, 기판(100)은 제1 영역(FR) 및 제2 영역(SR)으로 구획되며, 상면(101), 하면(102), 제1 접속 패드(111), 다수의 제2 접속 패드(112)들, 돌출부(113), 볼랜드(120) 및 회로 배선(미도시)을 포함한다.
제1 영역(FR) 및 제2 영역(SR)은 도 12 및 도 13에서 정의된 제1 방향(FD)을 따라서 순차적으로 배치된다.
제1 접속 패드(111)는 기판(100) 상면(101)에 제1 영역(FR)과 접한 제2 영역(SR)의 가장자리에 형성된다. 제2 접속 패드(112)들은 기판(100) 상면(101)의 제1 영역(FR)에 형성되고, 돌출부(113)는 제1 접속 패드(111) 바깥쪽 기판(100) 상면(101)의 제2 영역(SR)에 형성된다. 볼랜드(120)는 기판(100) 하면(102)에 형성되고, 회로 배선(미도시)은 기판(100) 내부에 형성되며 제1 접속 패드(111), 제2 접속 패드(112)들 및 볼랜드(120)와 전기적으로 연결된다.
도 12를 다시 참조하면, 추가 반도체 칩(800)은 제1 면(810), 제2 면(820) 및 본딩 패드(830)를 포함한다. 제1 면(810)은 제2 면(820)과 대향하고, 본딩 패드(830)는 제1 면(810)의 일측 가장자리에 형성된다.
추가 반도체 칩(800)은 기판(100) 상면(101)의 제2 영역(SR)에 실장된다. 구체적으로, 추가 반도체 칩(800)은 돌출부(113)에 의해 지지되며 본딩 패드(830)가 기판(100)의 제1 접속 패드(111)와 마주하도록 돌출부(113) 상에 계단 형태로 배치된다.
기판(100)의 돌출부(113)에 의해 지지된 채로 본딩 패드(830)가 기판(100)의 제1 접속 패드(111)와 마주하도록 돌출부(113) 상에 계단 형태로 배치된다.
본 실시예에서 추가 반도체 칩(800)은, 앞서 도 1 내지 도 11을 통해 설명된 제1 내지 제7 실시예의 서포트 부재가 반도체 칩으로 형성된 경우를 구체화한 것으로, 설명의 편의상 서포트 부재라는 명칭 대신에 추가 반도체 칩으로 칭하였다.
제1 연결 부재(410)은 기판(100)의 제1 접속 패드(111)와 추가 반도체 칩(800)의 본딩 패드(830)를 전기적으로 연결한다. 제1 연결 부재(410)는 범프 또는 솔더볼을 포함할 수 있다.
반도체 칩 모듈(300)은 다수의 반도체 칩(30)들을 포함한다.
각각의 반도체 칩(30)들은 일면(31), 타면(32) 및 본딩 패드(33)를 포함한다. 일면(31)은 타면(32)과 대향하고, 본딩 패드(33)는 일면(31)의 일측 가장자리에 형성된다.
반도체 칩(30)들은 각각의 본딩 패드(23)가 기판(100)의 제1 영역(FR)과 마주하도록 추가 반도체 칩(800) 상에 계단 형태로 적층되고, 각각의 본딩 패드(33)가 기판(100)의 제2 접속 패드(112)와 전기적으로 연결되도록 밴딩된다.
반도체 칩(30)들이 밴딩되는 각도(θ3)는 기판(100) 상면(101)으로부터 추가 반도체 칩의 제2 면(820)까지의 높이(H2)에 의해 결정된다.
상기 높이(H2)가 증가되면 반도체 칩 모듈(300)에 포함된 반도체 칩(30)들이 밴딩되는 각도(θ3)가 작아지게 되므로, 반도체 칩 모듈(300)이 차지하는 면적이 감소되어 반도체 패키지의 면적 축소가 가능하다. 그러나, 상기 높이(H2) 증가는 반도체 패키지의 두께 증가를 초래한다. 반대로, 상기 높이(H2)가 감소되면 반도체 패키지의 두께를 줄일 수 있지만, 상기 높이(H2)가 감소되면 반도체 칩(30)들이 밴딩되는 각도(θ3)가 작아지고 반도체 칩 모듈(300)이 차지하는 면적이 증가되어 반도체 패키지의 면적이 커지게 된다. 따라서, 이러한 요인들을 감안하여 상기 높이(H2)을 적절히 조절해야 한다.
상기 높이(H2)는 기판(100)의 돌출부(113) 높이(A1)와 추가 반도체 칩(800)의 두께(A2)의 합에 해당된다. 따라서, 상기 높이(H2)를 조절하기 위해서는 A1 또는 A2를 조절해야 한다. A1의 크기에 따라서 제1 연결 부재(410)의 피치(pitch)가 함께 변화되므로, A1이 감소되어 제1 연결 부재(410)의 피치가 감소되면 제1 연결 부재(410)의 접합 강도가 떨어지고, 반대로 A1이 증가되어 제1 연결부재(410)의 피치가 증가되면 서로 다른 신호를 전달하는 인접한 제1 연결 부재(410)들이 서로 붙어버리는 브릿지(bridge) 현상이 발생되는 불량이 발생되므로, A1값 조절에는 한계가 있다. 따라서, A2값, 즉 추가 반도체 칩(800)의 두께 조절을 통해 상기 높이(H2)를 조절하는 것이 바람직하다. 이러한 이유로, 추가 반도체 칩(800)은 반도체 칩(30)과 상이한 두께를 가질 수 있다.
제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)들을 전기적으로 연결한다.
도시하지 않았지만, 추가 반도체 칩(800)과 반도체 칩 모듈(300) 사이 및 반도체 칩(30)들 사이에는 접착 부재가 형성된다. 접착 부재는 접착 테이프 또는 접착 페이스트를 포함할 수 있다.
고정 부재(500)는 각각의 반도체 칩(30)들의 타면(32) 상에 형성되며, 밴딩된 반도체 칩(30)들의 형태가 유지되도록 밴딩된 반도체 칩(30)들을 고정한다. 고정 부재(500)는 열경화성 수지를 포함할 수 있다. 즉, 열경화성 수지로 이루어진 고정 부재(500)는 반도체 칩(30) 밴딩시 가해지는 열에 의해 단단하게 경화되며 이에 따라 밴딩된 반도체 칩(30)은 경화된 고정부재(500)에 의해 고정되어 밴딩된 이후에 원래 상태로 복원되지 않게 된다.
몰딩부(600)는 추가 반도체 칩(800) 및 반도체 칩 모듈(300)을 포함한 기판(100)의 상면(101)을 밀봉한다. 몰딩부(600)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
외부접속단자(700)는 기판(100)의 볼랜드(130)에 장착된다. 외부접속단자(700)는 솔더볼(solder ball)을 포함할 수 있다.
-제9 실시예-
도 14는 본 발명의 제9 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 15는 도 14의 기판을 도시한 평면도이다.
본 발명의 제9 실시예에 따른 적층 반도체 패키지는, 앞서 도 12 및 도 13을 통해 설명된 제8 실시예에 따른 적층 반도체 패키지의 기판(100)에 홈(130)이 추가된 구성을 갖는다. 따라서, 기판(100)을 제외하면 제8 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 14 및 도 15를 참조하면, 본 실시예에서 기판(100)은 제1 영역(FR) 및 제2 영역(SR)으로 구획되고, 상면(101), 하면(102), 제1 접속 패드(111), 다수의 제2 접속 패드(112)들, 돌출부(113), 볼랜드(120), 다수의 홈(130)들 및 회로 배선(미도시)을 포함한다.
다수의 홈(130)들은 기판(100) 상면(101)의 제1 영역(FR)에 제2 접속 패드(112)들에 개별적으로 대응되도록 형성되며, 각각의 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)가 배치된다.
본 실시예에서 제2 접속 패드(112)는 제1 실시예에서보다 낮은 위치에 형성된다. 그러므로, H2값이 동일한 경우, 본 실시예에서 반도체 칩(30)들의 밴딩 각도(θ4)는 제8 실시예의 반도체 칩들의 밴딩 각도(θ3)보다 크다. 따라서, 본 실시예에 의하면 H2값이 증가되지 않아도 반도체 칩 모듈(300)이 차지하는 면적이 줄게 된다.
-제10 실시예-
도 16은 본 발명의 제10 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 17은 도 16의 기판을 도시한 평면도이다.
본 발명의 제10 실시예에 따른 적층 반도체 패키지는, 앞서 도 14 및 도 15를 통해 설명된 제9 실시예에 따른 적층 반도체 패키지에서 홈(130)의 형태가 변형된 구조를 갖는다. 따라서, 홈(130)을 제외하면 제9 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 16 및 도 17을 참조하면, 본 실시예에서 홈(130)은 제1 방향(FR)을 따라서 배열되는 다수의 제2 접속 패드(112)들과 동시에 대응되도록 제1 방향(FR)으로 연장되는 라인 형태로 형성된다. 그리고, 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)들이 각각 분리되어 배치된다.
제2 접속 패드(112)들간 간격이 좁은 경우, 제9 실시예에서와 같이 제2 접속 패드(112)들에 개별적으로 대응되는 홈을 형성하기 어렵다. 본 실시예에서는, 홈(130)이 다수의 제2 접속 패드(112)들에 동시에 대응되는 라인 형태를 가지므로, 제9 실시예와 달리 제2 접속 패드(112)들간 간격이 좁은 경우에도 적용 가능하다.
-제11 실시예-
도 18은 본 발명의 제11 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 19는 도 18의 기판을 도시한 평면도이다.
본 발명의 제11 실시예에 따른 적층 반도체 패키지는, 앞서 도 16 및 도 17을 통해 설명된 제10 실시예에 따른 적층 반도체 패키지에서 제2 접속 패드(112)의 형태가 변형된 구조를 갖는다. 따라서, 제2 접속 패드(112)를 제외하면 제10 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 18 및 도 19을 참조하면, 본 실시예에서 제2 접속 패드(112)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 다수의 제1 반도체 칩(30)들의 각각의 본딩 패드(33)들과 동시에 전기적으로 연결된다.
홈(130)은 기판(100) 상면(101)의 제1 영역(FR)에 제2 접속 패드(112)에 대응되는 라인 형태로 형성되며, 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)가 배치된다. 연결 부재(400)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결한다. 본 실시예에서, 제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)에 개별적으로 대응되도록 비연속적으로 형성된다. 예컨데, 제2 연결 부재(420)는 범프 또는 솔더볼을 포함할 수 있다.
도 16 및 도 17을 통해 설명된 본 발명의 제10 실시예에서는 제2 접속 패드(112)가 도트(dot) 형태를 갖기 때문에 반도체 칩(30)들의 밴딩 각도(θ4)가 지정된 수치에서 벗어나면 반도체 칩(30)들의 본딩 패드(33)와 제2 접속 패드(112)들이 전기적으로 연결되지 않는 불량이 발생되므로 반도체 칩(30)들의 밴딩 각도(θ4)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 제2 접속 패드(112)가 라인 형태를 가지므로, 반도체 칩(30)들의 밴딩 각도(θ4)가 정확하게 컨트롤되지 않더라도 반도체 칩(30)들의 본딩 패드(33)와 제2 접속 패드(112)간 전기적인 연결이 가능하다.
-제12 실시예-
도 20은 본 발명의 제12 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제12 실시예에 따른 적층 반도체 패키지는, 앞서 도 18 및 도 19를 통해 설명된 제11 실시예에 따른 적층 반도체 패키지에서 제2 연결 부재(420)의 형태가 변형된 구조를 갖는다. 따라서, 제2 연결 부재(420)를 제외하면 제11 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 20을 참조하면, 본 실시예에서 제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결하며, 반도체 칩(30)들의 본딩 패드(22)와 동시에 대응되도록 제2 접속 패드(112)상에 연속적으로 형성된다. 제2 연결 부재(420)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제11 실시예에 비해 기판(100) 및 반도체 칩(30)들과 접촉되는 제2 연결 부재(420)의 면적이 증가되므로 제2 연결 부재(420)의 접합 강도가 향상된다.
-제13 실시예-
도 21은 본 발명의 제13 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제13 실시예에 따른 적층 반도체 패키지는, 앞서 도 12 및 도 13을 통해 설명된 제8 실시예에 따른 적층 반도체 패키지에서 제2 접속 패드(112)의 형태가 변형된 구조를 갖는다. 따라서, 제2 접속 패드(112)를 제외하면 제8 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 21을 참조하면, 본 실시예에서 제2 접속 패드(112)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 반도체 칩(30)들의 각각의 본딩 패드(33)들과 동시에 전기적으로 연결된다.
제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결한다. 본 실시예에서, 제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)에 개별적으로 대응되도록 비연속적으로 형성된다. 제2 연결 부재(420)는 범프 또는 솔더볼을 포함할 수 있다.
도 12 및 도 13를 통해 설명된 본 발명의 제8 실시예에서는, 제2 접속 패드(112)가 도트(dot) 형태를 갖기 때문에 반도체 칩(30)들의 밴딩 각도(θ3)가 지정된 수치에서 벗어나면 반도체 칩(30)들의 본딩 패드(33)와 제2 접속 패드(112)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 반도체 칩(30)들의 밴딩 각도(θ3)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 제2 접속 패드(112)가 라인 형태를 가지므로, 반도체 칩(30)들의 밴딩 각도(θ3)가 정확하게 컨트롤되지 않더라도 반도체 칩(30)들의 본딩 패드(33)와 제2 접속 패드(112)간 전기적인 연결이 가능하다.
-제14 실시예-
도 22는 본 발명의 제14 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제14 실시예에 따른 적층 반도체 패키지는, 앞서 도 21을 통해 설명된 제13 실시예에 따른 적층 반도체 패키지에서 제2 연결 부재(420)의 형태가 변형된 구조를 갖는다. 따라서, 제2 연결 부재(420)를 제외하면 제13 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 22를 참조하면, 본 실시예에서 제2 연결 부재(420)는 반도체 칩(30)들의 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결하며, 반도체 칩(30)들의 본딩 패드(22)와 동시에 대응되도록 제2 접속 패드(112)를 따라서 연속적으로 형성된다. 제2 연결 부재(420)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제13 실시예에 비해 기판(100) 및 반도체 칩(30)들과 접촉되는 제2 연결 부재(420)의 면적이 증가되므로 제2 연결 부재(420)의 접합 강도가 향상된다.
비록, 도 12 내지 도 22을 통해 설명된 본 발명의 제8 내지 제 14 실시예에서는 기판(100)이 돌출부(113)를 포함하는 경우를 도시 및 설명하였으나, 기판(100)이 돌출부(113)를 포함하지 않고 대신에 추가 서포트 부재가 돌출부(113) 대신에 사용될 수도 있다.
-제15 실시예-
도 23은 본 발명의 제15 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 24는 도 23의 기판을 도시한 평면도이다.
도 23을 참조하면, 본 발명의 제15 실시예에 따른 적층 반도체 패키지는 기판(100), 서포트 부재(200), 반도체 칩 모듈(300), 추가 반도체 칩 모듈(900)을 포함한다. 그 외에, 제1, 제2 연결 부재(410,420), 고정 부재(500), 몰딩부(600) 및 외부접속단자(700)를 더 포함한다.
기판(100)은, 예를 들어, 인쇄회로기판(PCB)일 수 있다. 기판(100)은 제1 영역(FR), 제2 영역(SR) 및 제3 영역(Third Region, TR)로 구획되며, 상면(101), 하면(102), 다수의 접속 패드(110)들, 볼랜드(120) 및 회로 배선(미도시)을 포함한다.
제 1영역(FR), 제 2영역(SR) 및 제 3영역(TR)은 도 23 및 도 24에서 정의된 제1방향(FD)을 따라서 순차적으로 배치된다.
상면(101)은 하면(102)과 대향하고, 다수의 접속 패드(110)들은 기판(100) 상면(101)의 제1 영역(FR)에 형성된다. 볼랜드(120)는 기판(100) 하면(102)에 형성되고, 회로 배선(미도시)은 기판(100) 내부에 형성되며 접속 패드(110)들 및 볼랜드(120)와 전기적으로 연결된다.
도 23을 다시 참조하면, 서포트 부재(200)는 제1 서포트부(210) 및 제2 서포트부(220)을 포함한다.
제1 서포트부(210)은 기판(100) 상면(101)의 제2 영역(SR) 상에 형성되며, 제1 높이(B1)를 갖는다. 제2 서포트부(210)는 기판(100) 상면(101)의 제3 영역(TR) 상에 형성되며 제1 높이(B1)보다 큰 높이(B2)를 갖는다. 본 실시예에서, 서포트 부재(200)는 기판(100)과 별도로 제작된 후에 접착 테이프 또는 접착 페이스트 등과 같은 접착 부재(미도시)를 매개로 기판(100) 상에 부착된다. 이와 달리, 서포트 부재(200)는 기판(100)과 별도로 제작되지 않고 기판(100) 제작시 기판(100)과 일체로 형성될 수도 있다.
서포트 부재(200)는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 절연 기판 및 솔더 레지스트 중 어느 하나일 수 있다. 이와 달리, 서포트 부재(200)는 추가 반도체 칩일 수도 있다. 제1 서포트부(210)는 후술되는 제1 반도체 칩(30)과 상이한 두께를 가질 수 있다.
반도체 칩 모듈(300)은 다수의 제1 반도체 칩(30)들을 포함한다.
각각의 제1 반도체 칩(30)들은 일면(31), 타면(32), 제1 본딩 패드(33) 및 재배선(34)을 포함한다. 일면(31)은 타면(32)과 대향하고, 제1 본딩 패드(33)는 일면(31)의 일측 가장자리에 형성된다. 재배선(34)은 제1 본딩 패드(33)를 타면(32)으로 재배시킨다. 재배선(34)의 일단부는 제1 본딩 패드(33)와 전기적으로 연결되고 일단부와 대향하는 재배선(34)의 타단부는 타면(32) 상에 배치된다.
제1 반도체 칩(30)들은 각각의 제1 본딩 패드(33)가 기판(100)의 제1 영역(FR)과 마주하도록 제1 서포트부(210) 상에 계단 형태로 적층되고, 각각의 제1 본딩 패드(33)가 기판(100)의 접속 패드(110)와 전기적으로 연결되도록 밴딩된다.
제1 반도체 칩(30)들이 밴딩되는 각도(θ5)는 제1 서포트부(210)의 높이, 즉 B1에 따라서 결정된다. B1이 증가되면 제1 반도체 칩(30)들의 밴딩 각도(θ5)가 커져 반도체 칩 모듈(300)이 차지하는 면적이 감소되므로 반도체 패키지의 면적 축소가 가능하다. 그러나, B1의 증가는 패키지 두께 증가의 원인이 된다. 반대로, B1가 감소되면 반도체 패키지 두께를 줄일 수 있지만, θ5가 작아져 반도체 칩 모듈(300)이 차지하는 면적이 증가된다. 따라서, 전술한 요인들을 감안하여 제1 서포트부(210)의 높이(B1)을 적절히 조절해야 할 필요가 있다.
추가 반도체 칩 모듈(900)은 제2 반도체 칩(90)을 포함한다. 본 실시예에서, 추가 반도체 칩 모듈(900)은 4개의 제2 반도체 칩(90)들을 포함한다.
제2 반도체 칩(90)은 일면(91), 타면(92) 및 제2 본딩 패드(93)를 포함한다. 일면(91)은 타면(92)과 대향하고, 제2 본딩 패드(93)는 일면(910)의 일측 가장자리에 형성된다.
제2 반도체 칩(90)은 제2 본딩 패드(93)가 반도체 칩 모듈(300)에 포함된 반도체 칩(30)들의 재배선(34) 중 어느 하나와 전기적으로 연결되도록 제2 서포트부(220) 상에 계단 형태로 적층된다.
비록 본 실시예에서는, 제2 반도체 칩(90)의 개수가 4개인 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며 제2 반도체 칩(90)이 1개 이상인 모든 경우를 포함한다.
제1 연결부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)들을 전기적으로 연결하고, 제2 연결부재(420)는 제2 반도체 칩(90)의 제2 본딩 패드(93)와 제1 반도체 칩(30)의 재배선(34)을 전기적으로 연결한다. 제1,제2 연결부재(410, 420)는 범프 또는 솔더볼을 포함할 수 있다.
고정 부재(500)는 재배선(34)을 포함한 각각의 제1 반도체 칩(30)들의 타면(32) 상에 제2 연결 부재(420)가 부착되는 재배선(34) 부분을 오픈하도록 형성된다. 고정 부재(500)는 열경화성 수지를 포함할 수 있다. 고정 부재(500)는 제1 반도체 칩(30) 밴딩시 가해지는 열에 의해 단단하게 경화되며 이에 따라 밴딩된 제1반도체 칩(30)은 고정부재(500)에 의해 고정되어 밴딩된 이후에 원래 상태로 복원되지 않게 된다.
몰딩부(600)는 서포트 부재(200), 반도체 칩 모듈(300) 및 추가 반도체 칩 모듈(900)을 포함한 기판(100) 상면(101)을 밀봉한다. 몰딩부(600)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
외부접속단자(700)는 기판(100)의 볼랜드(130)에 장착된다. 외부접속단자(700)는 솔더볼을 포함할 수 있다.
-제16 실시예-
도 25은 본 발명의 제16 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 26은 도 25의 기판을 도시한 평면도이다.
본 발명의 제16 실시예에 따른 적층 반도체 패키지는, 앞서 도 23 및 도 24를 통해 설명된 제15 실시예에 따른 적층 반도체 패키지의 기판(100)에 홈(130)이 추가된 구성을 갖는다. 따라서, 기판(100)을 제외하면 제16 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 25 및 도 26을 참조하면, 본 실시예에서 기판(100)은 제1 영역(FR) 및 제2 영역(SR)으로 구획되고, 상면(101), 하면(102), 다수의 접속 패드(110)들, 볼랜드(120), 다수의 홈(130)들 및 회로 배선(미도시)을 포함한다.
다수의 홈(130)들은 기판(100) 상면(101)의 제1 영역(FR)에 접속 패드(110)들과 개별적으로 대응되도록 형성되며, 각각의 홈(130)의 바닥에는 대응되는 접속 패드(110)가 배치된다.
본 실시예에서, 접속 패드(110)는 제15 실시예에서보다 낮은 위치 형성에 형성된다. 그러므로, 제1 서포트부(210)의 높이(B1)가 동일한 경우, 본 실시예에서 제1 반도체 칩(30)들의 밴딩 각도(θ6)는 제15 실시예의 제1 반도체 칩(30)들의 밴딩 각도(θ5)보다 크다. 따라서, 본 실시예에 의하면 제1 서포트부(210)의 높이(B1) 변화 없이도 반도체 칩 모듈(300)이 차지하는 면적이 감소된다.
-제17 실시예-
도 27은 본 발명의 제17 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 28은 도 27의 기판을 도시한 평면도이다.
본 발명의 제17 실시예에 따른 적층 반도체 패키지는, 앞서 도 25 및 도 26을 통해 설명된 제16 실시예에 따른 적층 반도체 패키지에서 홈(130)의 형태가 변형된 구조를 갖는다. 따라서, 홈(130)을 제외하면 제16 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 27 및 도 28을 참조하면, 본 실시예에서 홈(130)은 제1 방향(FR)을 따라서 배열되는 다수의 접속 패드(110)들과 동시에 대응되도록 제1 방향(FR)으로 연장되는 라인 형태로 형성된다. 그리고, 홈(130)의 바닥에는 대응되는 접속 패드(110)들이 각각 분리되어 배치된다.
접속 패드(110)들간 간격이 좁은 경우, 제16 실시예에서와 같이 접속 패드(110)들에 개별적으로 대응되는 홈(130)을 형성하기 어렵다. 본 실시예에서는, 홈(130)이 다수의 접속 패드(110)들에 동시에 대응되는 라인 형태를 가지므로, 제16 실시예와 달리 접속 패드(110)들간 간격이 좁은 경우에도 적용 가능하다.
-제18 실시예-
도 29는 본 발명의 제18 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 30은 도 29의 기판을 도시한 평면도이다.
본 발명의 제18 실시예에 따른 적층 반도체 패키지는, 앞서 도 27 및 도 28을 통해 설명된 제17 실시예에 따른 적층 반도체 패키지에서 접속 패드(110)의 형태가 변형된 구조를 갖는다. 따라서, 접속 패드(110)를 제외하면 제17 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 29 및 도 30을 참조하면, 본 실시예에서 접속 패드(110)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되어, 반도체 칩 모듈(300)에 포함된 다수의 제1 반도체 칩(30)들의 각각의 제1 본딩 패드(33)들과 동시에 전기적으로 연결된다.
홈(130)은 기판(100) 상면(101)의 제1 영역(FR)에 접속 패드(110)에 대응되는 라인 형태로 형성되며, 홈(130)의 바닥에는 대응되는 접속 패드(110)가 배치된다. 제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결한다. 본 실시예에서, 제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)에 개별적으로 대응되도록 비연속적으로 형성된다. 제1 연결 부재(420)는 범프 또는 솔더볼을 포함할 수 있다.
도 27 및 도 28을 통해 설명된 본 발명의 제17 실시예에서는 접속 패드(110)가 도트(dot) 형태를 갖기 때문에 제1 반도체 칩(30)들의 밴딩 각도(θ6)가 지정된 수치에서 벗어나면 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 제1 반도체 칩(30)들의 밴딩 각도(θ6)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 접속 패드(110)가 라인 형태를 가지므로, 제1 반도체 칩(30)들의 밴딩 각도(θ6)가 정확하게 컨트롤되지 않더라도 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 접속 패드(110)간 전기적인 연결이 가능하다.
-제19 실시예-
도 31는 본 발명의 제19 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제19 실시예에 따른 적층 반도체 패키지는, 앞서 도 29 및 도 30을 통해 설명된 제18 실시예에 따른 적층 반도체 패키지에서 제1 연결 부재(410)의 형태가 변형된 구조를 갖는다. 따라서, 제1 연결 부재(410)를 제외하면 제18 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 31을 참조하면, 본 실시예에서 제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결하며, 제1 반도체 칩(30)들의 제1 본딩 패드(22)와 동시에 대응되도록 연속적으로 형성된다. 제1 연결 부재(410)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제18 실시예에 비해 기판(100) 및 제1 반도체 칩(30)들과 접촉되는 제1 연결 부재(410)의 면적이 증가되므로 제1 연결 부재(410)의 접합 강도가 향상된다.
-제20 실시예-
도 32는 본 발명의 제20 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제20 실시예에 따른 적층 반도체 패키지는, 앞서 도 23 및 도 24를 통해 설명된 제15 실시예에 따른 적층 반도체 패키지에서 접속 패드(110)의 형태가 변형된 구조를 갖는다. 따라서, 접속 패드(110)를 제외하면 제15 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 32를 참조하면, 본 실시예에서 접속 패드(110)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며 반도체 칩 모듈(300)에 포함된 제1 반도체 칩(30)들의 각각의 제1 본딩 패드(33)들과 동시에 전기적으로 연결된다.
제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결한다. 본 실시예에서, 제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)에 개별적으로 대응되도록 비연속적으로 형성된다. 제1 연결 부재(410)는 범프 또는 솔더볼을 포함한다.
도 23 및 도 24를 통해 설명된 본 발명의 제15 실시예에서는, 접속 패드(110)가 도트(dot) 형태를 갖기 때문에 제1 반도체 칩(30)들의 밴딩 각도(θ5)가 지정된 수치에서 벗어나면 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 접속 패드(110)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 제1 반도체 칩(30)들의 밴딩 각도(θ5)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 접속 패드(110)가 라인 형태를 가지므로, 제1 반도체 칩(30)들의 밴딩 각도(θ5)가 정확하게 컨트롤되지 않더라도 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 접속 패드(110)간 전기적인 연결이 가능하다.
-제21 실시예-
도 33은 본 발명의 제21 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제21 실시예에 따른 적층 반도체 패키지는, 앞서 도 32을 통해 설명된 제20 실시예에 따른 적층 반도체 패키지에서 제1 연결 부재(410)의 형태가 변형된 구조를 갖는다. 따라서, 제1 연결 부재(410)를 제외하면 제20 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 33을 참조하면, 본 실시예에서 제1 연결 부재(410)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 접속 패드(110)를 전기적으로 연결하며, 제1 반도체 칩(30)들의 제1 본딩 패드(22)와 동시에 대응되도록 접속 패드(110)를 따라서 연속적으로 형성된다. 제1 연결 부재(420)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 앞서 도 32를 통해 설명된 제20 실시예에 비해 기판(100) 및 제1 반도체 칩(30)들과 접촉되는 제1 연결 부재(410)의 면적이 증가되므로 제1 연결 부재(410)의 접합 강도가 향상된다.
-제22 실시예-
도 34는 본 발명의 제22 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 35는 도 34의 기판을 도시한 평면도이다.
도 34를 참조하면, 본 발명의 제22 실시예에 따른 적층 반도체 패키지는 기판(100), 서포트 부재(200), 추가 반도체 칩(800), 반도체 칩 모듈(300) 및 추가 반도체 칩 모듈(900)을 포함한다. 그 외에, 제1, 제2, 제3 연결 부재(410,420,430), 고정 부재(500), 몰딩부(600) 및 외부접속단자(700)를 더 포함한다.
기판(100)은, 예를 들어, 인쇄회로기판(PCB)일 수 있다. 기판(100)은 제1 영역(FR), 제2 영역(SR) 및 제3 영역(TR)로 구획되며, 상면(101), 하면(102), 제1 접속 패드(111), 다수의 제2 접속 패드(112)들, 돌출부(113), 볼랜드(120) 및 회로 배선(미도시)을 포함한다.
제 1영역(FR), 제 2영역(SR) 및 제 3영역(TR)은 도 34 및 도 35에서 정의된 제1방향(FD)을 따라서 순차적으로 배치된다.
상면(101)은 하면(102)과 대향하고, 제1 접속 패드(111)는 기판(100) 상면(101)에 제1 영역(FR)과 접한 제2 영역(SR)의 가장자리에 형성된다. 제2 접속 패드(112)들은 기판(100) 상면(101)의 제1 영역(FR)에 형성되고, 돌출부(113)는 제1 접속 패드(111) 바깥쪽 기판(100) 상면(101)의 제2 영역(SR)에 형성된다. 볼랜드(120)는 기판(100) 하면(102)에 형성되고, 회로 배선(미도시)은 기판(100) 내부에 형성되며 제1 접속 패드(111), 제2 접속 패드(112)들 및 볼랜드(120)와 전기적으로 연결된다.
도 34를 다시 참조하면, 추가 반도체 칩(800)은 제1 면(810), 제2 면(820) 및 본딩 패드(830)을 포함한다. 제1 면(810)은 제2 면(820)과 대향하고, 본딩 패드(830)는 제1 면(810)의 일측 가장자리에 형성된다.
추가 반도체 칩(800)은 기판(100) 상면(101)의 제2 영역(SR)에 실장된다. 구체적으로, 추가 반도체 칩(800)은 돌출부(113)에 의해 지지되며 본딩 패드(830)가 기판(100)의 제1 접속 패드(111)와 마주하도록 돌출부(113) 상에 계단 형태로 배치된다.
본 실시예에서 추가 반도체 칩(800)은, 앞서 도 23 내지 도 33을 통해 설명된 제15 내지 제21 실시예의 제1 서포트부가 반도체 칩으로 형성된 경우를 구체화한 것으로, 설명의 편의상 제1 서포트부라 하지 않고 추가 반도체 칩으로 명명하였다.
제1 연결 부재(410)는 기판(100)의 제1 접속 패드(111)와 추가 반도체 칩(800)의 본딩 패드(830)를 전기적으로 연결한다. 제1 연결 부재(410)는 범프 또는 솔더볼을 포함할 수 있다.
서포트 부재(200)는 기판(100)의 제3 영역(TR) 상에 형성된다. 서포트 부재00)는 H2보다 큰 두께, H3를 갖는다.
본 실시예에서, 서포트 부재(200)는 기판(100)과 별도로 제작된 후에 접착 테이프 또는 접착 페이스트 등과 같은 접착 부재(미도시)를 매개로 기판(100) 상에 부착된다. 이와 달리, 서포트 부재(200)는 기판(100)과 별도로 제작되지 않고 기판(100) 제작시 기판(100)과 일체로 형성될 수도 있다.
서포트 부재(200)는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 절연 기판 및 솔더 레지스트 중 어느 하나일 수 있다. 이와 달리, 서포트 부재(200)는 반도체 칩일 수도 있다.
반도체 칩 모듈(300)은 다수의 제1 반도체 칩(30)들을 포함한다.
각각의 제1 반도체 칩(30)들은 일면(31), 타면(32) 및 제1 본딩 패드(33)를 포함한다. 일면(31)은 타면(32)과 대향하고, 제1 본딩 패드(33)는 일면(31)의 일측 가장자리에 형성된다.
제1 반도체 칩(30)들은 각각의 제1 본딩 패드(23)가 기판(100)의 제1 영역(FR)과 마주하도록 제1 반도체 칩(800) 상에 계단 형태로 적층되고, 각각의 제1 본딩 패드(33)가 기판(100)의 제2 접속 패드(112)와 전기적으로 연결되도록 밴딩된다.
제1 반도체 칩(30)들이 밴딩되는 각도(θ7)는 기판(100) 상면(101)으로부터 추가 반도체 칩(800)의 제2 면(820)까지의 높이(H2)에 의해 결정된다.
상기 H2가 증가되면 반도체 칩 모듈(300)에 포함된 제1 반도체 칩(30)들이 밴딩되는 각도(θ7)가 작아지게 되므로, 반도체 칩 모듈(300)이 차지하는 면적이 감소되어 반도체 패키지의 면적 축소가 가능하다. 그러나, H2의 증가는 반도체 패키지의 두께 증가를 초래한다. 반대로, H2가 감소되면 반도체 패키지의 두께를 줄일 수 있지만, 상기 H2가 감소되면 제1 반도체 칩(30)들이 밴딩되는 각도(θ7)가 작아지고 반도체 칩 모듈(300)이 차지하는 면적이 증가된다. 따라서, 이러한 요인들을 감안하여 H2를 적절히 조절해야 한다.
한편, 상기 H2는 기판(100)의 돌출부(113)의 높이(A1)와 추가 반도체 칩(800)의 두께(A2)의 합에 해당된다. 따라서, 상기 H2를 조절하기 위해서는 A1 또는 A2를 조절해야 한다. A1의 크기에 따라서 제1 연결 부재(410)의 피치(pitch)가 함께 변화되므로, A1이 감소되어 제1 연결 부재(410)의 피치가 감소되면 제1 연결 부재(410)의 접합 강도가 떨어지고, 반대로 A1이 증가되어 제1 연결부재(410)의 피치가 증가되면 서로 다른 신호를 전달하는 인접한 제1 연결 부재(410)들이 서로 붙어버리는 브릿지(bridge) 현상이 발생되는 불량이 발생되므로, A1값 조절에는 한계가 있다. 따라서, A2값, 즉 추가 반도체 칩(800)의 두께 조절을 통해 H2를 조절하는 것이 바람직하다. 이러한 이유로, 추가 반도체 칩(800)은 제1 반도체 칩(30)과 상이한 두께를 가질 수 있다.
제2 연결 부재(420)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)들을 전기적으로 연결한다.
도시하지 않았지만, 추가 반도체 칩(800)과 반도체 칩 모듈(300) 사이 및 제1 반도체 칩(30)들 사이에는 접착 부재가 형성된다. 접착 부재는 접착 테이프 또는 접착 페이스트를 포함한다.
추가 반도체 칩 모듈(900)은 제2 반도체 칩(90)을 포함한다. 본 실시예에서, 추가 반도체 칩 모듈(900)은 4개의 제2 반도체 칩(90)들을 포함한다.
제2 반도체 칩(90)은 일면(91), 타면(92) 및 제2 본딩 패드(93)를 포함한다. 일면(91)은 타면(92)과 대향하고, 제2 본딩 패드(93)는 일면(91)의 일측 가장자리에 형성된다.
제2 반도체 칩(90)은 제2 본딩 패드(93)가 제1 반도체 칩(30)들의 재배선(34) 중 어느 하나와 연결되도록 서포트 부재(200) 상에 계단 형태로 적층된다.
비록 본 실시예에서는 제2 반도체 칩(90)의 개수가 4개인 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않고 제2 반도체 칩(90)의 개수가 1개 이상인 모든 경우를 포함한다.
제3 연결부재(430)는 제2 반도체 칩(90)의 제2 본딩 패드(93)와 제1 반도체 칩(30)의 재배선(34)을 전기적으로 연결한다. 제3 연결부재(430)는 범프 또는 솔더볼을 포함할 수 있다.
고정 부재(500)는 재배선(34)을 포함한 각각의 제1 반도체 칩(30)들의 타면(32) 상에 제2 연결 부재(420)가 부착되는 재배선(34) 부분을 오픈하도록 형성된다. 고정 부재(500)는 열경화성 수지를 포함할 수 있다. 고정 부재(500)는 제1 반도체 칩(30) 밴딩시 가해지는 열에 의해 단단하게 경화되며 이에 따라 밴딩된 제1 반도체 칩(30)은 고정부재(500)에 의해 고정되어 밴딩된 이후에 원래 상태로 복원되지 않게 된다.
몰딩부(600)는 서포트 부재(200), 반도체 칩 모듈(300), 추가 반도체 칩(800) 및 추가 반도체 칩 모듈(900)을 포함한 기판(100)의 상면(101)을 밀봉한다. 몰딩부(600)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
외부접속단자(700)는 기판(100)의 볼랜드(130)에 장착된다. 외부접속단자(700)는 솔더볼을 포함할 수 있다.
-제23 실시예-
도 36은 본 발명의 제23 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 37은 도 36의 기판을 도시한 평면도이다.
본 발명의 제23 실시예에 따른 적층 반도체 패키지는, 앞서 도 34 및 도 35를 통해 설명된 제22 실시예에 따른 적층 반도체 패키지의 기판(100)에 홈(130)이 추가된 구성을 갖는다. 따라서, 기판(100)을 제외하면 제22 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 36 및 도 37 참조하면, 본 실시예에서 기판(100)은 제2 영역(SR) 및 제2 영역(SR)을 사이에 두고 분리되는 제1 영역(FR) 및 제3 영역(TR)으로 구획되고, 상면(101), 하면(102), 제1 접속 패드(111), 다수의 제2 접속 패드(112)들, 돌출부(113), 볼랜드(120), 다수의 홈(130)들 및 회로 배선(미도시)을 포함한다.
다수의 홈(130)들은 기판(100) 상면(101)의 제1 영역(FR)에 제2 접속 패드(112)들과 개별적으로 대응되도록 형성되며, 각각의 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)가 배치된다.
제2 접속 패드(112)가 기판(100) 상면(101)에 형성되는 제22 실시예와 달리, 본 실시예에서는 제2 접속 패드(112)가 홈(130)의 바닥, 즉 기판(100) 상면(101)보다 낮은 위치 형성에 형성된다. 그러므로, 기판(100) 상면(101)으로부터 추가 반도체 칩(800)의 제2 면(820)까지의 높이(H2)가 동일한 경우, 본 실시예에 따른 반도체 칩 모듈(300)에 포함된 제1 반도체 칩(30)들의 밴딩 각도(θ8)는 제22 실시예의 제1 반도체 칩(30)들의 밴딩 각도(θ7)보다 크다. 따라서, 본 실시예에 의하면 H2 증가 없이도 반도체 칩 모듈(300)이 차지하는 면적이 줄게 된다.
-제24 실시예-
도 38은 본 발명의 제24 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 39은 도 38의 기판을 도시한 평면도이다.
본 발명의 제24 실시예에 따른 적층 반도체 패키지는, 앞서 도 36 및 도 37을 통해 설명된 제23 실시예에 따른 적층 반도체 패키지에서 홈(130)의 형태가 변형된 구조를 갖는다. 따라서, 홈(130)을 제외하면 앞서 설명된 제23 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 38 및 도 39를 참조하면, 본 실시예에서 홈(130)은 제1 방향(FR)을 따라서 배열되는 다수의 제2 접속 패드(112)들과 동시에 대응되도록 제1 방향(FR)으로 연장되는 라인 형태로 형성된다. 그리고, 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)들이 각각 분리되어 배치된다.
제2 접속 패드(112)들간 간격이 좁은 경우, 제23 실시예에서와 같이 제2 접속 패드(112)들에 개별적으로 대응되는 홈을 형성하기 어렵다. 본 실시예에서는, 홈(130)이 다수의 제2 접속 패드(112)들에 동시에 대응되는 라인 형태를 가지므로, 제23 실시예와 달리 제2 접속 패드(112)들간 간격이 좁은 경우에도 적용 가능하다.
-제25 실시예-
도 40은 본 발명의 제25 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 41는 도 40의 기판을 도시한 평면도이다.
본 발명의 제25 실시예에 따른 적층 반도체 패키지는, 앞서 도 38 및 도 39을 통해 설명된 제24 실시예에 따른 적층 반도체 패키지에서 제2 접속 패드(112)의 형태가 변형된 구조를 갖는다. 따라서, 제2 접속 패드(112)를 제외하면 제24 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 40 및 도 41을 참조하면, 본 실시예에서 제2 접속 패드(112)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 다수의 제1 반도체 칩(30)들의 각각의 본딩 패드(33)들과 동시에 전기적으로 연결된다.
홈(130)은 기판(100) 상면(101)의 제1 영역(FR)에 제2 접속 패드(112)에 대응되는 라인 형태로 형성되며, 홈(130)의 바닥에는 대응되는 제2 접속 패드(112)가 배치된다. 연결 부재(400)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결한다. 본 실시예에서, 제2 연결 부재(420)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 개별적으로 대응되도록 비연속적으로 형성된다. 예컨데, 제2 연결 부재(420)는 범프 또는 솔더볼을 포함할 수 있다.
앞서, 도 38 및 도 39를 통해 설명된 본 발명의 제24 실시예에서는 제2 접속 패드(112)가 도트(dot) 형태를 갖기 때문에 제1 반도체 칩(30)들의 밴딩 각도(θ8)가 지정된 수치에서 벗어나면 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 제2 접속 패드(112)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 제1 반도체 칩(30)들의 밴딩 각도(θ8)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 제2 접속 패드(112)가 라인 형태를 가지므로, 제1 반도체 칩(30)들의 밴딩 각도(θ8)가 정확하게 컨트롤되지 않더라도 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 제2 접속 패드(112)간 전기적인 연결이 가능하다.
-제26 실시예-
도 42는 본 발명의 제26 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제26 실시예에 따른 적층 반도체 패키지는, 앞서 도 40 및 도 41를 통해 설명된 제25 실시예에 따른 적층 반도체 패키지에서 제2 연결 부재(420)의 형태가 변형된 구조를 갖는다. 따라서, 제2 연결 부재(420)를 제외하면 제25 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 42를 참조하면, 본 실시예에서 제2 연결 부재(420)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결하며, 제1 반도체 칩(30)들의 제1 본딩 패드(22)와 동시에 대응되도록 제2 접속 패드(112) 상에 연속적으로 형성된다. 제2 연결 부재(420)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제25 실시예에 비해 기판(100) 및 제1 반도체 칩(30)들과 접촉되는 제2 연결 부재(420)의 면적이 증가되므로 제2 연결 부재(420)의 접합 강도가 향상된다.
-제27 실시예-
도 43은 본 발명의 제27 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제27 실시예에 따른 적층 반도체 패키지는, 앞서 도 34 및 도 35을 통해 설명된 제22 실시예에 따른 적층 반도체 패키지에서 제2 접속 패드(112)의 형태가 변형된 구조를 갖는다. 따라서, 제2 접속 패드(112)를 제외하면 제22 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 43을 참조하면, 본 실시예에서 제2 접속 패드(112)는 기판(100)의 제1 영역(FR)에 제1 방향(FD)으로 연장되는 라인 형태로 형성되며, 반도체 칩 모듈(300)에 포함된 다수의 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 동시에 전기적으로 연결된다.
도 34 및 도 35를 통해 설명된 본 발명의 제22 실시예에서는, 제2 접속 패드(112)가 도트(dot) 형태를 갖기 때문에 제1 반도체 칩(30)들의 밴딩 각도(θ7)가 지정된 수치에서 벗어나면 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 제2 접속 패드(112)들이 전기적으로 연결되지 않는 불량이 발생된다. 따라서, 제1 반도체 칩(30)들의 밴딩 각도(θ7)가 매우 정확히 컨트롤되어야만 한다. 본 실시예에서는, 제2 접속 패드(112)가 라인 형태를 가지므로, 제1 반도체 칩(30)들의 밴딩 각도(θ7)가 정확하게 제어되지 않더라도 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 제2 접속 패드(112)간 전기적인 연결이 가능하다.
-제28 실시예-
도 44는 본 발명의 제28 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
본 발명의 제28 실시예에 따른 적층 반도체 패키지는, 앞서 도 43을 통해 설명된 제27 실시예에 따른 적층 반도체 패키지에서 제2 연결 부재(420)의 형태가 변형된 구조를 갖는다. 따라서, 제2 연결 부재(420)를 제외하면 제28 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 44를 참조하면, 본 실시예에서 제2 연결 부재(420)는 제1 반도체 칩(30)들의 제1 본딩 패드(33)와 기판(100)의 제2 접속 패드(112)를 전기적으로 연결하며, 제1 반도체 칩(30)들의 제1 본딩 패드(22)와 동시에 대응되도록 제2 접속 패드(112)를 따라서 연속적으로 형성된다. 제2 연결 부재(420)는 전도성 페이스트 또는 전도성 테이프를 포함할 수 있다.
본 실시예에 의하면, 제27 실시예에 비해 기판(100) 및 제1 반도체 칩(30)들과 접촉되는 제2 연결 부재(420)의 면적이 증가되므로 제2 연결 부재(420)의 접합 강도가 향상된다.
비록, 도 34 내지 도 44를 통해 설명된 본 발명의 제22 내지 제 28 실시예에서는 기판(100)이 돌출부(113)를 포함하는 경우를 도시 및 설명하였으나, 기판(100)이 돌출부(113)를 포함하지 않고 대신에 추가 서포트 부재가 돌출부(113) 대신에 사용될 수도 있다.
상술한 적층 반도체 패키지는 다양한 패키지 모듈에 적용될 수 있다.
도 45는 본 발명의 실시예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다. 도 45를 참조하면,본 발명의 실시예에 따른 적층 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 사이즈 축소 및 전기적 특성 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 45에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 46은 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 46을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용2칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
300 : 반도체 칩 모듈

Claims (17)

  1. 상면 및 하면을 가지며 제1영역 및 상기 제1영역과 이웃하는 제2영역으로 구획된 기판;
    상기 상면의 제2 영역 상에 형성되는 서포트 부재;및
    각각의 일면 가장자리에 본딩 패드를 구비하며 상기 본딩 패드가 상기 제1 영역과 마주하도록 상기 서포트 부재 상에 계단 형태로 적층 및 상기 본딩 패드가 상기 기판과 전기적으로 연결되도록 밴딩된 다수의 반도체 칩들을 포함하는 반도체 칩 모듈을 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 기판은 상기 상면의 상기 제1 영역에 상기 반도체 칩들의 본딩 패드와 개별적으로 연결되는 다수의 접속 패드들을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서, 상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들에 개별적으로 대응되는 다수의 홈들을 더 포함하며, 상기 각각의 접속 패드들은 상기 대응되는 홈의 바닥에 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 2항에 있어서, 상기 기판은 상기 상면의 제1 영역에 상기 접속 패드들에 동시에 대응되는 홈을 더 포함하며, 상기 접속 패드들은 상기 홈의 바닥에 각각 분리되어 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 2항에 있어서, 상기 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드들을 전기적으로 연결하는 연결 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1항에 있어서, 상기 기판은 상기 상면의 제1 영역에 상기 반도체 칩들의 각각의본딩 패드들과 동시에 연결되는 접속 패드를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 6항에 있어서, 상기 기판은 상기 상면의 제1 영역에 상기 접속 패드에 대응되는 홈을 더 포함하며, 상기 접속 패드는 상기 홈의 바닥에 배치되는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 6항에 있어서, 상기 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 연결 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 8항에 있어서, 상기 연결 부재는 상기 반도체 칩들의 본딩 패드에 개별적으로 대응되도록 비연속적으로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 8항에 있어서, 상기 연결 부재는 상기 반도체 칩들의 본딩 패드에 동시에 대응되도록 연속적으로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제 1항에 있어서, 상기 각각의 반도체 칩들의 일면과 대향하는 타면에 형성되어 상기 밴딩된 반도체 칩들을 고정하는 고정 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제 1항에 있어서, 상기 서포트 부재는 더미 웨이퍼, 유리 기판, 스페이서 테이프, 솔더 레지스트 중 어느 하나를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제 1항에 있어서, 상기 서포트 부재는 추가 반도체 칩인 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 13항에 있어서, 상기 추가 반도체 칩은 상기 반도체 칩과 다른 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 13항에 있어서, 상기 기판은 상기 상면의 제2 영역에 형성되며 상기 추가 반도체 칩과 전기적으로 연결되는 접속 패드를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 15항에 있어서, 상기 기판은 상기 접속 패드 바깥쪽 상기 상면의 제2 영역에 상기 추가 반도체 칩을 지지하는 돌출부를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 15항에 있어서, 상기 접속 패드 바깥쪽의 상기 기판 상면의 제2 영역 상에 형성되며 상기 추가 반도체 칩을 지지하는 추가 서포트 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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