KR20150012780A - 스택 패키지 및 그 제조방법 - Google Patents

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Abstract

스택 패키지 및 이의 제조방법이 개시되어 있다. 개시된 스택 패키지는, 기판과, 상기 기판상에 실장된 제1 반도체 칩과, 상기 제1 반도체 칩을 포함한 상기 기판의 일부분을 덮는 제1 접착부재와, 일면 가장자리에 범프를 구비하며 상기 일면 중심부가 상기 제1 접착부재상에 부착되고 상기 범프가 상기 기판상에 접합되도록 상기 제1 반도체 칩 및 제1 접착부재의 개재하에 상기 기판상에 실장되며 상기 일면과 대향하는 타면이 평탄하게 연마된 제2 반도체 칩을 포함한다.

Description

스택 패키지 및 그 제조방법{STACKED SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 스택 패키지 및 그 제조방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔으며, 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖기 때문에 스택 패키지에 대한 연구 및 개발에 관심이 집중되고 있다.
본 발명의 실시예들은 스택되는 칩 개수를 증가시킬 수 있는 스택 패키지 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 스택 패키지는, 기판과, 상기 기판상에 실장된 제1 반도체 칩과, 상기 제1 반도체 칩을 포함한 상기 기판의 일부분을 덮는 제1 접착부재와, 일면 가장자리에 범프를 구비하며 상기 일면 중심부가 상기 제1 접착부재 상에 부착되고 상기 범프가 상기 기판상에 접합되도록 상기 제1 반도체 칩 및 제1 접착부재의 개재하에 상기 기판상에 실장되며 상기 일면과 대향하는 타면이 평탄하게 연마된 제2 반도체 칩을 포함한다.
본 발명의 실시예에 따른 스택 패키지의 제조방법은, 기판상에 제1 반도체 칩을 실장하는 단계, 상기 제1 반도체 칩을 포함한 상기 기판의 일부분을 덮는 제1 접착부재를 형성하는 단계, 일면 가장자리에 범프가 형성된 제2 반도체 칩을 상기 일면 중심부가 상기 제1 접착부재 상에 부착되고 상기 범프가 상기 기판에 접합되도록 밴딩시키어 상기 기판상에 실장하는 단계, 상기 일면과 대향하는 제2 반도체 칩의 타면을 연마하여 평탄화시키는 단계를 포함한다.
본 기술에 따르면, 작은 사이즈의 칩 상에 스택되는 큰 사이즈의 칩의 상부면이 연마되어 평탄도가 확보되어 작은 사이즈의 칩 상에 큰 사이즈의 칩을 스택하는 경우에 하부의 작은 사이즈의 칩으로 인해 평탄도가 확보되지 않아 발생되었던 불량, 즉 스택되는 칩들 사이가 벌어지는 불량, 와이어 본딩 불량이 방지된다. 그리고, 상기 불량 발생으로 인해 제한되었던 칩 스택 개수의 한계를 극복하고 스택되는 칩 개수를 늘릴 수 있으므로 고용량 및 고집적화된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 4 내지 도 8은 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예에 따른 스택 패키지를 구비한 전자 시스템의 블록도이다.
도 10은 본 발명의 실시예에 따른 스택 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 스택 패키지(100)는 기판(10), 제1 반도체 칩(20), 제1 접착부재(30) 및 제2 반도체 칩(40)을 포함할 수 있다. 그 외에, 본 발명의 제1 실시예에 따른 스택 패키지는 복수개의 제3 반도체 칩(50)들, 몰드부(60) 및 외부접속단자(70)를 더 포함할 수 있다.
기판(10)은 사각 플레이트(plate) 형상을 가질 수 있다. 사각 플레이트 형상을 갖는 기판(10)은 상면(11), 하면(12), 상면(11) 및 하면(12)을 연결하는 4개의 측면(13)들을 갖는다.
기판(10)의 상면(11)은 그 중심부에 배치된 제1 영역(First Region, FR), 가장자리에 배치된 제2 영역(Second Region, SR), 제1 영역(FR)과 제2 영역(SR) 사이에 배치된 제3 영역(Third Region, TR)으로 구획될 수 있으며, 기판(10)은 제1 영역(FR)에 제1 접속 패드(14)들을 구비하고 제3 영역(TR)에 제2 접속 패드(15)들을 구비하고, 제2 영역(SR)에 제3 접속 패드(16)들을 구비하고 하면(12)에 볼랜드(17)들을 구비할 수 있다.
도시하지 않았지만, 기판(10)은 내부에 복수개의 층들로 이루어진 배선(wiring)들 및 서로 다른 층에 배치된 배선들을 전기적으로 연결하는 비아(via)를 포함할 수 있으며, 기판(10)의 상면(11)에 형성된 제1,제2,제3 접속 패드(14,15,16)들은 기판(10)의 내부에 형성된 배선들 및 비아를 통해서 기판(10)의 하면(12)에 형성된 볼랜드(17)들과 전기적으로 연결될 수 있다.
제1 반도체 칩(20)은 기판(10)의 제1 접속 패드(14)들 상에 실장된다.
본 실시예에서, 제1 반도체 칩(20)은 본딩 패드(22)들이 형성된 일측면(21), 일측면(21)과 대향하는 타측면(24) 및 각각의 본딩 패드(22)들 상에 형성된 범프(23)들을 구비하며, 범프(23)들이 기판(10)의 제1 접속 패드(14)들에 접합되도록 기판(10)의 상에 플립칩 본딩(flip chip bonding) 방식으로 실장된다. 그리고, 범프의 조인트 신뢰성을 향상시키기 위하여 기판(10)과 제1 반도체 칩(20) 사이에는 언더필 부재(80)가 충진될 수 있다.
제1 접착부재(30)는 제1 반도체 칩(20)을 포함한 기판(10)의 제1 영역(FR) 을 덮도록 형성된다. 제1 접착부재(30)로는 PWBL(Penetrate Wafer Backside Lamination) 테이프가 사용될 수 있다.
제2 반도체 칩(40)은 제1 반도체 칩(20) 및 제1 접착부재(30) 보다 큰 평면적을 가지며, 제1 반도체 칩(20) 및 제1 접착부재(30)의 개재하에 기판(10) 상에 플립칩 본딩된다.
제2 반도체 칩(40)은 기판(10)과 마주하는 일면(41), 일면(41)과 대향하는 타면(42)을 가지며, 일면(41)의 양측 가장자리에 형성된 본딩 패드(43)들 및 각각의 본딩 패드(43)들 상에 형성된 범프(44)들을 구비한다. 제2 반도체 칩(40)은 일면(41) 중심부가 제1 접착부재(30) 상에 부착되고 범프(44)들이 제2 접속 패드(15)들 상에 접합되도록 제1 반도체 칩(20) 및 제1 접착부재(30)의 개재하에 기판(10) 상에 플립칩 본딩된다.
여기서, 제2 반도체 칩(40)의 일면(41)은 그 중심부가 제1 접착부재(30) 상에 부착되고 그 양측 가장자리에 형성된 범프(44)들이 기판(10)의 제2 접속 패드(15)들에 접합되도록 제1 반도체 칩(20), 제1 접착부재(30) 및 기판(10)에 의해 형성된 단차를 따라서 오목하게 만곡된 형태를 갖고, 제2 반도체 칩(40)의 타면(42)은 그라인딩(grinding) 공정에 의해 연마되어 평탄한 형태를 갖는다.
제2 반도체 칩(40)은 제1 반도체 칩(20)과 이종 칩일 수 있다. 예컨데, 제2 반도체 칩(40)은 디램(DRAM)과 같은 휘발성 메모리 칩 또는 플래시(FLASH)와 같은 비휘발성 메모리 칩이고, 제1 반도체 칩(20)은 제2 반도체 칩(40)을 제어하는 로직(logic) 칩일 수 있다. 한편, 제2 반도체 칩(40)은 제1 반도체 칩(20)과 동종 칩일 수도 있다.
제3 반도체 칩(50)들은 제2 접착부재(32)를 매개로 제2 반도체 칩(40)의 타면(42) 상에 스택된다.
각각의 제3 반도체 칩(50)들은 제2 반도체 칩(40)과 마주하는 제1 면(51) 및 제1 면(51)과 대향하는 제2 면(52)을 가지며, 제2 면(52)의 일측 가장자리에 복수개의 본딩 패드(53)들을 구비한다. 본 실시예에서, 제3 반도체 칩(50)들은 본딩 패드(53)들이 노출되도록 지그재그(zig zag) 형태로 스택된다. 비록, 본 실시예에서는 제3 반도체 칩(50)들이 지그 재그 형태로 스택된 경우를 도시 및 설명하였으나, 제3 반도체 칩(50)들은 수직하게 스택될 수도 있고, 계단 형태로 스택될 수도 있다. 그리고, 제 3 반도체 칩(50)들의 본딩 패드(53)들과 기판(10)의 제3 접속 패드(16)들은 와이어(W1)를 매개로 전기적으로 연결된다.
제3 반도체 칩(50)들은 제2 반도체 칩(40)과 동종 칩일 수 있다. 예컨데, 제2 반도체 칩(40)과 제3 반도체 칩(50)은 디램(DRAM)과 같은 휘발성 메모리 칩 또는 플래시(FLASH)와 같은 비휘발성 메모리 칩일 수 있다.
몰드부(60)는 제1 반도체 칩(20), 제1 접착부재(30), 제2 반도체 칩(40) 및 제3 반도체 칩(50)들을 포함한 기판(10)의 상면(11)을 몰딩한다. 몰드부(60)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)를 포함할 수 있다.
그리고, 기판(10) 하면(12)의 볼랜드(17)들 상에는 외부접속단자(70)들이 각각 형성되고, 스택 패키지(100)는 외부접속단자(70)들을 매개로 외부 장치(미도시), 예컨데 패키지 기판상에 실장될 수 있다.
본 발명은 도 1을 참조로 하여 설명된 전술한 제1 실시예에 한정되지 않고 다양한 형태로 변경 가능하다. 본 발명의 다른 실시예들은 도 2 내지 도 3을 참조로 한 이하의 설명을 통해 명백해질 것이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 스택 패키지(200)는, 제1 반도체 칩(20)이 기판(10) 상에 플립 칩 본딩 방식으로 실장된 구조를 갖는 제1 실시예에 따른 스택 패키지(100)와 달리, 제1 반도체 칩(20)이 기판(10) 상에 와이어 본딩 방식으로 실장된 구조를 갖는다.
구체적으로, 본딩 패드(22)들이 위치하는 제1 반도체 칩(20)의 일측면(21)과 대향하는 타측면(24)은 제3 접착부재(34)를 매개로 기판(10) 상면(11) 상에 부착되고, 제1 반도체 칩(20)의 일측면(21)에 형성된 본딩 패드(22)들은 와이어(W2)를 매개로 기판(10)의 제1 접속 패드(14)들과 전기적으로 연결된다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 스택 패키지(300)는, 제3 반도체 칩(50)들의 본딩 패드(53)들이 와이어를 매개로 기판(10)의 제3 접속 패드(16)들에 개별적으로 연결된 구조를 갖는 제1 실시예에 따른 스택 패키지(100)와 달리, 제3 반도체 칩(50)들이 본딩 패드(53)들이 관통 전극(54)을 통해 상호 전기적으로 연결되고 최상부 제3 반도체 칩(50)의 본딩 패드(53)들이 와이어(W3)를 매개로 기판(10)의 제3 접속 패드(16)들에 연결된 구조를 갖는다.
구체적으로, 각각의 제3 반도체 칩(50)들은 제1 면(51) 및 제2 면(52)을 관통하고 제2 면(52)에 형성된 본딩 패드(53)들에 전기적으로 연결된 관통 전극(54)들을 구비한다. 본 실시예에서, 각각의 관통 전극(54)들은 본딩 패드(53)들을 관통하며 본딩 패드(53)들과 직접 연결된다. 비록, 본 실시예에서는 제3 관통 전극(54)들이 본딩 패드(53)들을 관통하는 경우를 도시 및 설명하였으나, 제3 관통 전극(54)들은 본딩 패드(53)들을 관통하지 않을 수도 있으며, 이 경우 제3 관통 전극(54)들은 제3 반도체 칩(50) 내에 형성된 회로부(미도시)를 통해서 본딩 패드(53)들과 전기적으로 연결될 수 있다.
제3 반도체 칩(50)들은 관통 전극(54)들이 범프(55)를 매개로 상호 연결되도록 제2 반도체 칩(40) 상에 스택된다.
제2 반도체 칩(40)과 최하부 제3 반도체 칩(50) 사이 및 제3 반도체 칩(50)들 사이에는 제2 접착부재(32)가 형성되어 제2 반도체 칩(40)과 제3 반도체 칩(50)들 간을 부착한다. 그리고, 최상부 제3 반도체 칩(50)의 본딩 패드(53)들과 기판(10)의 제3 접속 패드(16)들은 와이어(W3)를 통해 전기적으로 연결된다.
이하에서는 전술한 실시예에 따른 스택 패키지의 제조방법을 도 4 내지 도 8을 참조로 설명할 것이다.
도 4를 참조하면, 기판(10)의 상면(11) 상에 제1 반도체 칩(20)을 실장한다.
기판(10)의 상면(11)은 그 중심부에 배치된 제1 영역(FR), 그 가장자리에 배치된 제2 영역(SR), 제1 영역(FR)과 제2 영역(SR) 사이에 배치된 제3 영역(TR)으로 구획될 수 있고, 기판(10)은 제1 영역(FR)에 제1 접속 패드(14)들을 구비하고, 제3 영역(TR)에 제2 접속 패드(15)들을 구비하고, 제3 영역(TR)에 제3 접속 패드(16)들을 구비할 수 있다. 하면(12)에 볼랜드(17)들을 구비할 수 있다.
도시하지 않았지만, 기판(10)은 내부에 복수개의 층들로 이루어진 배선(wiring)들 및 서로 다른 층에 배치된 배선들을 전기적으로 연결하는 비아(via)를 포함할 수 있다. 기판(10)의 상면(11)에 형성된 제1,제2,제3 접속 패드(14,15,16)들은 기판(10) 내부에 형성된 배선들 및 비아를 통해서 기판(10)의 하면(12)에 형성된 볼랜드(17)들과 전기적으로 연결될 수 있다.
제1 반도체 칩(20)은 그 일측면(21)에 형성된 복수개의 본딩 패드(22)들 및 각각의 본딩 패드(22)들 상에 형성된 범프(23)들을 구비하며, 범프(23)들이 기판(10)의 제1 접속 패드(14)들 상에 접합되도록 기판(10)의 상면(11)상에 플립칩 본딩 방식으로 실장될 수 있다.
그 다음, 조인트부의 신뢰성을 향상시키기 위하여 기판(10)과 제1 반도체 칩(20) 사이에 언더필 부재(80)를 충진할 수 있다.
도 5를 참조하면, 제1 반도체 칩(20)을 포함한 기판(10)의 제1 영역(FR)을 덮는 제1 접착부재(30)를 형성한다. 제1 접착부재(30)로는 PWBL 테이프가 사용될 수 있다. 기판(10) 및 제1 반도체 칩(20)에 의해 형성된 표면 단차로 인하여 제1 접착부재(30)의 상면은 위로 볼록하게 돌출된 형태를 가질 수 있다.
도 6을 참조하면, 제1 반도체 칩(20) 및 제1 접착부재(30)보다 큰 평면적을 가지며 일면(41)의 양측 가장자리에 범프(44)들이 형성된 제2 반도체 칩(40)을 일면(41) 중심부가 제1 접착부재(30) 상에 부착되고 범프(44)들이 기판(10)의 제2 접속 패드(15)들 상에 접합되도록 제1 접착부재(30) 및 기판(10)에 의해 형성된 단차를 따라서 밴딩시키어, 기판(10) 상에 실장한다.
제2 반도체 칩(40)이 제1 접착부재(30) 및 기판(10)에 의해 형성된 단차를 따라서 밴딩됨에 따라서, 제2 반도체 칩(40)의 일면(41)은 내부로 오목하게 만곡된 형태를 갖게 되고, 일면(41)과 대향하는 제2 반도체 칩(40)의 타면(42)은 위로 볼록하게 돌출된 형태를 갖게 된다.
제2 반도체 칩(40)은 제1 반도체 칩(20)과 이종 칩일 수 있다. 예컨데, 제2 반도체 칩(40)은 디램(DRAM)과 같은 휘발성 메모리 칩 또는 플래시(FLASH)와 같은 비휘발성 메모리 칩이고, 제1 반도체 칩(20)은 제2 반도체 칩(40)을 제어하는 로직(logic) 칩일 수 있다. 한편, 제2 반도체 칩(40)은 제1 반도체 칩(20)과 동종 칩일 수도 있다.
도 7을 참조하면, 그라인딩 공정을 이용하여 일면(41)과 대향하는 제2 반도체 칩(40)의 타면(42)을 연마하여 평탄화시킨다.
도 8을 참조하면, 제2 반도체 칩(40)의 타면(42) 상에 제2 접착부재(32)를 개재하여 복수개의 제3 반도체 칩(50)들을 스택한다. 본 실시예에서, 제3 반도체 칩(50)들은 본딩 패드(53)들이 노출되도록 지그재그(zig zag) 형태로 스택된다. 비록, 본 실시예에서는 제3 반도체 칩(50)들이 지그 재그 형태로 스택된 경우를 도시 및 설명하였으나, 제3 반도체 칩(50)들은 수직하게 스택될 수도 있고, 계단 형태로 스택될 수도 있다.
제3 반도체 칩(50)들은 제2 반도체 칩(40)과 동종 칩일 수 있다. 예컨데, 제2 반도체 칩(40)과 제3 반도체 칩(50)은 디램(DRAM)과 같은 휘발성 메모리 칩 또는 플래시(FLASH)와 같은 비휘발성 메모리 칩일 수 있다.
그 다음, 와이어(W1)를 이용하여 제3 반도체 칩(50)들의 본딩 패드(53)들과 기판(10)의 제3 접속 패드(16)들을 전기적으로 연결한다.
이후, 기판(10)의 상면(11)에 제1 반도체 칩(10), 제2 반도체 칩(40) 및 제3 반도체 칩(50)들을 몰딩하는 몰드부(60)를 형성하고, 기판(10) 하면(12)의 볼랜드(17)들 상에 외부접속단자(80)를 장착하여, 도 1에 도시된 스택 패키지(100)를 제작한다.
비록, 도 4 내지 도 8을 참조로 하여 설명된 실시예에서는 도 1에 도시된 스택 패키지(100)를 제작하는 경우만을 나타내었으나, 다양한 형태로 변경 가능하다.
예컨데, 도 4를 참조로 하여 설명된 제1 반도체 칩(20) 실장 공정에서 제1 반도체 칩(20)을 플립칩 본딩 방식으로 실장하지 않고 와이어 본딩 방식으로 실장하여 도 2에 도시된 스택 패키지(200)를 제작할 수 있다. 그리고, 도 8을 참조로 하여 설명된 제3 반도체 칩(50) 스택 공정에서 제3 반도체 칩(50)들로 관통 전극(54)이 형성된 반도체 칩을 사용하고, 관통 전극(54)이 상호 연결되도록 제3 반도체 칩(50)들을 스택한 후에 와이어(W3)를 이용하여 최상부 제3 반도체 칩(50)의 본딩 패드(53)들과 기판(10)의 제3 접속 패드(16)들을 전기적으로 연결하여 도 3에 도시된 스택 패키지(300)를 제작할 수도 있다.
전술한 실시예들에 의하면, 작은 사이즈의 칩 상에 스택되는 큰 사이즈의 칩의 상부면이 연마되어 평탄도가 확보되어 작은 사이즈의 칩 상에 큰 사이즈의 칩을 스택하는 경우에 하부의 작은 사이즈의 칩으로 인해 평탄도가 확보되지 않아 발생되었던 불량, 즉 스택되는 칩들 사이가 벌어지는 불량, 와이어 본딩 불량이 방지된다. 그리고, 상기 불량 발생으로 인해 제한되었던 칩 스택 개수의 한계를 극복하고 스택되는 칩 개수를 늘릴 수 있으므로 고용량 및 고집적화된 반도체 패키지를 제공할 수 있다.
전술한 스택 패키지는 다양한 반도체 장치들 및 패키지 모듈들에 적용될 수 있다.
도 9를 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 컨트롤러(711)와 메모리(713)는 본 발명의 실시예에 따른 스택 패키지 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플레시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 패키징 기술이 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판
20,40, 50 : 제1,제2,제3 반도체 칩
30,32,34 : 제1,제2,제3 접착부재

Claims (20)

  1. 기판;
    상기 기판 상에 실장된 제1 반도체 칩;
    상기 제1 반도체 칩을 포함한 상기 기판의 일부분을 덮는 제1 접착부재; 및
    일면 가장자리에 범프를 구비하며 상기 일면 중심부가 상기 제1 접착부재 상에 부착되고 상기 범프가 상기 기판상에 접합되도록 상기 제1 반도체 칩 및 제1 접착부재의 개재하에 상기 기판상에 실장되며 상기 일면과 대향하는 타면이 평탄하게 연마된 제2 반도체 칩;
    을 포함하는 스택 패키지.
  2. 제1 항에 있어서, 상기 제1 접착부재는 PWBL(Penetrate wafer backside lamination) 테이프를 포함하는 것을 특징으로 하는 스택 패키지.
  3. 제1 항에 있어서, 상기 제1 반도체 칩은 상기 기판과 마주하는 일측면에 형성된 본딩 패드;및
    상기 본딩 패드 상에 형성되고 상기 기판의 제1 접속 패드에 접합된 범프;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  4. 제3 항에 있어서, 상기 제1 반도체 칩과 상기 기판 사이에 충진된 언더필 부재를 더 포함하는 것을 특징으로 하는 스택 패키지,
  5. 제1 항에 있어서, 상기 제1 반도체 칩의 일측면에 형성된 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 와이어;및
    상기 일측면과 대향하는 상기 제1 반도체 칩의 타측면과 상기 기판을 부착하는 제2 접착부재;
    를 더 포함하는 것을 특징으로 하는 스택 패키지
  6. 제1 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 이종 칩인 것을 특징으로 하는 스택 패키지.
  7. 제6 항에 있어서, 상기 제1 반도체 칩은 로직 칩이고, 상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 하는 스택 패키지.
  8. 제1 항에 있어서, 상기 제2 반도체 칩의 타면 상에 스택된 제3 반도체 칩들;및
    상기 제3 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 와이어들;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제8 항에 있어서, 상기 제3 반도체 칩은 상기 제2 반도체 칩과 동종 칩인 것을 특징으로 하는 스택 패키지.
  10. 제1 항에 있어서, 각각 관통 전극을 구비하며 상기 제2 반도체 칩의 타면 상에 상기 각각의 관통 전극들이 연결되도록 스택된 복수개의 제3 반도체 칩들;및
    상기 제3 반도체 칩들 중 최상부 제3 반도체 칩의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 와이어;
    를 더 포함하는 것을 특징으로 하는 스택 패키지.
  11. 기판상에 제1 반도체 칩을 실장하는 단계;
    상기 제1 반도체 칩을 포함한 상기 기판의 일부분을 덮는 제1 접착부재를 형성하는 단계;
    일면 가장자리에 범프가 형성된 제2 반도체 칩을 상기 일면 중심부가 상기 제1 접착부재 상에 부착되고 상기 범프가 상기 기판에 접합되도록 밴딩시키어 상기 기판상에 실장하는 단계; 및
    상기 일면과 대향하는 제2 반도체 칩의 타면을 연마하여 평탄화시키는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  12. 제11 항에 있어서, 상기 제1 반도체 칩을 실장하는 단계는 상기 제1 반도체 칩의 일측면 상에 형성된 범프가 상기 기판의 접속 패드에 본딩되도록 상기 제1 반도체 칩을 상기 기판상에 플립 칩 본딩하는 방식으로 수행되는 것을 특징으로 하는 스택 패키지의 제조방법.
  13. 제12 항에 있어서, 상기 제1 반도체 칩을 실장하는 단계 후 상기 접착 부재를 형성하는 단계 전, 상기 제1 반도체 칩과 상기 기판 사이에 언더필 부재를 충진하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  14. 제11 항에 있어서, 상기 제1 반도체 칩을 실장하는 단계는,
    본딩 패드가 위치하는 상기 제1 반도체 칩의 일측면과 대향하는 타측면을 제2 접착부재를 매개로 상기 기판상에 부착하는 단계;및
    와이어를 이용하여 상기 제1 반도체 칩의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  15. 제11 항에 있어서, 상기 제1 접착부재는 PWBL(Penetrate wafer backside lamination) 테이프를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  16. 제11 항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 이종 칩인 것을 특징으로 하는 스택 패키지의 제조방법.
  17. 제16 항에 있어서, 상기 제1 반도체 칩은 로직 칩이고, 상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 하는 스택 패키지의 제조방법.
  18. 제11 항에 있어서, 상기 제2 반도체 칩을 실장하는 단계 후,
    상기 제2 반도체 칩의 타면 상에 제3 반도체 칩들을 스택하는 단계;및
    상기 제3 반도체 칩들의 본딩 패드와 상기 기판의 접속 패드를 연결하는 와이어를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  19. 제18 항에 있어서, 상기 제3 반도체 칩은 상기 제2 반도체 칩과 동종 칩인 것을 특징으로 하는 스택 패키지의 제조방법.
  20. 제11 항에 있어서, 상기 제2 반도체 칩을 실장하는 단계 후,
    관통 전극을 구비하는 복수개의 제3 반도체 칩들을 상기 각각의 관통 전극이 연결되도록 스택하는 단계;및
    와이어를 이용하여 상기 제3 반도체 칩들 중 최상부 제3 반도체 칩의 본딩 패드와 상기 기판의 접속 패드를 전기적으로 연결하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
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