JP2010056099A - 半導体装置 - Google Patents

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浩志 守谷
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Abstract

【課題】母基板の一箇所に積層されたフレキシブル基板の接合部を持つ半導体装置において、導通不良や電気的短絡のない信頼性の高い半導体装置を提供する。
【解決手段】半導体素子と、この半導体素子よりも幅が広く、この半導体素子と電気的に接続され、両面に配線を有するフレキシブル基板とを含む半導体パッケージを複数個積層し、母基板の表面に設置し、前記フレキシブル基板の接合部を介して前記母基板と電気的に接続して積層半導体パッケージを構成し、前記半導体素子と前記フレキシブル基板とが重なり合った領域の外部にはみ出した複数の前記フレキシブル基板の間で、かつ前記フレキシブル基板の前記接合部と前記半導体素子との間の少なくとも一部の領域に補強用樹脂を設置し、この補強用樹脂が、隣接する前記フレキシブル基板の少なくとも一部と密着している。
【選択図】図１Ａ

Description

本発明は、半導体装置に関する。
大型コンピュータ、パーソナルコンピュータ、携帯機器などの様々な情報機器は、年々高性能化や小型化が進んでいる。そのため、これらの機器に搭載される半導体素子が大きくなる一方、半導体素子を実装する実装基板の面積は小さくなってきている。
このため、限られた基板面積に多くの半導体素子を搭載する高密度な実装が市場から強く求められ、この要求を満たすために、複数の半導体素子を積層して搭載する技術が開発されている。
半導体素子を積層して搭載する技術として、１枚の半導体素子および配線部材などを用いて半導体パッケージを構成した後に、この半導体パッケージを複数積層することで複数の半導体素子を有する積層半導体パッケージを製造する技術がある。この積層技術のうち、半導体素子および曲げ変形可能なフレキシブル基板を用いて半導体パッケージを構成し、複数のフレキシブル基板を曲げて母体となる基板に接合することで積層半導体パッケージを製造する技術が、特許文献１および特許文献２に開示されている。また、複数のフレキシブル基板を接合する際の位置ずれを防止して高精度な組立を実現するための技術として、特許文献３が開示されている。
特許文献１には、実装面積が小さくかつクラックの発生を抑制し得る高密度実装で高信頼性の半導体装置の実装構造を提供することを目的として、半導体チップの突起電極部と、実装回路基板とが電気的に接続される実装構造に関し、半導体チップと、この半導体チップの突起電極部が接続される導電パターンが設けられて少なくとも前記突起電極部の接続位置から横方向に延在し、延在端部に外部端子を有するフレキシブルな中間接続層とで構成される実装ユニットを具備し、前記半導体チップを積層する形態を有して前記実装ユニットを複数重ね、前記中間接続層それぞれの外部端子を前記実装回路基板に接続したことを特徴とする半導体装置の実装構造が開示されている。
特許文献２には、高信頼性を確保しつつ実装密度を高くすることを目的として、フレキシブル基板及び配線からなる配線部材に半導体素子を固定した個別半導体パッケージを複数積層して構成された積層半導体パッケージと、前記積層半導体パッケージと装置外部とのインターフェイスとして機能するインターフェイスチップを搭載したベース基板とを備えた半導体装置において、前記半導体素子に固定された前記配線部材の少なくとも前記配線を当該半導体素子の片側のみから延ばして前記ベース基板に接続したことを特徴とする半導体装置が開示されている。
特許文献３には、電気抵抗値が小さく、尚且つ、幅の狭い配線膜を作成することを目的として、第一の樹脂膜と、底面が前記第一の樹脂膜内に嵌入された第一の配線膜と、底面が前記第一の樹脂膜の表面に密着された第二の配線膜とを有するフレキシブル配線板が開示されている。
特許文献４には、半田接続部の厚さを十分厚く形成すること及び接続部をモジュール端部に配置することにより、接続信頼性と接続歩留りの向上を図ることを目的として、少なくとも一面に配線パターンを有するフィルムキャリアテープに半導体チップを電気的に接続したテープキャリアパッケージを、コネクタ枠を介して複数個積層接続した積層マルチチップ半導体装置において、該フィルムキャリアテープの少なくとも一面に該配線パターンより厚く絶縁膜を形成したテープキャリアパッケージによって構成されることを特徴とする積層マルチチップ半導体装置が開示されている。
特開２００１−１１０９７８号公報 特開２００６−２７８８６３号公報 米国特許７１８６９２０号公報 特開平５−１９８７３７号公報
本発明の目的は、母基板の一箇所に積層されたフレキシブル基板の接合部を持つ半導体装置において、導通不良や電気的短絡のない信頼性の高い半導体装置を提供することにある。
本発明の半導体装置は、半導体素子と、この半導体素子よりも幅が広く、この半導体素子と電気的に接続され、両面に配線を有するフレキシブル基板とを含む半導体パッケージを複数個積層し、母基板の表面に設置し、前記フレキシブル基板の接合部を介して前記母基板と電気的に接続して積層半導体パッケージを構成した半導体装置であって、前記半導体素子と前記フレキシブル基板とが重なり合った領域の外部にはみ出した複数の前記フレキシブル基板の間で、かつ前記フレキシブル基板の前記接合部と前記半導体素子との間の少なくとも一部の領域に補強用樹脂を設置し、この補強用樹脂が、隣接する前記フレキシブル基板の少なくとも一部と密着していることを特徴とする。
本発明によれば、導通不良や電気的短絡のない信頼性の高い半導体装置を提供することができる。
本発明は、半導体装置の実装技術に関するものである。
半導体素子と曲げ変形可能なフレキシブル基板とを有する半導体パッケージを積層し、それぞれのフレキシブル基板を曲げて母基板に接合することで製造される積層半導体パッケージの実装密度を大きくするためには、それぞれのフレキシブル基板と母基板とを一箇所で接合し、接合に要する母基板の面積を減少させることが有効である。このとき、複数のフレキシブル基板を母基板の一箇所に接合するには、フレキシブル基板を積層して接合する必要がある。
フレキシブル基板同士の接合部やフレキシブル基板と母基板の接合部には、半導体装置の使用時における発熱や環境変化による熱負荷が生じる。また、接合部には曲げられたフレキシブル基板が元に戻ろうとする反発力も作用する。これらの負荷による接合部の破壊を防止するには、接合部の周辺を樹脂などで補強することが有効である。
しかしながら、母基板の一箇所に積層されたフレキシブル基板の接合部は周辺の隙間が小さく、組立後に樹脂などを注入して補強することは難しい。その一方、接合する前のフレキシブル基板表面にあらかじめ補強用の樹脂などを設けた場合には、母基板や他のフレキシブル基板との接合部位が補強用の樹脂によって汚れ、接合部において導通不良を起こすことが懸念される。したがって、接合部位を汚すことなく、母基板の一箇所に積層されたフレキシブル基板の接合部を補強するように補強用樹脂を配置する必要がある。
ところで、曲げたフレキシブル基板を積層する場合、わずかな曲げ変形の違いが積層するフレキシブル基板の位置ずれの原因となり、導通不良や隣接する配線との電気的な短絡の原因となり得る。そこで、曲げたフレキシブル基板を母基板の一箇所に位置ずれなく積層することも必要である。
本発明の半導体装置は、半導体素子とフレキシブル基板とが重なり合った領域の外部にはみ出した複数のフレキシブル基板の間で、かつフレキシブル基板の接合部と半導体素子との間の全面に補強用樹脂を設置したことを特徴とする。
本発明の半導体装置は、補強用樹脂が熱硬化性樹脂であることを特徴とする。
本発明の半導体装置は、補強用樹脂が熱可塑性樹脂であることを特徴とする。
本発明の半導体装置は、半導体素子とフレキシブル基板とが重なり合った領域の外部にはみ出したフレキシブル基板の配線を、フレキシブル基板の両面に対になるように配置するとともに、対になった配線を電気的に接続したことを特徴とする。
本発明の半導体装置は、フレキシブル基板の片面において隣接する複数の配線を直線状で、かつ平行に配置したことを特徴とする。
本発明の半導体装置は、フレキシブル基板の片面において隣接する複数の配線の通電方向に垂直な方向への位置ずれを防止するための樹脂を、フレキシブル基板の片面に設置したことを特徴とする。
本発明の半導体装置は、フレキシブル基板の片面において隣接する複数の配線の通電方向に垂直な方向への位置ずれを防止するための樹脂の高さが、配線高さより高く、配線高さの２倍よりも低いことを特徴とする。
本発明の半導体装置は、フレキシブル基板の片面において隣接する複数の配線の通電方向に垂直な方向への位置ずれを防止するための樹脂が熱可塑性樹脂であることを特徴とする。
本発明の半導体装置の製造方法は、半導体素子と、この半導体素子よりも幅が広く、この半導体素子と電気的に接続され、両面に配線を有するフレキシブル基板とを含む半導体パッケージを複数個積層し、母基板の表面に設置し、前記フレキシブル基板の接合部を介して前記母基板と電気的に接続して積層半導体パッケージを構成した半導体装置の製造方法であって、複数の半導体パッケージを、フレキシブル基板の幅が狭い半導体パッケージから順に母基板側に配置して積層する工程と、母基板から最も離れた半導体パッケージに接合ツールを押し付けて複数のフレキシブル基板を曲げ変形させる工程と、接合ツールを超音波振動させることでフレキシブル基板同士の間およびフレキシブル基板と母基板との間を接合する工程とを含むことを特徴とする。
本発明の半導体装置の製造方法は、接合ツールの温度を上昇させることで前記接合部近傍の補強用樹脂を硬化させる工程を含むことを特徴とする。
本発明の半導体装置は、半導体素子と、半導体素子よりも寸法が大きく、半導体素子と電気的に接続され、両面に配線を持つフレキシブル基板とを備えた半導体パッケージを母基板上に複数積層し、それぞれの半導体パッケージが備えるフレキシブル基板は曲げられるとともに、直接あるいは他のフレキシブル基板を介して母基板と接合されることで積層半導体パッケージを構成し、それぞれの半導体素子同士やそれぞれの半導体素子と外部装置とが電気的に接続される。そして、あらかじめフレキシブル基板の一部に設けた補強用樹脂と片側の配線と配線の間に設けた樹脂によって、製造時のフレキシブル基板の位置ずれによる接合不良や接合後の接合部破壊を防止する。
本発明の半導体装置は、それぞれの半導体パッケージを構成するフレキシブル基板の上面において、接合後に他の半導体パッケージを構成するフレキシブル基板との接合予定部位よりも半導体素子に近い位置にあらかじめ未硬化の補強用の樹脂を配置した後に、各フレキシブル基板や母基板を接合して半導体装置を製造することで解決される。また、それぞれの半導体パッケージが持つフレキシブル基板両面の半導体素子から突出する部位、すなわち、半導体素子とフレキシブル基板とが重なり合った領域の外部にはみ出した複数のフレキシブル基板に直線かつ平行に配置される配線を持ち、片面の配線間の少なくとも一部に配線よりも高く配線高さの２倍よりも低いソルダレジストなどの樹脂を設けることで解決される。
母基板上に複数の半導体パッケージを積層し、上部から接合ツールを用いて複数のフレキシブル基板や母基板を接合するとき、上部のフレキシブル基板は下部のフレキシブル基板の表面を半導体素子の方向に滑りながら曲げ変形をする。したがって、下部のフレキシブル基板上面に配置された補強用の樹脂は、上部のフレキシブル基板によって半導体素子の方向に移動させられる。
本発明による半導体装置では、あらかじめ他のフレキシブル基板との接合部となる部位（以下、接合予定部位と呼ぶ）よりも半導体素子に近い側にのみ補強用樹脂が配置されているため、上下のフレキシブル基板の滑りによって接合部となる位置が補強用樹脂によって汚されることはない。また、接合予定部位以外の部位では、上下のフレキシブル基板が補強用樹脂と接合する。すなわち、接合予定部位以外の部位では、隣接するフレキシブル基板の一部が補強用樹脂と密着する。その結果、接合部が樹脂によって汚れて接合不良を起こすことはなく、その一方で接合部近傍では上下のフレキシブル基板の変形を補強用樹脂で拘束するため、接合部の破壊を防止できる。
また、上部のフレキシブル基板と下部にフレキシブル基板の両面に直線かつ平行に配線を配置するとともに、片面の配線間にソルダレジストなどの樹脂を設けることで、一方向に上部のフレキシブル基板が下部のフレキシブル基板の表面を滑ることを許容するとともに、配線間の樹脂がガイドとなることで他方向への滑りを制御できる。この結果、位置ずれのない接合が可能となる。
以上の効果によって、母基板の一箇所に積層されたフレキシブル基板の接合部を持つ半導体装置において、導通不良や電気的短絡のない信頼性の高い半導体装置を提供できる。
以下、本発明の実施例について、図を用いて説明する。
図１Ａおよび１Ｂは、本発明による第１の実施例である半導体装置の模式断面図および上面図である。本図における半導体装置は、下面に外部との信号授受を行なうための半田ボール端子７を備えた母基板５の上面に４枚の半導体素子１を備えることで構成されている。
本実施例において、母基板５は、厚さ約０．３ｍｍで両面に銅の配線を有するガラスエポキシ基板である。それぞれの半導体素子１は、フレキシブル基板２と電気的に接続されており、半導体素子１とフレキシブル基板２との間は、封止樹脂３によって封止されている。
本実施例において、半導体素子１の厚さは約０．１ｍｍ、フレキシブル基板は両面に銅の配線を有する厚さ約０．０４ｍｍのポリイミドであり、両面の銅配線はポリイミドを貫通するビアによって電気的導通が取られている。フレキシブル基板２を約０．０４ｍｍの薄板で構成することで、容易に曲げ変形することができる。また、銅配線の表面にはニッケルおよび金のメッキを施すことで、酸化や腐食を防止して安定した接合を実現している。
図中には示していないが、それぞれの半導体素子１およびフレキシブル基板２は、金バンプを介して電気的導通が取られており、その接続部は封止樹脂３で封止されている。本実施例では、封止樹脂３にエポキシ樹脂を用いている。
フレキシブル基板２は、半導体素子１よりも紙面横方向の寸法が大きい、すなわち幅広になっている。半導体素子１とフレキシブル基板２とが重なり合った領域の外部にはみ出した複数のフレキシブル基板２が母基板５の方向に曲げられ、それぞれのフレキシブル基板２が接合部６において接合されるとともに、最下部のフレキシブル基板２の下面は母基板５の表面と接合される。このとき、いずれの高さの接合部６も、紙面横方向のほぼ同じ位置に設けている。接合部６をこのように同じ位置に配置することで、横方向に位置を変更する場合よりも母基板５の寸法を小さくでき、高密度な実装が可能となる。ここで、半導体素子１から突出したフレキシブル基板２とは、フレキシブル基板２が、半導体素子１が積層された領域からはみ出した部分をいう。すなわち、半導体素子１とフレキシブル基板２とが重なり合った領域の外部に、フレキシブル基板２がはみ出した部分である。
なお、本実施例において、母基板５やフレキシブル基板２は超音波によって接合している。また、接合部６は、半導体素子１の両面に設けることで、片面のみに設ける場合の２倍の信号授受を可能にしている。
本実施例の半導体装置においては、最上段以外のフレキシブル基板２の上面で、半導体素子１と接合部６との間に補強用樹脂９を設けてあり、接合部６近傍のフレキシブル基板２下面の一部は補強用樹脂９と付着（密着）している。これにより、フレキシブル基板２の復元力によって、接合部６が隣の接合部６や母基板５から分離することを防止している。すなわち、接合部６は補強用樹脂９によって補強されている。
ここで、補強用樹脂９を設置する領域は、半導体素子１とフレキシブル基板２とが重なり合った領域の外部にはみ出した複数のフレキシブル基板２の間で、かつフレキシブル基板２の接合部６と半導体素子１との間の少なくとも一部または全面とする。また、本実施例における補強用樹脂９は、熱硬化性樹脂である。補強用樹脂９に用いる熱硬化性樹脂には、エポキシ樹脂、フェノール樹脂、メラミン樹脂、ユリア樹脂、不飽和ポリエステル樹脂、アルキド樹脂、ポリウレタン、熱硬化性ポリイミドなどがある。
図２Ａ〜２Ｆを用いて、本発明による第１の実施例である半導体装置の製造方法を説明する。
はじめに、図２Ａに示すように半導体パッケージ１１を積層する数だけ用意する。このとき、下段に配置する半導体パッケージ１１ほどフレキシブル基板２の寸法を小さくする。すなわち、フレキシブル基板２の幅を狭くする。また、フレキシブル基板２端部にある接合後に他のフレキシブル基板との接合予定部位１２よりも半導体素子１に近いフレキシブル基板２の上面には、未硬化の補強用樹脂９を設ける。このとき、補強用樹脂９は未硬化であるが、補強用樹脂９の粘性によって接合予定部位１２に補強用樹脂９が広がることは防止できる。なお、最上段の半導体パッケージ１１ａには、未硬化の補強用樹脂９を設ける必要はない。
つぎに、図２Ｂに示すように接続部材４を介して、それぞれの半導体パッケージ１１ａ〜１１ｄを接続する。本実施例では、接続部材４にエラストマを用いた。つぎに、図２Ｃに示すように接続した複数の半導体パッケージをステージ１３上に固定された母基板５の上に配置し、最上段の半導体パッケージ１１ａが持つ半導体素子１の上部に固定用治具１４で荷重を与えることで半導体パッケージ１１を固定する。このとき、ステージ１３の表面に貫通孔を設けて吸引することでステージ１３の表面に簿基板５を固定する。
つぎに、図２Ｄに示すように、接合ツール３１を最上段の半導体パッケージ１１ａから突出するフレキシブル基板２の上部から押し付ける。接合ツール３１を押し付けることで最下段以外のフレキシブル基板２が曲げ変形し、フレキシブル基板２同士やフレキシブル基板２と母基板５の表面が密着する。それぞれのフレキシブル基板２表面が密着した後、接合ツール３１を超音波振動させることでそれぞれの密着していた面が金属接合される。つぎに接合ツール３１の温度を上昇させることで、接合部６近傍の温度が上昇して補強用樹脂９が硬化する。
このとき、それぞれの半導体パッケージ１１の反対側に配置される未硬化の補強用樹脂９は接合ツール３１から遠いため、温度上昇せず、硬化は進まない。片側の補強用樹脂９の硬化が進行した後に接合ツール３１を接合部６から遠ざけることで、片側の接合が完了する。
つぎに、図２Ｅのように、反対側のフレキシブル基板を他方と同様に接合ツール３１で押付け、超音波接合の後、温度上昇によって補強用樹脂を硬化させる。
最後に、図２Ｆのように、固定用治具１４を取り除き、母基板５をステージ１３から取り外した後に、母基板５の下面に半田ボール端子７を設けることで、積層半導体パッケージ３２が完成する。
図３Ａ〜３Ｄは、図２Ｄ〜２Ｆにおいてフレキシブル基板２が接合ツール３１に押し付けられて変形する様子を有限要素法によって計算した結果を示したものである。なお、計算は半導体装置の右側半分のみをモデル化して行い、それぞれのフレキシブル基板２の寸法は同じ条件で行った（図３Ａ）。
接合ツール３１を押し付けることで最上段（４段目）の半導体パッケージ１１ａのフレキシブル基板２が曲げ変形し、３段目のフレキシブル基板２と接触する。更に接合ツール３１を押し付けることで、最上段（４段目）のフレキシブル基板２と３段目のフレキシブル基板２とが曲げ変形し、３段目のフレキシブル基板２が２段目のフレキシブル基板２に接触する（図３Ｂ）。このとき、最上段のフレキシブル基板２は、３段目のフレキシブル基板２の表面を半導体素子１の方向に向かって滑りながら変形する。
更に接合ツール３１を押し付けることで、最上段と３段目と２段目のフレキシブル基板２が曲げ変形し、２段目のフレキシブル基板２が最下段（１段目）のフレキシブル基板に接触する（図３Ｃ）。このとき、最上段のフレキシブル基板２は３段目のフレキシブル基板２の表面を、３段目のフレキシブル基板２は２段目のフレキシブル基板２の表面を半導体素子１の方向に向かって滑りながら変形する。
このように、上段のフレキシブル基板２が曲げ変形によって下段のフレキシブル基板２と接した後、上段のフレキシブル基板２は下段のフレキシブル基板２の表面を半導体素子１に向かって滑りながら変形する。
その結果、図３Ｄに示すように、下段のフレキシブル基板２端部にある接合予定部位１２よりも半導体素子１に近いフレキシブル基板２上面に未硬化の補強用樹脂９を設けることで、上下両方のフレキシブル基板にある接合予定部位１２を補強用樹脂で汚すことなく、フレキシブル基板２同士やフレキシブル基板２と母基板５とを密着させることができる。
図４Ａに、最上段以外の半導体パッケージ１１ｂ〜１１ｄの上面図を示す。図４Ｂおよび図４Ｃに、半導体素子１から突出したフレキシブル基板２の断面部分拡大図を示す。図４Ｂは、図４Ａにおける接合予定部位１２の断面Ａ−Ａ’を示したものであり、図４Ｃは、図４Ａにおける断面Ａ−Ａ’よりも半導体素子１に近い位置の断面Ｂ−Ｂ’を示したものである。
いずれの断面においても、フレキシブル基板２の上面の配線８ａとフレキシブル基板２の上面の配線８ｂとは、ポリイミドテープ５３の両面に対になるように配置され、ポリイミドテープ５３に穴を開けて設けられたビア５１によって電気的に接続されている。
本実施例において、ビア５１は、配線８と同じ材料である銅を用いている。配線８ｂと隣接するフレキシブル基板２の下面にはソルダレジスト５２が設けられており、配線８ａと隣接するフレキシブル基板２の上面には設けられていない。ソルダレジスト５２の高さは配線８ｂの高さよりも大きく、配線８ｂの高さの２倍よりも小さい。断面Ａ−Ａ’と断面Ｂ−Ｂ’との違いは、断面Ｂ−Ｂ’では上面に未硬化の補強用樹脂９が設けられている点である。この場合、補強用樹脂９の下にフレキシブル基板上面の配線８ａがあることで、補強用樹脂９の表面には凹凸が生じている。
図５Ａおよび図５Ｂはそれぞれ、上下のフレキシブル基板２が接触したときの、図４Ａにおける断面Ａ−Ａ’および断面Ｂ−Ｂ’の状態を示したものである。
図４Ｂおよび４Ｃに示すように、フレキシブル基板２が凹凸を有する断面構造を有することで、複数のフレキシブル基板２が接触したとき、配線８ｂよりも高さの大きいソルダレジスト５２がガイドとなって紙面横方向、すなわち配線８ｂの通電方向に垂直な方向への位置ずれを防止できる。また、フレキシブル基板２は、紙面垂直方向、すなわち配線８ｂの通電方向には自由に滑ることができるため、図３Ａ〜３Ｄに示すフレキシブル基板２の変形を妨げない。さらに、ソルダレジスト５２の高さは配線８の高さの２倍よりも小さいため、ソルダレジスト５２が下段のポリイミド５３に当たることはなく、断面Ａ−Ａ’では配線８の周辺に空間ができる。
一方、断面Ｂ−Ｂ’では、隙間は補強用樹脂９で充填されるため、上下のフレキシブル基板２を強固に固定できる。なお、ソルダレジスト５２は、配線８ｂ間の全体、すなわちフレキシブル基板２の端から半導体素子１の端まで設けてもよいし、位置ずれの防止ができる範囲で配置する箇所を限定してもよい。
以上の構造および製造方法によって、信頼性の高い半導体装置を提供することができる。
図６Ａおよび６Ｂは、本発明による第２の実施例である半導体装置の断面図および上面図である。
第１の実施例と異なり、本実施例では接続部材４を用いず、それぞれの半導体パッケージ１１の間を補強用樹脂９で接続している。
本実施例のように、それぞれの半導体パッケージ１１の間を補強用樹脂９で接続することで、接続部材４が不要になるという利点が生じる。その一方、補強用樹脂９の硬化前は、それぞれの半導体パッケージ１１が固定されていないため、製造工程において位置ずれを防止する必要となる。
図７Ａおよび７Ｂは、本発明による第２の実施例である半導体装置の製造方法の一部を示す模式断面図である。
はじめに、図７Ａに示すように、半導体パッケージ１１を積層する数だけ用意する。第１の実施例の製造方法との相違点は、最上段以外のフレキシブル基板２端部にある接合予定部位１２よりも半導体素子１に近いフレキシブル基板２上面に未硬化の補強用樹脂９を設けるだけではなく、最上段以外の半導体素子１の上面にも未硬化の補強用樹脂９を設ける点である。
つぎに、図７Ｂに示すように補強用樹脂９を介して、それぞれの半導体パッケージ１１ａ〜１１ｄを接続する。このとき、補強用樹脂９は未硬化であるため、位置ずれなどに注意を払う必要がある。位置ずれを防止するため、固定用治具１４で固定する際に、最上段の半導体素子１の端部または端部近傍のフレキシブル基板２も押さえ、半導体素子１の水平方向への位置ずれや半導体素子１の傾斜などを抑制することが望ましい。
以降の工程は、第１の実施例において図２Ｃを用いて説明した製造方法と基本的に同様である。ただし、固定用治具１４で固定する際に押付け荷重が大きすぎると、未硬化の樹脂が半導体素子１の上面から押し出されてしまうため、押付け荷重を制御する必要がある。また、両側の接合が完了した段階において、接合部６近傍の補強用樹脂９は硬化しているが、半導体素子１の上部にある補強用樹脂９には接合ツールの熱が十分に伝わらないため硬化が進んでいない。そのため、両側の接合が完了した後に積層半導体パッケージ全体の温度を上昇させて補強用樹脂９を硬化する必要がある。なお、補強用樹脂９を硬化させる工程は、母基板５の下面に設ける半田ボール端子７の取り付け工程と同時に行なうこともできる。
図８Ａ〜８Ｃは、本発明による第３の実施例である半導体装置を示す上面図および部分断面図である。また、図９は、本発明による第３の実施例である半導体パッケージの接合後のフレキシブル基板を示す部分断面図である。
第１の実施例との相違点は、第１の実施例ではフレキシブル基板下面の配線８ｂと隣接する配線との間にソルダレジスト５２を設けたのに対して、本実施例では、熱可塑性樹脂９１を用いている点と、第１の実施例で補強用樹脂９として用いた熱硬化性樹脂を用いない点である。
熱可塑性樹脂９１を用いた場合であっても、室温などの低温時には位置ずれ防止として十分な剛性を持っているため、複数のフレキシブル基板２を高い位置精度で接合できる点は第１の実施例と同様である。すなわち、図９に示すように、熱可塑性樹脂９１は、フレキシブル基板２に設ける補強用樹脂としての作用を有する。
熱可塑性樹脂９１としては、ポリプロピレン、ポリエチレン、ポリスチレン、ポリ塩化ビニル、ポリ酢酸ビニル、ポリテトラフルオロエチレン（ＰＴＦＥ）、ＡＢＳ樹脂、ＡＳ樹脂、アクリル樹脂などを用いる。
第１の実施例と異なる現象は、超音波接合後に接合ツール３１を温度上昇したときに発生する。
第１の実施例では、接合ツール３１を温度上昇することで接合部６近傍の補強用樹脂９を硬化したが、本実施例では、温度を上昇させることで接合部６近傍の熱可塑性樹脂９１が軟化して液状になる。このとき、液状になった熱可塑性樹脂９１は、重力や表面張力などの作用によって変形し、図９に示すように、上部のフレキシブル基板２だけでなく、下部のフレキシブル基板２にも付着する。
その後、接合ツールを離すと、熱可塑性樹脂９１の温度が下がって硬化する。その結果、熱可塑性樹脂９１が上下に隣接するフレキシブル基板２を固定するため、第１の実施例で用いた補強用樹脂９を用いることなく、接合部６を補強することが可能である。すなわち、熱可塑性樹脂９１は、フレキシブル基板２に設ける補強用樹脂としての作用を有する。
図１０Ａおよび１０Ｂは、本発明による第４の実施例である半導体装置を示す模式断面図および上面図である。
第１の実施例との相違点は、接合部６が片側にのみ存在する点である。接合部６が片側のみであるため、配線８の数が半分となって信号授受の量に制限が生じる。その一方で、同じ大きさの母基板５により大きな半導体素子１を搭載できるため、大容量化や高密度実装が強く望まれる製品に適した構造である。なお、接合部６が片側にのみ存在する場合であっても、接合部６の補強による信頼性の確保や製造時の位置ずれを防止するといった本発明による効果は当然に得ることができる。
図１１Ａ〜１１Ｂは、本発明による第５の実施例である半導体装置を示す模式断面図および上面図である。
第１の実施例との相違点は、母基板５の上部、フレキシブル基板２および半導体素子１がモールドレジン１２１によって封止されている点である。母基板５の上部をモールドレジン１２１によって封止する場合、両側の接合が完了した後に封止する。
このとき、モールドレジン１２１を狭い隙間まで十分に充填することができれば、事前に補強用樹脂９で接合部６を補強する必要はない。
しかし、モールドレジン１２１を隙間なく充填することは困難であるため、接合部６近傍の狭い隙間には空間が残り易く、その空間が信頼性低下の原因となることが懸念される。
これに対して、本実施例では、接合部６近傍の狭い隙間にはレジンモールド前に補強用樹脂９が配置されているため、接合部６近傍に空間が残ることはない。そのため、接合部６近傍に空間による信頼性低下を防止できる。このように、本発明は、モールドレジン１２１によって封止する半導体装置においてもその効果を発揮する。
以上、本発明について実施例に基づいて具体的に説明したが、本発明は上述の実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明による第１の実施例である半導体装置の模式断面図である。 本発明による第１の実施例である半導体装置の上面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による第１の実施例である半導体装置の製造工程を説明するための部分断面図である。 本発明による半導体装置の製造方法においてフレキシブル基板が接合ツールに押し付けられて変形する過程を有限要素法によって計算した結果を示す模式図である。 本発明による半導体装置の製造方法においてフレキシブル基板が接合ツールに押し付けられて変形する過程を有限要素法によって計算した結果を示す模式図である。 本発明による半導体装置の製造方法においてフレキシブル基板が接合ツールに押し付けられて変形する過程を有限要素法によって計算した結果を示す模式図である。 本発明による半導体装置の製造方法においてフレキシブル基板が接合ツールに押し付けられて変形する過程を有限要素法によって計算した結果を示す模式図である。 本発明による半導体パッケージの接合前のフレキシブル基板を示す上面図である。 本発明による半導体パッケージの接合前のフレキシブル基板を示す部分断面図である。 本発明による半導体パッケージの接合前のフレキシブル基板を示す部分断面図である。 本発明による半導体パッケージの接合後のフレキシブル基板を示す部分断面図である。 本発明による半導体パッケージの接合後のフレキシブル基板を示す部分断面図である。 本発明による第２の実施例である半導体装置を示す断面図である。 本発明による第２の実施例である半導体装置を示す上面図である。 本発明による第２の実施例である半導体装置の製造工程の一部を示す模式断面図である。 本発明による第２の実施例である半導体装置の製造工程の一部を示す模式断面図である。 本発明による第３の実施例である半導体パッケージの接合前のフレキシブル基板を示す上面図である。 本発明による第３の実施例である半導体パッケージの接合前のフレキシブル基板を示す部分断面図である。 本発明による第３の実施例である半導体パッケージの接合前のフレキシブル基板を示す部分断面図である。 本発明による第３の実施例である半導体パッケージの接合後のフレキシブル基板を示す部分断面図である。 本発明による第４の実施例である半導体装置を示す部分断面図である。 本発明による第４の実施例である半導体装置を示す上面図である。 本発明による第５の実施例である半導体装置を示す部分断面図である。 本発明による第５の実施例である半導体装置を示す上面図である。
符号の説明
１：半導体素子、２：フレキシブル基板、３：封止樹脂、４：接続部材、５：母基板、６：接合部、７：半田ボール端子、８：配線、８ａ：フレキシブル基板上面の配線、８ｂ：フレキシブル基板下面の配線、９：補強用樹脂、１１：半導体パッケージ、１１半導体パッケージ、１２：接合予定部位、１３：ステージ、１４：固定用治具、３１：接合ツール、３２：積層半導体パッケージ、４１：フレキシブル基板の滑り方向、５１：ビア、５２：ソルダレジスト、９１：熱可塑性樹脂、１０１：空間、１２１：モールドレジン。

Claims (11)

  1. 半導体素子と、この半導体素子よりも幅が広く、この半導体素子と電気的に接続され、両面に配線を有するフレキシブル基板とを含む半導体パッケージを複数個積層し、母基板の表面に設置し、前記フレキシブル基板の接合部を介して前記母基板と電気的に接続して積層半導体パッケージを構成した半導体装置であって、前記半導体素子と前記フレキシブル基板とが重なり合った領域の外部にはみ出した複数の前記フレキシブル基板の間で、かつ前記フレキシブル基板の前記接合部と前記半導体素子との間の少なくとも一部の領域に補強用樹脂を設置し、この補強用樹脂が、隣接する前記フレキシブル基板の少なくとも一部と密着していることを特徴とする半導体装置。
  2. 前記半導体素子と前記フレキシブル基板とが重なり合った領域の外部にはみ出した複数の前記フレキシブル基板の間で、かつ前記フレキシブル基板の前記接合部と前記半導体素子との間の全面に補強用樹脂を設置したことを特徴とする請求項１記載の半導体装置。
  3. 前記補強用樹脂が熱硬化性樹脂であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記補強用樹脂が熱可塑性樹脂であることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記半導体素子と前記フレキシブル基板とが重なり合った領域の外部にはみ出した前記フレキシブル基板の前記配線を、前記フレキシブル基板の両面に対になるように配置するとともに、対になった前記配線を電気的に接続したことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記フレキシブル基板の片面において隣接する複数の前記配線を直線状で、かつ平行に配置したことを特徴とする請求項５記載の半導体装置。
  7. 前記フレキシブル基板の片面において隣接する複数の前記配線の通電方向に垂直な方向への位置ずれを防止するための樹脂を、前記フレキシブル基板の片面に設置したことを特徴とする請求項６記載の半導体装置。
  8. 前記フレキシブル基板の片面において隣接する複数の前記配線の通電方向に垂直な方向への位置ずれを防止するための樹脂の高さが、配線高さより高く、配線高さの２倍よりも低いことを特徴とする請求項７記載の半導体装置。
  9. 前記フレキシブル基板の片面において隣接する複数の前記配線の通電方向に垂直な方向への位置ずれを防止するための樹脂が熱可塑性樹脂であることを特徴とする請求項７または８に記載の半導体装置。
  10. 半導体素子と、この半導体素子よりも幅が広く、この半導体素子と電気的に接続され、両面に配線を有するフレキシブル基板とを含む半導体パッケージを複数個積層し、母基板の表面に設置し、前記フレキシブル基板の接合部を介して前記母基板と電気的に接続して積層半導体パッケージを構成した半導体装置の製造方法であって、複数の前記半導体パッケージを、前記フレキシブル基板の幅が狭い前記半導体パッケージから順に前記母基板側に配置して積層する工程と、前記母基板から最も離れた前記半導体パッケージに接合ツールを押し付けて複数のフレキシブル基板を曲げ変形させる工程と、前記接合ツールを超音波振動させることでフレキシブル基板同士の間およびフレキシブル基板と母基板との間を接合する工程と、を含むことを特徴とする半導体装置の製造方法。
  11. 前記接合ツールの温度を上昇させることで前記接合部近傍の補強用樹脂を硬化させる工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150012780A (ko) * 2013-07-26 2015-02-04 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법
US9159705B2 (en) 2013-07-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor chip connecting semiconductor package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
JP3767246B2 (ja) * 1999-05-26 2006-04-19 富士通株式会社 複合モジュール及びプリント回路基板ユニット
JP4459406B2 (ja) * 2000-07-27 2010-04-28 ソニーケミカル＆インフォメーションデバイス株式会社 フレキシブル配線板製造方法
KR100491179B1 (ko) * 2001-11-21 2005-05-24 마츠시타 덴끼 산교 가부시키가이샤 박형 회로기판 및 박형 회로기판의 제조방법
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
WO2004110114A1 (en) * 2003-06-02 2004-12-16 Showa Denko K.K. Flexible wiring board and flex-rigid wiring board
JP3906921B2 (ja) * 2003-06-13 2007-04-18 セイコーエプソン株式会社 バンプ構造体およびその製造方法
KR100604821B1 (ko) * 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JP4991518B2 (ja) * 2005-01-31 2012-08-01 スパンション エルエルシー 積層型半導体装置及び積層型半導体装置の製造方法
JP4237160B2 (ja) * 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
US7829989B2 (en) * 2005-09-07 2010-11-09 Alpha & Omega Semiconductor, Ltd. Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside
US7993984B2 (en) * 2007-07-13 2011-08-09 Panasonic Corporation Electronic device and manufacturing method
KR100924547B1 (ko) * 2007-11-09 2009-11-02 주식회사 하이닉스반도체 반도체 패키지 모듈
JP5072584B2 (ja) * 2007-12-27 2012-11-14 パナソニック株式会社 積層実装構造体

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159705B2 (en) 2013-07-11 2015-10-13 Samsung Electronics Co., Ltd. Semiconductor chip connecting semiconductor package
KR20150012780A (ko) * 2013-07-26 2015-02-04 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법
KR101995891B1 (ko) 2013-07-26 2019-07-04 에스케이하이닉스 주식회사 스택 패키지 및 그 제조방법

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