KR101695352B1 - 리드 프레임 및 이를 갖는 반도체 패키지 - Google Patents

리드 프레임 및 이를 갖는 반도체 패키지 Download PDF

Info

Publication number
KR101695352B1
KR101695352B1 KR1020100077815A KR20100077815A KR101695352B1 KR 101695352 B1 KR101695352 B1 KR 101695352B1 KR 1020100077815 A KR1020100077815 A KR 1020100077815A KR 20100077815 A KR20100077815 A KR 20100077815A KR 101695352 B1 KR101695352 B1 KR 101695352B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
auxiliary
opening
die paddle
Prior art date
Application number
KR1020100077815A
Other languages
English (en)
Other versions
KR20120015592A (ko
Inventor
장원기
박태성
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020100077815A priority Critical patent/KR101695352B1/ko
Priority to US13/072,746 priority patent/US8338962B2/en
Priority to CN201110234077.1A priority patent/CN102376670B/zh
Publication of KR20120015592A publication Critical patent/KR20120015592A/ko
Application granted granted Critical
Publication of KR101695352B1 publication Critical patent/KR101695352B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

두께와 면적을 증가시키지 않는 리드 프레임 및 이를 갖는 반도체 패키지를 개시한다. 본 발명에 따른 반도체 패키지는 개구부가 형성되며 양측에 제1 에지 및 제2 에지를 가지는 다이패들과 다이패들 주위에 배치되는 복수개의 리드를 포함하며 서로 반대되는 제1 면과 제2 면을 가지는 리드프레임, 제1 면 상의 다이패들 상에 안착되며, 개구부의 적어도 일부를 가리는 제1 반도체 칩 및 개구부를 통하여 제1 반도체 칩 상에 부착되는 보조 반도체 칩을 포함한다.

Description

리드 프레임 및 이를 갖는 반도체 패키지{Lead frame, and semiconductor package having the same}
본 발명은 리드 프레임 및 이를 갖는 반도체 패키지에 관한 것으로, 특히 반도체 패키지의 두께와 면적을 증가시키지 않는 리드 프레임 및 이를 갖는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 집적도 및 처리 가능한 데이터를 증가시키기 위한 여러 가지 방법들이 제안되고 있다. 그러나 이에 따라 데이터의 안정성과 반도체 소자의 신뢰도에 문제점으로 대두되며, 반도체 소자를 포함하는 반도체 패키지의 두께와 면적 또한 증가하고 있다.
본 발명의 기술적 과제는 반도체 패키지의 두께와 면적을 증가시키지 않을 수 있는 리드 프레임을 제공하는 것이다.
본 발명의 다른 기술적 과제는 두께와 면적을 증가시키지 않는 리드 프레임을 포함하는 반도체 패키지를 제공하는 것인다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명의 실시 예에 따른 반도체 패키지는 개구부(opening)가 형성되며 양측에 제1 에지 및 제2 에지를 가지는 다이패들(die paddle)과 상기 다이패들 주위에 배치되는 복수개의 리드를 포함하며 서로 반대되는 제1 면과 제2 면을 가지는 리드프레임, 상기 제1 면 상의 상기 다이패들 상에 안착되며, 상기 개구부의 적어도 일부를 가리는 제1 반도체 칩 및 상기 개구부를 통하여 상기 제1 반도체 칩 상에 부착되는 보조 반도체 칩을 포함한다.
상기 보조 반도체 칩의 두께는 상기 다이패들의 두께보다 얇거나 같을 수 있다.
상기 보조 반도체 칩의 상면의 면적은 상기 제1 반도체 칩의 상면의 면적보다 작을 수 있다.
상기 보조 반도체 칩은, 상기 개구부의 상기 제1 반도체 칩에 의하여 가려지는 부분과 노출되는 부분에 걸치도록 배치될 수 있다.
상기 개구부의 상기 제1 반도체 칩에 의하여 노출되는 부분에 배치되는 상기 보조 반도체 칩의 부분으로부터 상기 리드까지를 전기적으로 연결하는 본딩 와이어를 더 포함할 수 있다.
상기 본딩 와이어는 상기 제1 면 상에 형성될 수 있다.
상기 개구부는 상기 다이패들의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다.
상기 개구부는 상기 제1 반도체 칩에 의하여 모두 가려질 수 있다.
상기 제2 면 상에 형성되며, 상기 보조 반도체 칩과 상기 리드 사이를 전기적으로 연결하는 본딩 와이어를 더 포함할 수 있다.
상기 개구부는 상기 제1 에지로부터 리세스(recess)된 형태일 수 있다.
복수 개의 상기 리드 중 적어도 일부분은 상기 개구부 내로 연장될 수 있다.
상기 보조 반도체 칩과 상기 개구부 내로 연장되는 리드를 전기적으로 연결하는 본딩 와이어를 더 포함할 수 있다.
상기 제1 반도체 칩 중 상기 다이패들을 향하는 일면에 부착되는 접착층을 더 포함할 수 있으며, 상기 보조 반도체 칩은 상기 접착층에 의하여 상기 제1 반도체 칩에 부착될 수 있다.
상기 접착층은 다이 접착 필름(Die Attach Film)일 수 있다.
상기 제1 반도체 칩 상에 적층되는 적어도 하나의 제2 반도체 칩을 더 포함할 수 있다.
상기 제2 반도체 칩은 상기 제1 반도체 칩의 상면이 적어도 일부 노출되도록 상기 제1 반도체 칩으로부터 소정 거리만큼 쉬프트(shift)되어 적층될 수 있다.
상기 제1 반도체 칩을 중심으로 상기 다이패들의 양측 중, 상기 제1 반도체 칩으로부터 상기 제2 반도체 칩이 쉬프트되는 방향과 반대 측에서, 상기 제1 반도체 칩에 의하여 상기 개구부의 일부분이 가려지지 않을 수 있다.
상기 제2 반도체 칩은 복수 개이며, 상기 제1 반도체 칩 및 복수 개의 상기 제2 반도체 칩 중 서로 인접한 2개를 전기적으로 연결하는 본딩 와이어 및 서로 이격된 2개를 전기적으로 연결하는 점핑 본딩 와이어를 포함할 수 있다.
상기 제1 반도체 칩과 상기 제2 반도체 칩은 동일한 중심축을 가지도록 수직 적층될 수 있다.
상기 제1 반도체 칩과 전기적으로 연결되는 본딩 와이어를 형성하기 위하여 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 스페이서를 더 포함할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 관통 전극을 포함하며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 관통 전극에 의하여 전기적으로 연결될 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 보조 관통 전극을 더 포함하며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 보조 관통 전극에 의하여 상기 보조 반도체 칩과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩의 상기 보조 관통 전극과 상기 보조 반도체 칩 사이에 배치되는 범프를 더 포함할 수 있다.
상기 제2 반도체 칩 및 상기 보조 반도체 칩은 본딩 와이어에 의하여 전기적으로 연결될 수 있다.
상기 다이패들의 상기 제1 반도체 칩이 부착된 반대 면에 부착되는 제3 반도체 칩 및 상기 제3 반도체 칩 상에 적층되는 적어도 하나의 제4 반도체 칩을 더 포함할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 NAND 플래시 메모리 칩이며, 상기 보조 반도체 칩은 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 위하여, 웨어 레벨링(wearing-leveling), 에러 보정 부호(ECC, Error Correcting Code), 및 불량 블록 제어 중 적어도 하나를 행할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩은 멀티 레벨 셀(MLC, Multi Level Cell) NAND 플래시 메모리 칩일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 패키지는 상기 리드프레임, 상기 제1 반도체 칩, 상기 보조 반도체 칩, 적어도 하나의 상기 제2 반도체 칩 및 상기 제1 반도체 칩, 상기 보조 반도체 칩, 적어도 하나의 상기 제2 반도체 칩을 감싸는 제1 몰딩층을 포함하는 제1 패키지, 제2 다이패들과 상기 제2 다이패들 주위에 배치되는 복수 개의 제2 리드를 포함하는 제2 리드프레임, 상기 제2 다이패들에 부착되는 제3 반도체 칩, 상기 제3 반도체 칩 상에 적층되는 적어도 하나의 제4 반도체 칩, 상기 제2 다이패들, 상기 제3 반도체 칩 및 적어도 하나의 상기 제4 반도체 칩을 감싸는 제2 몰딩층을 포함하는 제2 패키지를 포함하며, 상기 제1 패키지의 상기 제1 리드 중 적어도 일부는 상기 제2 패키지의 상기 제2 리드 중 적어도 일부에 접촉하여, 상기 제1 패키지와 상기 제2 패키지가 전기적으로 연결한다.
상기 제1 내지 제4 반도체 칩은 상기 보조 반도체 칩에 의하여 레벨링(wearing-leveling), 에러 보정 부호(ECC, Error Correcting Code) 및 불량 블록 제어 중 적어도 하나를 행할 수 있다.
상기 제2 다이패들은 제2 개구부가 형성되며, 상기 제3 반도체 칩은 상기 제2 개구부의 적어도 일부를 가리도록 상기 제2 다이패들에 부착되며, 상기 제2 개구부를 통하여 상기 제3 반도체 칩에 부착되는 제2 보조 반도체 칩을 더 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 리드프레임을 제공한다.
본 발명의 실시 예에 따른 리드프레임은 양측에 제1 에지 및 제2 에지를 가지며 반도체 칩이 부착되는 다이패들, 상기 다이패들에 형성되며, 상기 반도체 칩을 위한 보조 반도체 칩이 내재되는 개구부(opening) 및 상기 다이패들 주위에 배치되는 복수 개의 리드를 포함하는 것을 특징으로 한다.
상기 개구부는 상기 제1 에지로부터 리세스(recess)된 형태일 수 있다.
복수 개의 상기 리드 중 적어도 일부분은 상기 개구부 내로 연장될 수 있다.
상기 다이패들은, 상기 반도체 칩이 부착되는 반도체 칩 부착 영역 및 상기 반도체 칩 부착 영역을 둘러싸는 주변 영역으로 한정되며, 상기 개구부는, 상기 반도체 칩 부착 영역과 상기 주변 영역에 걸치도록 배치될 수 있다.
상기 개구부는 상기 다이패들의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다.
상기 다이패들은, 상기 반도체 칩이 부착되는 반도체 칩 부착 영역 및 상기 반도체 칩 부착 영역을 둘러싸는 주변 영역으로 한정되며, 상기 개구부는, 상기 반도체 칩 부착 영역 내에 배치될 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 패키지는 개구부가 형성된 절연층, 상기 절연층의 내부, 상면 및 하면 각각에 형성된 도전성 배선 및 상기 절연층의 내부에 형성되고 상기 절연층의 상면 및 하면 각각에 형성된 도전성 배선 간을 선택적으로 연결하는 금속층을 포함하는 인쇄회로기판, 상기 절연층의 상면 상에 안착되며, 상기 개구부의 적어도 일부를 가리는 반도체 칩, 상기 개구부를 통하여 상기 반도체 칩 상에 부착되는 보조 반도체 칩 및 상기 절연층의 하면에 형성된 도전성 배선과 전기적으로 연결되는 솔더 볼을 포함한다.
본 발명에 따른 반도체 패키지는 별도의 보조 반도체 칩을 포함하여도 반도체 패키지의 두께, 면적 또는 부피를 증가시키지 않을 수 있다. 따라서 고성능의 반도체 패키지를 동일하거나 유사한 두께, 면적 또는 부피를 가지면서 구현할 수 있다.
또한 본 발명에 따른 리드프레임은 이를 사용하는 반도체 패키지의 두께, 면적 또는 부피를 증가시키지 않을 수 있다.
도 1 내지 도 5는 본 발명의 실시 예에 따른 리드프레임의 양상들을 나타내는 평면도들이다.
도 6 내지 도 9는 본 발명의 제1 실시 예에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다.
도 10 내지 도 14는 본 발명의 제2 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 제2 실시 예에 따른 반도체 패키지의 평면도이다.
도 16은 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지를 나타내는 단면도이다.
도 17 내지 도 20은 본 발명의 제3 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 21 내지 도 26은 본 발명의 제4 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 27 내지 도 30은 본 발명의 제5 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 31 내지 도 34는 본 발명의 제6 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 35 내지 도 38은 본 발명의 제7 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 39는 본 발명의 제8 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 40은 본 발명의 제9 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 41은 본 발명의 제10 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 42는 본 발명의 제11 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 43은 본 발명의 일 실시 예에 따른 메모리 카드를 보여주는 개략도이다.
도 44는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 본 발명의 실시 예들에 따른 반도체 패키지와 리드프레임을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시 예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시 예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 5는 본 발명의 실시 예에 따른 리드프레임의 양상들을 나타내는 평면도들이다. 도 1 내지 도 5에서 보이는 본 발명의 실시 예에 따른 리드프레임의 양상들에 대한 설명 중, 중복되는 부분은 생략될 수 있다.
도 1은 본 발명의 실시 예에 따른 리드프레임의 제1 양상을 나타내는 평면도이다.
도 1을 참조하면, 리드프레임(100a)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)에는 개구부(150)가 형성된다. 리드프레임(100a)은 금속으로 이루어질 수 있다.
다이패들(110)은 도시된 것과 같이 직사각형 형태일 수 있으나, 다이패들(110) 상에 부착되는 반도체 칩(미도시)의 형태, 종류 및 개수에 따라서 변형될 수 있다. 다이패들(110)은 후술할 반도체 칩(또는 제1 반도체 칩)이 부착되는 반도체 칩 부착 영역(110-C1) 및 반도체 칩 부착 영역(110-C1)의 주변을 둘러싸는 주변 영역(110-E)으로 이루어질 수 있다.
여기에서 상기 반도체 칩은 다이패들(110) 상에 처음 부착되는 반도체 칩을 의미한다. 따라서 여기에서 상기 반도체 칩은, 다이패들(110) 상에 복수개의 반도체 칩이 적층되는 경우 다이패들(110)에 가장 인접하는 최하단의 반도체 칩을 의미한다.
복수 개의 리드(120)는 도시된 것과 같이 다이패들(110)의 양측의 제1 에지(112) 및 제2 에지(114)에 인접하도록 배치될 수 있으나, 다이패들(110)의 모든 에지에 인접하도록 배치될 수 있다.
반도체 패키지를 제조하기 전 단계의 리드프레임(100a)에서 다이패들(110)과 복수 개의 리드(120)는 서로 연결되어 있을 수 있다. 그러나 리드프레임(100a)을 사용하여 반도체 패키지를 제조한 후에는 다이패들(110)과 복수 개의 리드(120)는 절단되어 분리될 수 있다.
개구부(150)는 다이패들(110)의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다. 개구부(150)는 다이패들(110)의 제1 에지(112)에 인접하도록 배치될 수 있다. 즉, 개구부(150)는 제1 에지(112)에 인접한 리드(120)들 중 일부과 인접하도록 배치될 수 있다. 개구부(150)는 후술할 보조 반도체 칩의 크기, 즉 상면의 면적보다 약간 크도록 하여, 상기 보조 반도체 칩이 개구부(150) 내에 삽입될 수 있도록 할 수 있다. 여기에서 상기 보조 반도체 칩의 상면은 상기 보조 반도체 칩의 양면 중 개별 전자 소자가 형성된 활성면을 의미한다.
개구부(150)는 다이패들(110)의 반도체 칩 부착 영역(110-C1)과 주변 영역(110-E)에 걸치도록 형성될 수 있다. 따라서 개구부(150)에 삽입되는 상기 보조 반도체 칩의 일부분이 반도체 칩 부착 영역(110-C1)에 부착될 상기 반도체 칩에 의하여 노출될 수 있다.
복수개의 리드(120)들 중 일부, 예를 들면, 개구부(150)에 인접한 리드(120)는 후술할 보조 반도체 칩과 본딩 와이어를 통하여 전기적으로 연결될 수 있다. 따라서 상기 보조 반도체 칩과 본딩 와이어를 통하여 전기적으로 연결되는 리드(120)의 배치에 따라서, 다이패들(110) 내에서 개구부(150)의 위치가 결정될 수 있다.
도 2는 본 발명의 실시 예에 따른 리드프레임의 제2 양상을 나타내는 평면도이다.
도 2를 참조하면, 리드프레임(100b)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)은 서로 마주보는 반대측의 제1 에지(112) 및 제2 에지(114), 제1 에지(112)와 제2 에지(114)를 연결하며 서로 마주보는 반대측의 제3 에지(116) 및 제4 에지(118)를 포함할 수 있다.
복수 개의 리드(120)는 QFP(Quad Flat Package)를 제조할 수 있도록, 다이패들(110)의 제1 에지(112), 제2 에지(114), 제3 에지(116) 및 제4 에지(118)에 각각 인접하도록 배치될 수 있다.
개구부(150)는 다이패들(110)의 제1 에지(112) 및 제1 에지(112)에 인접한 다른 에지인 제3 에지(116)에 인접하도록 배치될 수 있다. 즉, 개구부(150)는 다이패들(110)이 직사각형 형태일 경우, 다이패들(110)의 모서리 부분에 인접하도록 배치될 수 있다. 이 경우, 개구부(150)에 삽입될 보조 반도체 칩이 제1 에지(112) 및 제3 에지(116)에 인접한 리드(120)들과 본딩 와이어를 통하여 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시 예에 따른 리드프레임의 제3 양상을 나타내는 평면도이다.
도 3을 참조하면, 리드프레임(100c)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)은 개구부(150)가 형성된다. 개구부(150)는 다이패들(110)의 제1 에지(112)로부터 리세스(recess)된 형태일 수 있다.
도 1 및 도 3을 함께 비교하면, 도 1에서 도시한 개구부(150)는 관통홀 형태이나, 도 3에서 도시한 개구부(150)는 제1 에지(112)로부터 리세스된 형태를 가진다. 따라서 별도로 도시하지는 않았으나, 도 2에서 도시한 관통홀 형태의 개구부(150)를 리세스된 형태로 변형하여, 개구부(150)는 제1 에지(112) 및 제3 에지(116)로부터 함께 리세스된 형태일 수도 있다.
도 4는 본 발명의 실시 예에 따른 리드프레임의 제4 양상을 나타내는 평면도이다.
도 4를 참조하면, 리드프레임(100d)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)은 개구부(150)가 형성된다. 개구부(150)는 다이패들(110)의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다.
도 1 내지 도 3과 도 4를 함께 참조하면, 도 1 내지 도 3에서 보인 리드프레임(100a, 100b, 100c)과 달리 도 4에서 보인 리드프레임(100d)은 개구부(150)가 다이패들(110)의 중심부에 위치할 수 있다. 즉 도 4에서 보이는 개구부(150)는 다이패들(110)의 반도체 칩 부착 영역(110-C1) 내에 배치될 수 있다.
후술하겠으나, 도 1 내지 도 3에서 보인 리드프레임(100a, 100b, 100c)은 다이패들(110) 상에 반도체 칩(미도시)이 부착되는 경우, 상기 반도체 칩에 의하여 개구부(150)의 일부분만 가려지고, 나머지 부분은 노출될 수 있다. 그러나 도 4에서 보인 리드프레임(100d)은 다이패들(110) 상에 반도체 칩(미도시)이 부착되는 경우, 상기 반도체 칩에 의하여 개구부(150)가 전부 가려질 수 있다.
도 5는 본 발명의 실시 예에 따른 리드프레임의 제5 양상을 나타내는 평면도이다.
도 5를 참조하면, 리드프레임(100e)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)은 개구부(150)가 형성된다. 개구부(150)는 다이패들(110)의 제1 에지(112)로부터 리세스(recess)된 형태일 수 있다.
도 3 내지 도 5를 함께 참조하면, 도 3에서 보인 리드프레임(100c)과는 달리 도 5에서 보인 리드프레임(100e)은 개구부(150)가 다이패들(110)의 중심부까지 연장되도록 형성될 수 있다. 또한 도 4에서 보인 리드프레임(100d)이 개구부(150)가 다이패들(110)의 내측에 형성된 관통 홀 형태인 것에 반하여, 도 5에서 보인 리드프레임(100e)는 개구부(150)의 일측이 열린 리세스 형태이면서 복수 개의 리드(120) 중 일부(120e)가 개구부(150) 내로 연장되는 형태를 할 수 있다.
복수 개의 리드(120) 중 개구부(150) 내로 연장되는 것들을 장 리드(120e), 나머지 것들을 단 리드(120a)라 호칭할 수 있다. 여기에서 리드(120)를 호칭하는 장/단이란 장 라드(120e) 및 단 리드(120a) 각각의 절대적인 길이가 길고 짧음을 의미하는 것은 아니며, 개구부(150) 내로 연장된 길이가 더 있고 없음에 따른 호칭이다.
이후에서는, 도 1 내지 도 5에서 보인 리드프레임들(100a, 100b, 100c, 100d, 100e)를 사용하는 반도체 패키지들에 대하여 도시하고 설명된다. 그러나 도시된 각 반도체 패키지들은 도 1 내지 도 5에서 보인 리드프레임들(100a, 100b, 100c, 100d, 100e) 중 전부 또는 일부를 선택적으로 채용할 수 있으며, 도시된 리드프레임의 형태에 제한되는 것은 아니다.
도 6 내지 도 9는 본 발명의 제1 실시 예에 따른 반도체 패키지의 양상들을 나타내는 단면도들이다. 도 6은 도 1 또는 도2에서 보인 리드프레임을 사용한 반도체 패키지이며, 도 7 내지 도 9는 각각 도 3 내지 도 5에서 보인 리드프레임을 사용한 반도체 패키지들이다. 도 6 내지 도 9에서 보이는 본 발명의 제1 실시 예에 따른 반도체 패키지의 양상들에 대한 설명 중, 중복되는 부분은 생략될 수 있다.
도 6은 본 발명의 제1 실시 예에 따른 반도체 패키지의 제1 양상을 나타내는 단면도이다.
도 6을 참조하면, 반도체 패키지(1)는 개구부(150)가 형성된 다이패들(110)과 복수 개의 리드(120)를 포함하는 리드프레임, 상기 리드프레임의 제1 면(102), 즉 다이패들(110)의 제1 면(102) 상에 부착되는 반도체 칩(10)을 포함한다.
반도체 칩(10)은 개구부(150)의 일부를 가리도록 다이패들(110) 상에 부착될 수 있다. 반도체 칩(10)은 개별 전자 소자가 형성된 활성면이 다이패들(110)에 대하여 반대 방향을 향하도록 다이패들(100) 상에 부착될 수 있다. 개구부(150)를 통하여 반도체 칩(10) 상에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 반도체 칩(10)의 다이패들(110)을 향하는 면 상, 즉 반도체 칩(10)의 상기 활성면의 반대 면에 부착될 수 있다.
보조 반도체 칩(30)은 반도체 칩(10)에 의하여 노출되는 개구부(150)의 부분 및 가려지는 개구부(150)의 부분에 걸치도록 배치될 수 있다. 즉, 다이패들(100)의 제1 면(102) 상에서 보조 반도체 칩(30)의 일부분이 노출되도록 배치될 수 있다.
또한 다이패들(100)의 제1 면(102) 상에서 노출되는 보조 반도체 칩(30)의 일부분에는 보조 반도체 칩(30)과 외부와의 전기적 연결을 위한 본딩 패드(미도시)가 형성될 수 있다. 이 경우, 개별 전자 소자가 형성된 보조 반도체 칩(30)의 활성면은 반도체 칩(10)을 향할 수 있다. 상기 본딩 패드(미도시)는 후술할 본딩 와이어와의 연결에 사용될 수 있다.
반도체 칩(10) 또는 보조 반도체 칩(30)은 반도체 소자가 형성된 웨이퍼를 후면 연마(back lap 또는 backgrinding)한 후 개별 다이로 분리된 형태일 수 있다.
보조 반도체 칩(30)의 두께인 제1 두께(t-c)는 다이패들(110)의 두께, 즉 다이패들(110)의 포함하는 상기 리드프레임의 두께인 제2 두께(t-l)보다 얇거나 같을 수 있다. 예를 들어, 제2 두께(t-l)가 125㎛인 경우, 제1 두께(t-c)는 60 내지 125㎛일 수 있다. 즉, 보조 반도체 칩(30)은 전술한 후면 연마 시에 제2 두께(t-l)보다 얇거나 같도록 형성할 수 있다.
따라서 보조 반도체 칩(30)은 개구부(150)의 내부 공간 안에 수용될 수 있다. 즉, 다이패들(110)의 제2 면(104)에 대하여 보조 반도체 칩(30)은 돌출되지 않을 수 있다. 따라서 보조 반도체 칩(30)이 사용되어도 반도체 패키지(1)의 전체 두께를 증가시키지 않을 수 있다.
여기에서 상기 리드프레임의 제1 면(102) 또는 제2 면(104)은 동일 평면 상에 위치하지 않을 수 있다. 즉, 상기 리드프레임의 제1 면(102) 또는 제2 면(104) 중 다이패들(110) 부분은 동일 평면 상에 위치할 수 있다. 상기 리드프레임은 처음 제조시에는 제1 면(102) 또는 제2 면(104)이 동일 평면 상에 위치할 수 있다. 그러나, 반도체 패키지(1)를 제조하는 과정에서 상기 리드프레임, 특히 리드(120)는 필요에 따라서 굴절될 수 있다. 따라서 상기 리드프레임의 제1 면(102) 또는 제2 면(104)은 처음 제조시에는 동일 평면 상에 위치하였던 곳들을 의미힌다.
반도체 칩(10)은 다이패들(110) 상에 에폭시와 같은 접착 물질 또는 다이 접착 필름(Die Attach Film)과 같은 접착층(60)에 의하여 부착될 수 있다. 예를 들어, 반도체 칩(10)이 다이 접착 필름과 같은 접착층(60)에 의하여 부착될 경우, 반도체 칩(10)의 다이패들(110)을 향하는 일면을 덮도록 접착층(60)이 형성될 수 있다.
이 경우, 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 반도체 칩(10) 상에 부착된 접착층(60)에 의하여 반도체 칩(10) 상에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 반도체 칩(10) 상에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다.
반도체 칩(10), 보조 반도체 칩(30) 및 리드(120) 사이에는 본딩 와이어(42, 44, 46)이 연결되어 서로 전기적으로 연결되도록 할 수 있다. 본딩 와이어(42, 44, 46)는 반도체 칩(10) 또는 보조 반도체 칩(30)의 활성면에 각각 형성된 본딩 패드(미도시)에 직접 연결될 수 있다. 즉, 이후에서 별도로 도시하지 않은 경우에도, 본딩 와이어(42, 44, 46)가 부착되는 반도체 칩 또는 보조 반도체 칩의 부분에는 각각 본딩 패드가 형성되어 있을 수 있다.
본딩 와이어(42, 44, 46)는 예를 들면 금을 포함하여 이루어질 수 있다. 여기에서는 설명의 편의를 위하여, 본딩 와이어(42, 44, 46)를 반도체 칩(10)과 리드(120) 사이를 연결하는 제1 본딩 와이어(42), 반도체 칩(10)과 보조 반도체 칩(30) 사이를 연결하는 제2 본딩 와이어(44), 보조 반도체 칩(30)과 리드(120) 사이를 연결하는 제3 본딩 와이어(46)로 구분하여 나타내었다.
그러나 본딩 와이어(42, 44, 46)는 반도체 칩(10)과 보조 반도체 칩(30)의 동작을 위하여, 다른 형태로 연결될 수 있다. 즉, 본딩 와이어(42, 44, 46)는 반도체 칩(10), 보조 반도체 칩(30) 및 리드(120) 사이의 전기적 연결 관계를 유지하는 한 다양한 형태를 가질 수 있다.
보조 반도체 칩(30)과 리드(120) 사이를 전기적으로 연결하는 제3 본딩 와이어(46)는 상기 리드프레임의 제1 면(102) 상에 형성될 수 있다. 즉, 제3 본딩 와이어는 다이패들(100)의 제1 면(102) 상에서 노출되는 보조 반도체 칩(30)의 일부분, 예를 들면 본딩 다이(미도시)와 연결될 수 있다. 따라서 반도체 패키지(1)에 사용되는 모든 본딩 와이어(42, 44, 46)를 동일 면상에서 형성할 수 있다.
추가적으로, 반도체 칩(10), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 44, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성될 수 있다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
도 1 내지 도 5에서 보인 리드프레임(100a, 100b, 100c, 100d, 100e)에서 보인 것과 같이, 반도체 칩(10)이 부착되기 위한 다이패들(110)의 상면의 면적, 특히 반도체 칩 부착 영역(110-C1)에 비하여 개구부(150)의 상면의 면적은 작을 수 있다. 따라서 도 6 내지 도 9에서는 단면만이 도시되었으나, 보조 반도체 칩(30)의 상면의 면적은 반도체 칩(10)의 상면의 면적보다 작을 수 있다. 여기에서 반도체 칩(10)의 상면은 반도체 칩(10)의 양면 중 개별 전자 소자가 형성된 활성면을 의미한다.
반도체 칩(10)은 예를 들면, 메모리 소자가 포함된 메모리 칩일 수 있다. 보조 반도체 칩(30)은 반도체 칩(10)을 제어하기 위한 반도체 칩이거나, 반도체 칩(10)과 함께 별도의 제어 기능을 수행하기 위한 반도체 칩일 수 있다.
반도체 칩(10)이 NAND 플래시 메모리 칩인 경우, 보조 반도체 칩(30)은 반도체 칩(10)을 위하여 웨어 레벨링(wearing-leveling), 에러 보정 부호(ECC, Error Correcting Code), 또는 불량 블록 제어 등를 수행하는 반도체 칩일 수 있다. 즉 보조 반도체 칩(30)은 반도체 칩(10)의 데이터를 보장하고, 수명을 극대화하며 성능을 향상시켜주기 위한 기능을 수행하는 반도체 칩일 수 있다.
도 7은 본 발명의 제1 실시 예에 다른 반도체 패키지의 제2 양상을 나타내는 단면도이다.
도 6 및 도 7을 도 1 및 도 3와 함께 비교하여 참조하면, 도 1 및 도 6에서 보인 개구부(150)는 관통홀의 형태를 가지나, 도 3 및 도 7에서 보인 개구부(150)는 리세스된 형태를 가진다. 즉 도 6에서 보인 보조 반도체 칩(30)은 개구부(150)의 내부 공간 안에 수용되며, 주위가 다이패들(110)의 부분들에 의하여 완전히 둘러싸이는 형태를 가진다. 그러나 도 7에서 보인 보조 반도체 칩(30)은 개구부(150)의 내부 공간 안에 수용되나, 주위의 일부분만이 다이패들(110)의 부분들에 의하여 둘러싸이는 형태를 가진다.
전술한 차이점을 제외하고는 도 6에서 보인 반도체 패키지(1)와 도 7에서 보인 반도체 패키지(1)는 대부분 동일한 형태를 가진다. 따라서, 이후에서 보이는 반도체 패키지의 실시 예 또는 양상들 중에서 도 1에서 보인 리드프레임(100a)을 적용한 경우와 도 3에서 보인 리드프레임(100c)을 적용한 경우는 특별한 차이점이 있는 경우를 제외하고는 별도로 나타내지 않을 수 있다. 즉, 도 1에서 보인 리드프레임(100a)을 적용한 반도체 패키지의 실시 예 또는 양상에는 특별히 언급하지 않는 한 도 3에서 보인 리드프레임(100c)을 대신 적용할 수 있다. 또한 반대의 경우도 마찬가지이다.
도 8은 본 발명의 제1 실시 예에 따른 반도체 패키지의 제3 양상을 나타내는 단면도이다.
도 6 및 도 8을 도 1 및 도 4과 함께 비교하여 참조하면, 도 1 및 도 6에서 보인 개구부(150)는 다이패들(110)의 에지에 인접하도록 배치되나, 도 4 및 도 8에서 보인 개구부(150)는 다이패들(110)의 중심부에 배치된다.
또한 도 6에서 보인 반도체 칩(10)은 개구부(150)의 일부를 가리도록 다이패들(110) 상에 부착되나, 도 8에서 보인 반도체 칩(10)은 개구부(150)의 전부를 가리도록 다이패들(110) 상에 부착된다. 따라서 도 8에서 보인 보조 반도체 칩(30)은 다이패들(110)의 제1 면(102) 상에서 반도체 칩(10)에 의하여 모두 가려진다. 이 경우 보조 반도체 칩(30)의 활성면은 반도체 칩(10)을 향하는 면과 반대면일 수 있다.
보조 반도체 칩(30)과 리드(120)를 전기적으로 연결하는 제3 본딩 와이어(46)는 상기 리드프레임의 제2 면(104) 상에 형성될 수 있다. 반도체 칩(10)과 리드(120)를 전기적으로 연결하는 제1 본딩 와이어(42)는 상기 리드프레임의 제1 면(102) 상에 형성될 수 있다. 따라서 제1 본딩 와이어(42)와 제3 본딩 와이어(46)를 서로 다른 면 상에 형성하여, 본딩 와이어(42, 46)들이 서로 연결되어 불량이 발생하는 것을 최소화할 수 있다.
도 9는 본 발명의 제1 실시 예에 따른 반도체 패키지의 제4 양상을 나타내는 단면도이다.
도 8 및 도 9를 도 4 및 도 5와 함께 비교하여 참조하면, 도 5 및 도 9에서 보인 리드(120)는 장 리드(102e)와 단 리드(102a)를 함께 포함한다. 따라서 도 9에서 보인 보조 반도체 칩(30)과 리드(120) 사이를 전기적으로 연결하는 제3 본딩 와이어(46)는 도 8에서 보인 제3 본딩 와이어(46)에 비하여 짧게 형성할 수 있다.
따라서 제3 본딩 와이어(46)를 길게 형성하느냐, 또는 짧게 형성하느냐의 차이점을 제외하고는 도 8에서 보인 반도체 패키지(1)와 도 9에서 보인 반도체 패키지(1)는 대부분 동일한 형태를 가진다. 따라서, 이후에서 보이는 반도체 패키지의 실시 예 또는 양상들 중에서 도 4에서 보인 리드프레임(100d)을 적용한 경우와 도 5에서 보인 리드프레임(100e)을 적용한 경우는 특별한 차이점이 있는 경우를 제외하고는 별도로 나타내지 않을 수 있다. 즉, 도 4에서 보인 리드프레임(100d)을 적용한 반도체 패키지의 실시 예 또는 양상에는 특별히 언급하지 않는 한 도 5에서 보인 리드프레임(100e)을 대신 적용할 수 있다. 또한 반대의 경우도 마찬가지이다.
도 10 내지 도 14는 본 발명의 제2 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 제2 실시 예에 따른 반도체 패키지를 제조하기 위한 리드프레임을 준비하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 리드프레임(100)은 다이패들(110) 및 다이패들(110) 주위에 배치되는 복수 개의 리드(120)를 포함한다. 다이패들(110)은 개구부(150)가 형성된다.
개구부(150)는 다이패들(110)의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다. 개구부(150)는 다이패들(110)의 제1 에지(112)에 인접하도록 배치될 수 있다. 리드프레임(100)은 도 1에서 보인 리드프레임(100a)의 단면도일 수 있다. 또는 리드프레임(100)은 도 3에서 보인 리드프레임(100c)으로 대체될 수 있다.
리드프레임(100)의 형상, 특히 도시된 것과 같은 리드(120)의 굴절된 형태는 이 단계에서 형성될 수도 있으나, 후속 단계에서 형성될 수도 있다. 또한 다이패들(110)과 복수 개의 리드(120)는 서로 연결되어 있다가 역시 후속 단계에서 절단되어 분리될 수 있다. 리드(120)의 형상은 예시적인 것으로 본 발명은 도시된 리드(120)의 형상에 제한되지 않는다.
도 11은 본 발명의 제2 실시 예에 따른 반도체 패키지를 제조하기 위한 제1 반도체 칩 및 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10)을 부착한다. 제1 반도체 칩(10)은 개구부(150)의 일부는 가리고, 일부는 가리지 않도록 다이패들(110) 상에 부착될 수 있다. 그 후, 제1 반도체 칩(10) 상에 적어도 하나의 제2 반도체 칩(20)을 적층한다. 제2 반도체 칩(20)은 하나 또는 복수 개일 수 있다.
제2 반도체 칩(20)은 제1 반도체 칩(10)의 상면이 적어도 일부 노출되도록 제1 반도체 칩(10)으로부터 소정 거리만큼 쉬프트(shift)되도록 적층할 수 있다. 제2 반도체 칩(20)이 복수 개인 경우, 제2 반도체 칩(20)은 하부의 반도체 칩의 상면이 적어도 일부 노출되도록 소정 거리만큼 쉬프트되도록 적층될 수 있다. 제1 반도체 칩(10)으로부터 각 제2 반도체 칩(20)은 제1 반도체 칩(10)으로부터 더 상부에 있을수록 동일 거리만큼씩 더 쉬프트되도록 적층될 수 있다.
제1 반도체 칩(10)과 복수개의 제2 반도체 칩(20)은 계단 형상으로 적층될 수 있다. 예를 들면, 각 제2 반도체 칩(20)은 제1 반도체 칩(10)으로부터 더 상부에 있을수록 제1 반도체 칩(10)으로부터 제1 에지(112)에서 제2 에지(114) 방향으로 더 쉬프트되도록 적층될 수 있다.
즉, 제2 반도체 칩(20)이 복수 개일 경우, 각 제2 반도체 칩(22, 24, 26)은 각각 제1 반도체 칩(10)으로부터 소정 거리씩 더 쉬프트되도록 적층될 수 있다. 예를 들면, 제2 반도체 칩(20)이 3개일 경우, 최상단의 제2 반도체 칩(26)은 중간의 제2 반도체 칩(24)의 상면이 적어도 일부 노출되도록 소정 거리만큼 쉬프트되어 적층될 수 있고, 중간의 제2 반도체 칩(24)은 최하단의 제2 반도체 칩(22)의 상면이 적어도 일부 노출되도록 소정 거리만큼 쉬프트되어 적층될 수 있다.
제1 반도체 칩(10)에 의하여 가려지지 않는 개구부(150)의 일부분은, 제1 반도체 칩(10)을 중심으로 다이패들(110)의 양측 중 제1 반도체 칩(10)으로부터 제2 반도체 칩(20)이 쉬프트되는 방향과 반대 측에 있을 수 있다.
제1 반도체 칩(10) 및 제2 반도체 칩(22, 24, 26)은 각각 접착층(60, 62, 64, 66)에 의하여 부착될 수 있다. 접착층(60, 62, 64, 66)은 에폭시와 같은 접착 물질 또는 다이 접착 필름(Die Attach Film)일 수 있다.
제1 반도체 칩(10)이 개구부(150)의 일부를 가리도록 다이패들(110) 상에 다이 접착 필름과 같은 접착층(60)에 의하여 부착될 경우, 개구부(150)를 통하여 제1 반도체 칩(10)을 부착하기 위하여 사용된 접착층(60)이 일부 노출될 수 있다.
도 12는 본 발명의 제2 실시 예에 따른 반도체 패키지를 제조하기 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 개구부(150)를 통하여 제1 반도체 칩(10)에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다.
이 경우, 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 제1 반도체 칩(10)의 하부에 부착된 접착층(60)에 의하여 제1 반도체 칩(10)에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 제1 반도체 칩(10)에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)에 의하여 노출되는 개구부(150)의 부분 및 가려지는 개구부(150)의 부분에 걸치도록 배치될 수 있다. 즉, 다이패들(100)의 제1 면(102) 상에서 보조 반도체 칩(30)의 일부분이 노출되도록 배치될 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)이 다이패들(110) 상에 부착된 후에 이후에 설명하는 본딩 와이어를 형성하기 전까지는 어느 단계에서도 부착이 가능하다. 다만, 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 같은 종류의 반도체 칩이고, 연속적으로 적층되는 경우에는, 보조 반도체 칩(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)에 모두 적층된 후에 부착될 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 반도체 패키지를 제조하기 위한 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 본딩 와이어(44, 46)을 형성하여 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결한다.
제1 반도체 칩(10)에 의하여 가려지지 않는 개구부(150)의 일부분은, 제1 반도체 칩(10)을 중심으로 다이패들(110)의 양측 중 제1 반도체 칩(10)으로부터 제2 반도체 칩(20)이 쉬프트되는 방향과 반대 측에 있기 때문에, 보조 반도체 칩(30)의 일부분은 제1 반도체 칩(10) 및 제2 반도체 칩(20) 모두에 의하여 노출될 수 있다.
따라서 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결하는 본딩 와이어(44, 46)는 리드프레임(100)의 동일 면상, 즉 제1 면(102) 상에 모두 형성될 수 있다.
도 14는 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 14를 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(44, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
제1 반도체 칩(10) 및 제2 반도체 칩(20)은 예를 들면, 메모리 소자가 포함된 메모리 칩일 수 있다. 보조 반도체 칩(30)은 제1 반도체 칩(10)과 제2 반도체 칩(20)을 제어하기 위한 반도체 칩이거나, 제1 반도체 칩(10) 및 제2 반도체 칩(20)과 함께 별도의 제어 기능을 수행하기 위한 반도체 칩일 수 있다.
제1 반도체 칩(10) 및 제2 반도체 칩(20)이 NAND 플래시 메모리 칩인 경우, 보조 반도체 칩(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 위하여 웨어 레벨링(wearing-leveling), 에러 보정 부호(ECC, Error Correcting Code), 또는 불량 블록 제어 등를 수행하는 반도체 칩일 수 있다. 즉 보조 반도체 칩(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 데이터를 보장하고, 수명을 극대화하며 성능을 향상시켜주기 위한 기능을 수행하는 반도체 칩일 수 있다.
제1 반도체 칩(10) 및 제2 반도체 칩(20)이 멀티 레벨 셀(MLC, Multi Level Cell) NAND 플래시 메모리 칩일 수 있다. 멀티 레벨 셀(MLC, Multi Level Cell) NAND 플래시 메모리 칩에 포함되는 각 플래시 메모리 셀은 여러 레벨의 전위값을 가지도록 하여 하나의 플래시 메모리 셀에 1비트를 초과하는 데이터를 저장할 수 있다. 따라서 여러 레벨의 전위값이 구분되고 유지될 수 있도록 정밀하게 전위값이 제어되어야 한다.
따라서 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 멀티 레벨 셀(MLC, Multi Level Cell) NAND 플래시 메모리 칩인 경우, 보조 반도체 칩(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)에 포함되는 각 플래시 메모리 셀에 저장되는 전위값의 레벨이 구분되고 유지될 수 있도록 제어하는 멀티 레벨링(Multi-Leveling) ECC 기능을 수행할 수 있다.
특히 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 2비트 또는 3비트 이상의 데이터를 저장하는 멀티 레벨 셀 NAND 플래시 메모리 칩인 경우, NAND 셀 이외의 회로 구성을 위한 영역이 커질 수 밖에 없기 때문에, 보조 반도체 칩(30)에 NAND 셀 이외의 회로 중 일부분을 형성하여, 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 면적을 감소시킬 수 있으며, 이를 통하여 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 제조 공정 또한 단순화시킬 수 있다.
또는 반도체 패키지(1)에 포함되는 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 동일한 종류, 예를 들면 동일한 종류의 NAND 플래시 메모리 칩인 경우, 동일한 기능을 하는 NAND 셀 이외의 회 중 일부분을 보조 반도체 칩(30)에 포함시켜, 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 면적을 감소시킬 수 있으며, 이를 통하여 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 제조 공정 또한 단순화시킬 수 있다.
도 15는 본 발명의 제2 실시 예에 따른 반도체 패키지의 평면도이다. 참고로, 도 14는 도 15의 XIV-XIV를 연결하는 선을 따라 절단한 단면도이다.
도 15를 참조하면, 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 적층된다. 또한 보조 반도체 칩(30)은 다이패들(110)의 개구부(150) 내에 삽입되며, 제1 반도체 칩(10)에 의하여 일부분이 노출된다. 복수의 제2 반도체 칩(22, 24, 26)들은 각각 하부의 반도체 칩의 상면이 일부 노출되도록 소정 거리씩 더 쉬프트되도록 적층될 수 있다. 제1 반도체 칩(10), 복수의 제2 반도체 칩(22, 24, 26) 및 보조 반도체 칩(30)은 각각 상면에 본딩 패드(10P, 22P, 24P, 26P, 30P)이 형성된다.
보조 반도체 칩(30)의 본딩 패드(30P)는 제1 반도체 칩(10)에 의하여 노출되는 부분의 측면에 인접하여 일렬로 배열될 수 있다. 도시하지는 않았으나, 보조 반도체 칩(30)이 도 2에 보인 리드 프레임(100b)의 개구부(150)에 삽입되는 경우, 보조 반도체 칩(30)의 본딩 패드(30P)는 제1 반도체 칩(10)에 의하여 노출되지 않는 부분의 두 측면에 각각 일렬로 배열될 수 있다.
본딩 와이어(42, 44, 46)는 제1 반도체 칩(10), 복수의 제2 반도체 칩(22, 24, 26), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결할 수 있다. 본딩 와이어(42, 44, 46)는 선택적으로 본딩 패드(10P, 22P, 24P, 26P, 30P)을 통하여 각각 제1 반도체 칩(10), 복수의 제2 반도체 칩(22, 24, 26) 및 보조 반도체 칩(30)와 전기적으로 연결될 수 있다. 즉, 본딩 와이어(42, 44, 46)가 제1 반도체 칩(10)과 연결된다는 의미는 본딩 와이어(42, 44, 46)가 제1 반도체 칩(10)의 본딩 패드(10P)와 연결되어, 제1 반도체 칩(10) 내부의 개별 전자 소자와 연결됨을 의미한다. 이는 제2 반도체 칩(20) 및 보조 반도체 칩(30)에 대해서도 동일하다.
본딩 와이어(42, 44, 46) 중 일부는 복수의 제2 반도체 칩(26, 24, 22) 및 제1 반도체 칩(10)을 따라서 순차적으로 연결되어, 리드(120)와 연결될 수 있다. 일부 본딩 와이어(42)는 최상부의 제2 반도체 칩(26)과 리드(120)를 직접 연결할 수 있다.
또한 본딩 와이어(42, 44, 46) 중 다른 일부는 복수의 제2 반도체 칩(26, 24, 22), 제1 반도체 칩(10) 및 보조 반도체 칩(30)을 따라서 순차적으로 연결되어, 리드(120)와 연결될 수 있다. 따라서 보조 반도체 칩(30)의 본딩 패드(30P)는 제1 반도체 칩(10)에 의하여 노출되는 부분에 형성될 수 있다.
제1 반도체 칩(10), 복수의 제2 반도체 칩(22, 24, 26) 및 보조 반도체 칩(30)에는 각각 본딩 패드(10P, 22P, 24P, 26P, 30P)와 전기적으로 연결되는 재배선 도전 라인(미도시)이 형성될 수 있다.
도 16은 본 발명의 제1 실시 예의 변형에 따른 반도체 패키지를 나타내는 단면도이다.
도 16을 참조하면, 반도체 패키지(1)는 점핑 본딩 와이어(48)를 더 포함할 수 있다. 도 14에서 보인 반도체 패키지(1)는 최상단의 제2 반도체 칩(26)으로부터 중간의 제2 반도체 칩(24), 최하단의 제2 반도체 칩(22) 및 제1 반도체 칩(10)을 순차적으로 연결하는 본딩 와이어(44)를 포함한다. 그러나 도 16에서 보인 반도체 패키지(1)는 중간의 제2 반도체 칩(24)을 건너 뛰고 최상단의 제2 반도체 칩(26)과 최하단의 제2 반도체 칩(22)을 연결하는 점핑 본딩 와이어(48)를 더 포함한다.
즉, 서로 인접한 2개의 반도체 칩, 예를 들면 최상단의 제2 반도체 칩(26)과 중간의 제2 반도체 칩(24), 중간의 제2 반도체 칩(24)과 최하단의 제2 반도체 칩(22) 또는 최하단의 제2 반도체 칩(22)과 제1 반도체 칩(10)을 연결하는 본딩 와이어(44)와 달리, 점핑 본딩 와이어(48)는 중간에 다른 반도체 칩이 적층되어 서로 이격된 2개의 반도체 칩, 예를 들면 최상단의 제2 반도체 칩(26)과 최하단의 제2 반도체 칩(22)을 연결한다.
또는 도시하지는 않았으나, 점핑 본딩 와이어(48)는 최상단의 제2 반도체 칩(26)과 제1 반도체 칩(10), 또는 중간의 제2 반도체 칩(24)과 제1 반도체 칩(10) 사이를 연결할 수도 있다. 점핑 본딩 와이어(48)에 의하여 리드(120)로부터의 전기적 경로가 단축될 수 있기 때문에 복수의 반도체 칩을 적층한 반도체 패키지의 속도를 향상시킬 수 있다.
도 17 내지 도 20은 본 발명의 제3 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 17은 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩 및 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 17을 참조하면, 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 순차적으로 적층한다. 제2 반도체 칩(20)은 제1 반도체 칩(10)의 상면이 적어도 일부 노출되도록 소정 거리만큼 쉬프트(shift)되도록 적층할 수 있다. 제2 반도체 칩(20)이 복수 개인 경우, 제1 반도체 칩(10)으로부터 각 제2 반도체 칩(20)은 제1 반도체 칩(10)으로부터 더 상부에 있을수록 동일 거리만큼씩 더 쉬프트되도록 적층될 수 있다. 제1 반도체 칩(10) 및 제2 반도체 칩(22, 24, 26)은 각각 접착층(60, 62, 64, 66)에 의하여 부착될 수 있다.
개구부(150)는 다이패들(110)의 중심부에 배치되며, 제1 반도체 칩(10)은 개구부(150)의 전부를 가리도록 다이패들(110) 상에 부착된다.
도 17에서는 도 5에서 보인 리드프레임(100e)이 사용될 수 있으나, 도 4에서 보인 리드프레임(100d)으로 대체될 수 있다.
도 18은 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조를 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 18을 참조하면, 보조 반도체 칩(30)은 개구부(150)를 통하여 제1 반도체 칩(10)에 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다. 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 제1 반도체 칩(10) 상에 부착된 접착층(60)에 의하여 제1 반도체 칩(10) 상에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 제1 반도체 칩(10) 상에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다.
보조 반도체 칩(30)은 다이패들(110)의 제1 면(102) 상에서 제1 반도체 칩(10)에 의하여 모두 가려질 수 있다. 따라서 보조 반도체 칩(30)의 활성면은 제1 반도체 칩(10)을 향하는 반대면일 수 있다.
도 19는 본 발명의 제3 실시 예에 따른 반도체 패키지의 제조를 위한 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 19를 참조하면, 본딩 와이어(42, 46)을 형성하여 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결한다. 제1 반도체 칩(10) 및 제2 반도체 칩(20)와 연결되는 본딩 와이어, 즉 제1 본딩 와이어(42)와 보조 반도체 칩(30)과 연결되는 본딩 와이어, 즉 제3 본딩 와이어(46)는 리드프레임(100)의 다른 면상, 즉 각각 제1 면(102)과 제2 면(104) 상에 형성될 수 있다.
따라서 제1 본딩 와이어(42)를 형성한 후, 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 하면을 향하도록 뒤집은 후에 제3 본딩 와이어(46)를 추가로 형성하거나 그 반대 순서로 형성할 수 있다.
도 20은 본 발명의 제3 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 20을 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)의 일부분과 완전히 중첩될 수 있다. 또한 보조 반도체 칩(30)과 연결되는 본딩 와이어, 즉 제3 본딩 와이어(46)은 다른 본딩 와이어, 즉 제1 본딩 와이어(42)와 다른 면 상에 형성될 수 있다. 따라서 보조 반도체 칩(30)이 사용되어도 반도체 패키지(10)의 전체 면적을 증가시키지 않을 수 있다.
도 21 내지 도 26은 본 발명의 제4 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 21은 본 발명의 제4 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 개구부(150)가 형성된 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10)을 부착한다. 제1 반도체 칩(10)은 접착층(60)에 의하여 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)은 개구부(150)의 일부를 가리도록 다이패들(110) 상에 부착될 수 있다.
개구부(150)는 다이패들(110)의 내측에 형성된 관통 홀(through-hole) 형태일 수 있다. 리드프레임(100)은 도 1에서 보인 리드프레임(100a)의 단면도일 수 있다. 또는 리드프레임(100)은 도 2에서 보인 리드프레임(100b)으로 대체될 수 있다.
도 22는 본 발명의 제4 실시 예에 따른 반도체 패키지의 제조를 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 22를 참조하면, 개구부(150)를 통하여 제1 반도체 칩(10)에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다.
이 경우, 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 제1 반도체 칩(10)의 하부에 부착된 접착층(60)에 의하여 제1 반도체 칩(10)에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 제1 반도체 칩(10)에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다. 보조 반도체 칩(30)은 후술한 제2 반도체 칩이 부착되기 전에 제1 반도체 칩(10)에 부착할 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)에 의하여 노출되는 개구부(150)의 부분 및 가려지는 개구부(150)의 부분에 걸치도록 배치될 수 있다. 즉, 다이패들(100)의 제1 면(102) 상에서 보조 반도체 칩(30)의 일부분이 노출되도록 배치될 수 있다.
도 23은 본 발명의 제4 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩, 보조 반도체 칩 및 리드를 전기적으로 연결하는 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 23을 참조하면, 제1 반도체 칩(10), 보조 반도체 칩(30) 및 리드(120)를 전기적으로 연결하는 본딩 와이어(42, 46)를 형성한다. 본딩 와이어(42, 46)는 제1 반도체 칩(10)과 리드(120) 사이, 보조 반도체 칩(30)과 리드(120) 사이에 형성될 수 있다. 또한 도시하지는 않았으나, 제1 반도체 칩(10)과 보조 반도체 칩(30) 사이에도 선택적으로 본딩 와이어가 형성될 수 있다.
도 24는 본 발명의 제4 실시 예에 따른 반도체 패키지의 제조를 위한 제2 반도체 칩 및 제2 반도체 칩과 리드를 전기적으로 연결하는 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 24를 참조하면, 제1 반도체 칩(10) 상에 제2 반도체 칩(22)을 부착하여 적층한다. 제1 반도체 칩(10)과 제2 반도체 칩(22)은 동일한 중심축을 가지도록 수직 적층될 수 있다.
제2 반도체 칩(22)을 제1 반도체 칩(10) 상에 부착하기 위하여, 제1 반도체 칩(10)과 제2 반도체 칩(22) 사이에 배치되도록 스페이서(72)가 형성된다. 스페이서(72)는 제1 반도체 칩(10)과 연결된 본딩 와이어(42)와 제2 반도체 칩(22)이 직접 접하지 않도록, 소정의 두께를 가지도록 형성할 수 있다. 스페이서(72)는 양면에 접착물질이 부착되어 있을 수 있다.
또한 선택적으로 스페이서(72)는 제1 반도체 칩(10)과 연결되는 본딩 와이어(42)를 형성하기 전에 미리 제1 반도체 칩(10) 상에 부착할 수 있다.
스페이서(72) 상에 제2 반도체 칩(22)을 부착한 후, 제2 반도체 칩(22)과 리드(120)를 전기적으로 연결하는 본딩 와이어(42)를 형성할 수 있다. 또한 도시하지는 않았으나, 제2 반도체 칩(22)과 보조 반도체 칩(30) 사이에도 선택적으로 본딩 와이어가 형성될 수 있다.
도 25는 본 발명의 제4 실시 예에 따른 반도체 패키지의 제조를 위한 복수의 제2 반도체 칩 및 복수의 제2 반도체 칩과 리드를 전기적으로 연결하는 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 25를 참조하면, 도 24에서 설명한 스페이서(72)와 제2 반도체 칩(22)을 각각 복수개 교번적으로 부착하여, 복수개의 스페이서(72, 74, 76)와 복수개의 제2 반도체 칩(22)을 제1 반도체 칩(10) 상에 적층할 수 있다. 제1 반도체 칩(10)과 복수개의 제2 반도체 칩(22)은 동일한 중심축을 가지도록 수직 적층될 수 있다.
도 26은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 26을 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
도 10 내지 도 20에서 보인 본 발명의 제2 내지 제3 실시 예에 따른 반도체 패키지는 포함되는 복수개의 반도체 칩이 계단 형상으로 적층될 수 있으나, 도 21 내지 도 26에서 보인 본 발명의 제5 실시 예에 따른 반도체 패키지는 포함되는 복수개의 반도체 칩이 수직 방향으로 정렬되도록 수직 적층될 수 있다.
따라서 수직 적층되는 복수개의 반도체 칩을 포함하는 반도체 패키지(1)도 전체 두께 및 전체 면적을 증가시키지 않고, 보조 반도체 칩(30)을 사용할 수 있다.
도 27 내지 도 30은 본 발명의 제5 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 27은 본 발명의 제5 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩 및 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 27을 참조하면, 개구부(150)가 형성된 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 부착한다. 제1 반도체 칩(10)은 접착층(60)에 의하여 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)은 개구부(150)의 일부를 가리도록 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)과 복수개의 제2 반도체 칩(22)은 동일한 중심축을 가지도록 수직 적층될 수 있다.
제1 반도체 칩(10)과 제2 반도체 칩(20)은 각각 제1 반도체 칩(10)과 제2 반도체 칩(20)을 관통하는 관통 전극(28, through-electrode 또는 TSV(Through-Silicon-Via))에 의하여 전기적으로 연결될 수 있다. 또한 제1 반도체 칩(10)과 제2 반도체 칩(20)은 각각의 관통 전극(28) 사이에 형성되는 도전성의 칩간 범프(52)를 더 포함할 수 있다. 이를 통하여 제1 반도체 칩(10)과 제2 반도체 칩(20)은 본딩 와이어를 사용하지 않고도 전기적으로 연결할 수 있다.
도 28은 본 발명의 제5 실시 예에 따른 반도체 패키지의 제조를 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 28을 참조하면, 개구부(150)를 통하여 제1 반도체 칩(10)에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다.
이 경우, 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 반도체 칩(10) 상에 부착된 접착층(60)에 의하여 반도체 칩(10) 상에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 반도체 칩(10) 상에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)에 의하여 노출되는 개구부(150)의 부분 및 가려지는 개구부(150)의 부분에 걸치도록 배치될 수 있다. 즉, 다이패들(100)의 제1 면(102) 상에서 보조 반도체 칩(30)의 일부분이 노출되도록 배치될 수 있다.
도 29는 본 발명의 제5 실시 예에 따른 반도체 패키지의 제조를 위한 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 29를 참조하면, 본딩 와이어(42, 46)을 형성하여 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결한다. 본딩 와이어(42, 46)는 리드프레임(100)의 동일 면상, 즉 제1 면(102) 상에 모두 형성될 수 있다. 제2 반도체 칩(20)과 연결되는 본딩 와이어(42)와 보조 반도체 칩(30)과 연결되는 본딩 와이어(46)는 리드(120)를 통하여 전기적으로 연결되어, 제1 반도체 칩(10), 제2 반도체 칩(20) 및 보조 반도체 칩(30)을 전기적으로 연결할 수 있다.
도 30은 본 발명의 제5 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 30을 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
관통 전극이 형성된 복수 개의 반도체 칩을 포함하는 패키지(1)도 전체 두께 및 전체 면적을 증가시키지 않고, 보조 반도체 칩(30)을 사용할 수 있다.
도 31 내지 도 34는 본 발명의 제6 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 31은 본 발명의 제6 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩 및 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 31을 참조하면, 개구부(150)가 형성된 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 부착한다. 제1 반도체 칩(10)은 접착층(60)에 의하여 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)은 개구부(150)의 전부를 가리도록 다이패들(110) 상에 부착된다.
제1 반도체 칩(10)과 복수개의 제2 반도체 칩(22)은 동일한 중심축을 가지도록 수직 적층될 수 있다. 제1 반도체 칩(10)과 제2 반도체 칩(20)은 제1 관통 전극(28m, through-electrode 또는 TSV(Through-Silicon-Via)) 및 보조 관통 전극(28s)을 포함하는 관통 전극(28)에 의하여 전기적으로 연결될 수 있다. 또한 제1 반도체 칩(10)과 제2 반도체 칩(20)은 각각의 관통 전극(28) 사이에 형성되는 도전성의 칩간 범프(52)를 더 포함할 수 있다.
도 32는 본 발명의 제6 실시 예에 따른 반도체 패키지의 제조를 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 32를 참조하면, 개구부(150)를 통하여 제1 반도체 칩(10)에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)과 범프(53)를 통하여 전기적으로 연결될 수 있다. 보조 반도체 칩(30)의 활성면은 제1 반도체 칩(10)을 향하는 면과 반대 면일 수 있다. 보조 반도체 칩(30)은 보조 반도체 칩(30)을 관통하는 제2 관통 전극(38)을 포함할 수 있다.
보조 반도체 칩(30)은 보조 관통 전극(28s)과 제2 관통 전극(38)이 대응하도록 제1 반도체 칩(10)에 부착될 수 있다. 따라서 제1 반도체 칩(10)의 보조 관통 전극(28s)과 보조 반도체 칩(30)의 제2 관통 전극(38) 사이에 범프(53)가 배치되어, 제1 반도체 칩(10)과 보조 반도체 칩(30) 사이를 전기적으로 연결할 수 있다. 즉, 제1 반도체 칩(10), 제2 반도체 칩(20) 및 보조 반도체 칩(30)은 보조 관통 전극(28s)과 제2 관통 전극(38)에 의하여 전기적으로 연결될 수 있다.
도 33은 본 발명의 제6 실시 예에 따른 반도체 패키지의 제조를 위한 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 33을 참조하면, 제2 반도체 칩(20)과 단 리드(120a) 사이 또는 보조 반도체 칩(30)과 장 리드(120e) 사이를 전기적으로 연결하는 본딩 와이어(42 또는 46)를 형성한다.
제1 반도체 칩(10), 제2 반도체 칩(20) 및 보조 반도체 칩(30)이 제1 관통 전극(28)과 제2 관통 전극(38)에 의하여 전기적으로 연결되는 경우, 제2 반도체 칩(20)과 단 리드(120a) 사이를 연결하는 본딩 와이어(42) 또는 보조 반도체 칩(30)과 장 리드(120e) 사이를 전기적으로 연결하는 본딩 와이어(46) 중 하나는 생략될 수 있다.
도 34는 본 발명의 제6 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 34를 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
도 35 내지 도 38은 본 발명의 제7 실시 예에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도들이다.
도 35는 본 발명의 제7 실시 예에 따른 반도체 패키지의 제조를 위한 제1 반도체 칩 및 제2 반도체 칩을 적층하는 단계를 나타내는 단면도이다.
도 35를 참조하면, 개구부(150)가 형성된 다이패들(110)의 제1 면(102) 상에 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 부착한다. 제1 반도체 칩(10)은 접착층(60)에 의하여 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)은 개구부(150)의 일부를 가리도록 다이패들(110) 상에 부착될 수 있다. 제1 반도체 칩(10)과 복수개의 제2 반도체 칩(22)은 동일한 중심축을 가지도록 수직 적층될 수 있다.
제1 반도체 칩(10)과 제2 반도체 칩(20)은 관통 전극(28, through-electrode 또는 TSV(Through-Silicon-Via))에 의하여 전기적으로 연결될 수 있다. 또한 제1 반도체 칩(10)과 제2 반도체 칩(20)은 각각의 관통 전극(28) 사이에 형성되는 도전성의 칩간 범프(52)를 더 포함할 수 있다.
도 36은 본 발명의 제7 실시 예에 따른 반도체 패키지의 제조를 위한 보조 반도체 칩을 부착하는 단계를 나타내는 단면도이다.
도 36을 참조하면, 개구부(150)를 통하여 제1 반도체 칩(10)에는 보조 반도체 칩(30)이 부착된다. 즉, 보조 반도체 칩(30)은 제1 반도체 칩(10)의 다이패들(110)을 향하는 면 상에 부착될 수 있다.
이 경우, 보조 반도체 칩(30)은 개구부(150)을 통하여 노출되는 반도체 칩(10) 상에 부착된 접착층(60)에 의하여 반도체 칩(10) 상에 부착될 수 있다. 따라서 보조 반도체 칩(30)을 반도체 칩(10) 상에 부착하기 위하여 별도의 접착 물질을 사용하지 않을 수 있다.
보조 반도체 칩(30)은 제1 반도체 칩(10)에 의하여 노출되는 개구부(150)의 부분 및 가려지는 개구부(150)의 부분에 걸치도록 배치될 수 있다. 즉, 다이패들(100)의 제1 면(102) 상에서 보조 반도체 칩(30)의 일부분이 노출되도록 배치될 수 있다.
도 37은 본 발명의 제7 실시 예에 따른 반도체 패키지의 제조를 위한 본딩 와이어를 형성하는 단계를 나타내는 단면도이다.
도 37을 참조하면, 본딩 와이어(42, 44, 46)을 형성하여 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30) 및 리드(120) 사이를 전기적으로 연결한다. 본딩 와이어(42, 44, 46)는 리드프레임(100)의 동일 면상, 즉 제1 면(102) 상에 모두 형성될 수 있다.
도 29에서 보인 본 발명의 제5 실시 예는 제2 반도체 칩(20)과 보조 반도체 칩(30) 사이를 직접 본딩 와이어로 연결하지 않고 리드(120)를 통하여 연결되나, 도 37에서 보인 본 발명의 제7 실시 예는 제2 반도체 칩(20)과 보조 반도체 칩(30) 사이를 직접 연결하는 제2 본딩 와이어가 추가적으로 형성될 수 있다.
이와 같이, 제1 반도체 칩(10), 제2 반도체 칩(20) 및 보조 반도체 칩(30) 사이의 전기적 연결은 도시한 형태에 한정되지 않고, 필요한 전기적 연결 및 성능을 달성할 수 있는 한 다양한 형태로 본딩 와이어를 연결할 수 있다.
도 38은 본 발명의 제7 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 38을 참조하면, 제1 반도체 칩(10), 제2 반도체 칩(20), 보조 반도체 칩(30), 다이패들(110), 본딩 와이어(42, 44, 46) 및 리드(120)의 일부분을 감싸는 몰딩층(80)이 형성되어 반도체 패키지(1)를 형성한다. 몰딩층(80)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
도 39는 본 발명의 제8 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 39를 참조하면, 반도체 칩(1)은 다이패들(110)의 양면에 각각 적층된 제1 반도체 칩 (10a) 및 제2 반도체 칩(20a)과 제3 반도체 칩(10b) 및 제4 반도체 칩(20b)을 포함한다. 이 경우, 보조 반도체 칩(30)은 다이패들(110)의 제1 면(102)에 적층된 제1 반도체 칩(10a)과 제2 반도체 칩(20a)은 물론, 제2 면(104)에 적층된 제3 반도체 칩(10b)과 제4 반도체 칩(20b)에 대해서도, 데이터를 보장하고, 수명을 극대화하며 성능을 향상시켜주기 위한 기능을 수행할 수 있다.
리드프레임의 동일한 면상에 많은 수의 반도체 칩을 적층하는 데에는 본딩 와이어의 연결 등 여러 가지 어려움이 있을 수 있다. 이럴 경우 리드프레임의 양면에 각각 별도로 복수의 반도체 칩을 적층하고, 동일한 보조 반도체 칩에 의하여 제어 기능을 수행하도록 할 수 있다. 이와 같은 양면 적층 패키지의 경우에도, 보조 반도체 칩(30)이 사용되어도 반도체 패키지(1)의 전체 두께를 증가시키지 않을 수 있다.
여기에서는 도 26에서 보인 본 발명의 제4 실시 예에 따른 반도체 패키지(1)의 형태를 양면 적층형으로 변경한 것이 개시되었으나, 도 14, 도 20, 도 30 또는 도 38에서 보인 본 발명의 제2 실시 예, 제3 실시 예, 제5 실시 예 또는 제7 실시 예에 따른 반도체 패키지(1)의 형태를 양면 적층형으로 변경하는 것 또한 가능하다.
도 40은 본 발명의 제9 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 40을 참조하면, 반도체 패키지는 제1 패키지(1) 및 제2 패키지(2)를 포함한다.
제1 패키지(1)는 제1 개구부(150-1)가 형성되는 제1 다이패들(110-1)과 제1 다이패들(110-1) 주위에 배치되는 복수 개의 제1 리드(120-1)를 포함하는 제1 리드프레임을 포함한다. 제1 반도체 칩(10-1)은 제1 다이패들(110-1)에 부착되며 제1 개구부(150-1)의 적어도 일부를 가릴 수 있다. 또한 적어도 하나의 제2 반도체 칩(20-1)은 제1 반도체 칩(10-1) 상에 적층될 수 있다. 제1 보조 반도체 칩(30-1)은 제1 개구부(150-1)를 통하여 제1 반도체 칩(10-1)에 부착될 수 있다. 또한 제1 다이패들(110-1), 제1 반도체 칩(10-1), 제2 반도체 칩(20-1), 제1 보조 반도체 칩(30-1) 및 제1 리드(120-1)의 일부분은 제1 몰딩층(80-1)에 의하여 감싸질 수 있다.
제1 패키지(1)에 포함되는 제1 개구부(150-1), 제1 다이패들(110-1), 제1 리드(120-1), 제1 보조 반도체 칩(30-1) 및 제1 몰딩층(80-1)은 각각 개구부(150-1), 다이패들(110-1), 리드(120-1), 보조 반도체 칩(30-1) 및 몰딩층(80-1)으로 호칭될 수 있다.
제2 패키지(2)는 제2 다이패들(110-2)과 제2 다이패들(110-2) 주위에 배치되는 복수 개의 제2 리드(120-2)를 포함하는 제2 리드프레임를 포함한다. 제3 반도체 칩(10-2)은 제2 다이패들(110-2)에 부착되며 적어도 하나의 제4 반도체 칩(20-2)은 제3 반도체 칩(10-2) 상에 부착되어 적층될 수 있다. 제2 다이패들(110-2), 제3 반도체 칩(10-2), 제4 반도체 칩(20-2) 및 제2 리드(120-2)의 일부분은 제2 몰딩층(80-2)에 의하여 감싸질 수 있다.
제1 패키지(1)와 제2 패키지(2)는 제1 리드(120-1)가 제2 리드(120-2) 상에 접촉하여, 하나의 반도체 패키지로 작용하는 패키지 온 패키지(PoP, Package on Package) 형태일 수 있다.
이와 같이 패키지 온 패키지 형태로 반도체 패키지를 제조하면, 반도체 패키지에 포함되는 전체 반도체 칩들 중 일부를 부분 패키지로 형성한 후 KGP(Known-Good-Package) 여부를 검사할 수 있다. 따라서, 불량인 반도체 칩과 함께 패키지로 형성되어 버려지는 정상(Good) 반도체 칩을 개수를 최소화할 수 있다. 이를 통하여 반도체 패키지의 수율을 향상시킬 수 있다.
제1 패지키(1)는 2개의 반도체 칩(10-1, 20-1)을 포함하는 것으로 도시되었으나, 도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38 또는 도 39에서 보인 본 발명의 제1 내지 제8 실시 예에 다른 반도체 패키지(1)는 모두 적용 가능하다.
또한 제1 패키지(1) 또는 제2 패키지(2)는 각각 2개의 반도체 칩(10-1 및 20-1 또는 10-2 및 20-2)을 포함하는 것으로 도시되었으나, 그 개수에는 제한이 없다.
제1 패키지(1)는 제1 보조 반도체 칩(30-1)을 포함하나, 제2 패키지는 별도의 보조 반도체 칩을 포함하지 않을 수 있다. 이 경우, 제1 패키지(1) 및 제2 패키지(2)에 포함된 반도체 칩들, 즉 제1 내지 제4 반도체 칩(10-1, 20-1, 10-2, 20-2)은 모두 제1 보조 반도체 칩(30-1)에 의하여 제어될 수 있다.
제1 내지 제4 반도체 칩(10-1, 20-1, 10-2, 20-2)이 NAND 플래시 메모리 칩인 경우, 제1 보조 반도체 칩(30-1)은 제1 내지 제4 반도체 칩(10-1, 20-1, 10-2, 20-2)을 위하여 웨어 레벨링(wearing-leveling), 에러 보정 부호(ECC, Error Correcting Code), 또는 불량 블록 제어 등를 수행하는 반도체 칩일 수 있다. 즉 제1 보조 반도체 칩(30-1)은 제1 내지 제4 반도체 칩(10-1, 20-1, 10-2, 20-2) 모두의 데이터를 보장하고, 수명을 극대화하며 성능을 향상시켜주기 위한 기능을 수행하는 반도체 칩일 수 있다.
도 41은 본 발명의 제10 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 41을 참조하면, 반도체 패키지는 제1 패키지(1a) 및 제2 패키지(1b)를 포함한다. 도 40에서 보인 제2 패키지(2)와 달리, 도 41에서 보이는 제2 패키지(1b)는 별도의 제2 보조 반도체 칩(30b)을 포함한다. 따라서 제2 패키지(1b)의 제2 다이패들(110b)은 제2 개구부(150b)를 포함한다.
제1 패키지(1a) 및 제2 패키지(1b)는 각각 도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38 또는 도 39에서 보인 본 발명의 제1 내지 제8 실시 예에 다른 반도체 패키지(1)는 모두 적용 가능하다.
즉, 제1 패키지(1a)에 포함된 제1 반도체 칩(10a) 및 제2 반도체 칩(20a)과 제2 패키지(1b)에 포함된 제3 반도체 칩(10b) 및 제4 반도체 칩(20b)은 각각 별도의 보조 반도체 칩, 즉 제1 보조 반도체 칩(30a)과 제2 보조 반도체 칩(30b)에 의하여 제어될 수 있다.
제1 패키지(1a)의 제1 리드(120a) 중 일부는 절단되어 제1 절단부(120a-X)를 형성할 수 있다. 또한 도시하지는 않았으나 유사하게 제2 패키지(1b)의 제2 리드(120b) 중 일부도 절단되어 제2 절단부(미도시)를 형성할 수 있다. 제1 절단부(120a-X)가 형성된 제1 리드(120a)와 접촉한 제2 리드(120b)는, 제1 패키지(1a)와는 무관하게 제2 패키지(1b)와 외부 사이를 전기적으로 연결할 수 있다. 반대로 상기 제2 절단부가 형성된 제2 리드(120b)와 접촉한 제1 리드(120a)는, 제2 패키지(1b)와는 무관하게 제1 패키지(1a)와 외부 사이를 전기적으로 연결할 수 있다.
이때, 제1 보조 반도체 칩(30a)과 제1 리드(120a) 사이에 형성된 본딩 와이어(46a)는 제1 절단부(120a-X)가 형성된 제1 리드(120a)와 연결된 것처럼 도시되었으나, 이는 각 구성 요소에 대한 설명을 편리하기 위함일 뿐 이에 한정되지는 않는다.
즉, 제2 보조 반도체 칩(30b)과 제2 리드(120b) 사이에 형성된 본딩 와이어(46b)가 절단되지 않은 제2 리드(120b)와 연결된 것과 같이, 제1 보조 반도체 칩(30a)과 제1 리드(120a) 사이에 형성된 본딩 와이어(46a)는 인접한 절단되지 않은 제1 리드(120a)와 연결될 수 있다.
도 42는 본 발명의 제11 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 42를 참조하면, 반도체 패키지(3)는 개구부(250)가 형성된 절연층(210), 절연층(210)의 내부, 상면(212) 및 하면(214) 각각에 형성된 도전성 배선(220), 절연층(210)의 내부에 형성되고 절연층(210)의 상면(214) 및 하면(214) 각각에 형성된 도전성 배선(222, 224) 간을 선택적으로 연결하는 금속층(230)을 포함하는 인쇄회로기판(200)을 포함한다.
절연층(210)은 예를 들면, 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘 또는 유리로 이루어질 수 있다.
절연층(210)의 상면(212)에 형성된 도전성 배선(222) 중 일부는 본딩 패드일 수 있다. 또한 절연층(210)의 하면(214)에 형성된 도전성 배선(224) 중 일부는 솔더 패드일 수 있다. 상기 솔더 패드에는 솔더볼(240)이 부착될 수 있다.
또한 인쇄회로기판(200)의 절연층(210)의 상면(214)의 반도체 칩 부착 영역(200-C1) 상에는 개구부(250)의 일부를 가리도록 반도체 칩(10)이 부착된다. 또한 개구부(250)를 통하여 반도체 칩(10) 상에 보조 반도체 칩(30)이 부착된다.
도 6 및 도 42를 함께 참조하면, 도 6에서 보인 반도체 패키지(1)는 다이패들(110) 및 리드(120)를 포함하는 리드프레임을 사용하나, 도 42에서 보인 반도체 패키지(3)는 인쇄회로기판(200)을 포함한다.
따라서 도 6에서 보인 반도체 패키지(1)에서 본딩 와이어(42, 44, 46)가 연결되는 리드(120)에 해당하는 부분은 도 42에서 보인 반도체 패키지(3)에서는 절연층(210)의 상면(212)에 형성된 도전성 배선(222)의 일부분인 본딩 패드일 수 있다.
또한 도 6에서 보인 반도체 패키지(1)는 리드(120)를 통하여 외부 장치와 연결될 수 있으나, 도 42에서 보인 반도체 패키지(3)는 솔더볼(240)을 통하여 외부 장치와 연결될 수 있다.
이와 같은 차이 외에 여러 부분에서 도 6에서 보인 반도체 패키지(1)와 도 42에서 보인 반도체 패키지(3)는 공통점을 가지고 있다. 따라서 공통되는 내용은 생략한다.
도 42에서 보인 반도체 패키지(3)가 포함하는 인쇄회로기판(200)의 개구부(250)는 도 1 내지 도 2에서 보인 리드프레임(100a, 100b)가 가지는 개구부(150)와 유사한 형태를 가진다. 그러나 도 3 내지 도 4에서 보인 리드프레임(100c, 100d)가 가지는 개구부(150)와 유사한 형태를 가지는 인쇄회로기판을 반도체 패키지(3)에 대신 적용하는 것 또한 가능할 수 있다.
도 43은 본 발명의 일 실시 예에 따른 메모리 카드를 보여주는 개략도이다.
도 43을 참조하면, 메모리 카드(900)는 하우징(930)에 내장된 제어기(910) 및 메모리(920)를 포함할 수 있다. 제어기(910) 및 메모리(920)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(910)의 명령에 따라서 메모리(920) 및 제어기(910)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(900)는 메모리(920)에 데이터를 저장하거나 또는 메모리(920)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(920)는 도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38, 도 39, 도 40, 도 41 또는 도 42에서 설명한 반도체 패키지 중 어느 하나의 반도체 패키지를 포함할 수 있다. 이러한 메모리 카드(900)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(900)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38, 도 39, 도 40, 도 41 또는 도 42에서 설명한 반도체 패키지를 메모리(920)로 사용하는 경우, 메모리 카드(900)는 그 두께 또는 부피를 최소화할 수 있다.
도 44는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 44를 참조하면, 전자 시스템(1000)은 프로세서(1010), 입/출력 장치(1030) 및 메모리 칩(1020)을 포함할 수 있고, 이들은 버스(1040)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1010)는 프로그램을 실행하고, 전자 시스템(1000)을 제어하는 역할을 할 수 있다. 입/출력 장치(1030)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1030)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(1020)은 프로세서(1010)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(1020)은 도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38, 도 39, 도 40, 도 41 또는 도 42에서 설명한 반도체 패키지 중 어느 하나의 반도체 패키지를 포함할 수 있다.
전자 시스템(1000)은 메모리 칩(1020)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
도 6 내지 9, 도 14, 도 20, 도 26, 도 30, 도 34, 도 38, 도 39, 도 40, 도 41 또는 도 42에서 설명한 반도체 패키지를 메모리 칩(1020)으로 사용하는 경우, 전자 시스템(1000)는 그 두께 또는 부피를 최소화할 수 있다.
1 : 반도체 패키지, 10 : 제1 반도체 칩, 20 : 제2 반도체 칩, 30 : 보조 반도체 칩, 60 : 접착층, 100 : 리드프레임, 110 : 다이패들, 120 : 리드, 150 : 개구부,

Claims (37)

  1. 개구부(opening)가 형성되며 양측에 제1 에지 및 제2 에지를 가지는 다이패들(die paddle)과 상기 다이패들 주위에 배치되는 복수개의 리드를 포함하며 서로 반대되는 제1 면과 제2 면을 가지는 리드프레임;
    상기 제1 면 상의 상기 다이패들 상에 안착되며, 상기 개구부의 적어도 일부를 가리는 제1 반도체 칩; 및
    상기 개구부를 통하여 노출되는 상기 제1 반도체 칩 상에 부착되는 보조 반도체 칩을 포함하며,
    상기 개구부는 상기 제1 에지로부터 리세스(recess)된 형태인 반도체 패키지.
  2. 제1 항에 있어서,
    상기 보조 반도체 칩의 두께는 상기 다이패들의 두께보다 얇거나 같은 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 보조 반도체 칩의 상면의 면적은 상기 제1 반도체 칩의 상면의 면적보다 작은 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 보조 반도체 칩은,
    상기 개구부의 상기 제1 반도체 칩에 의하여 가려지는 부분과 노출되는 부분에 걸치도록 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 개구부의 상기 제1 반도체 칩에 의하여 노출되는 부분에 배치되는 상기 보조 반도체 칩의 부분으로부터 상기 리드까지를 전기적으로 연결하는 본딩 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서,
    복수 개의 상기 리드 중 적어도 일부분은 상기 개구부 내로 연장되는 것을 특징으로 하는 반도체 패키지.
  12. 삭제
  13. 제1 항에 있어서,
    상기 제1 반도체 칩 중 상기 다이패들을 향하는 일면에 부착되는 접착층을 더 포함하며,
    상기 보조 반도체 칩은 상기 접착층에 의하여 상기 제1 반도체 칩에 부착되는 것을 특징으로 하는 반도체 패키지.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
KR1020100077815A 2010-08-12 2010-08-12 리드 프레임 및 이를 갖는 반도체 패키지 KR101695352B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100077815A KR101695352B1 (ko) 2010-08-12 2010-08-12 리드 프레임 및 이를 갖는 반도체 패키지
US13/072,746 US8338962B2 (en) 2010-08-12 2011-03-27 Semiconductor package substrate and semiconductor package having the same
CN201110234077.1A CN102376670B (zh) 2010-08-12 2011-08-12 半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100077815A KR101695352B1 (ko) 2010-08-12 2010-08-12 리드 프레임 및 이를 갖는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20120015592A KR20120015592A (ko) 2012-02-22
KR101695352B1 true KR101695352B1 (ko) 2017-01-12

Family

ID=45564227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100077815A KR101695352B1 (ko) 2010-08-12 2010-08-12 리드 프레임 및 이를 갖는 반도체 패키지

Country Status (3)

Country Link
US (1) US8338962B2 (ko)
KR (1) KR101695352B1 (ko)
CN (1) CN102376670B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508908A (zh) 2012-09-20 2020-08-07 斯莱戈科技公司 极薄封装
TWI500130B (zh) * 2013-02-27 2015-09-11 矽品精密工業股份有限公司 封裝基板及其製法暨半導體封裝件及其製法
US20170047274A1 (en) * 2015-08-12 2017-02-16 Texas Instruments Incorporated Double Side Heat Dissipation for Silicon Chip Package
US20190355700A1 (en) * 2016-12-28 2019-11-21 Intel Corporation Techniques for windowed substrate integrated circuit packages
CN110444528B (zh) 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
US11348863B2 (en) * 2018-12-12 2022-05-31 Stmicroelectronics, Inc. Semiconductor package having a semiconductor die on a plated conductive layer
CN110648991B (zh) * 2019-09-30 2021-08-31 华天科技(南京)有限公司 一种用于框架封装芯片的转接板键合结构及其加工方法
CN111540725B (zh) * 2020-07-10 2021-09-14 甬矽电子(宁波)股份有限公司 引线框架、方形扁平无引脚封装结构及封装方法
CN112701050B (zh) * 2020-12-22 2022-04-22 杰群电子科技（东莞）有限公司 一种内嵌元件的封装方法及封装结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100681263B1 (ko) * 2006-01-17 2007-02-09 삼성전자주식회사 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893726A (en) * 1997-12-15 1999-04-13 Micron Technology, Inc. Semiconductor package with pre-fabricated cover and method of fabrication
KR20030047405A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 멀티 칩 패키지와 그 제조 방법
US6713857B1 (en) * 2002-12-05 2004-03-30 Ultra Tera Corporation Low profile stacked multi-chip semiconductor package with chip carrier having opening and fabrication method of the semiconductor package
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
KR20070038798A (ko) 2005-10-07 2007-04-11 삼성전자주식회사 확장형 적층 반도체 패키지 및 이의 제조 방법
US7501697B2 (en) * 2006-03-17 2009-03-10 Stats Chippac Ltd. Integrated circuit package system
US7420269B2 (en) 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7550834B2 (en) 2006-06-29 2009-06-23 Sandisk Corporation Stacked, interconnected semiconductor packages
KR20080002449A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 패키지 인 패키지
KR100875955B1 (ko) 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
KR101473313B1 (ko) 2007-04-04 2014-12-17 삼성전자주식회사 적층 패키지, 그의 제조 방법 및 적층 패키지를 갖는디지털 기기
KR100885924B1 (ko) * 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
JP5150243B2 (ja) 2007-12-27 2013-02-20 株式会社東芝 半導体記憶装置
KR100920052B1 (ko) * 2008-01-02 2009-10-07 주식회사 하이닉스반도체 반도체 패키지용 리드 프레임

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100681263B1 (ko) * 2006-01-17 2007-02-09 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
CN102376670B (zh) 2015-11-25
US20120038035A1 (en) 2012-02-16
US8338962B2 (en) 2012-12-25
CN102376670A (zh) 2012-03-14
KR20120015592A (ko) 2012-02-22

Similar Documents

Publication Publication Date Title
KR101695352B1 (ko) 리드 프레임 및 이를 갖는 반도체 패키지
JP5447904B2 (ja) マルチチップパッケージシステムおよびその製造方法
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
US7687899B1 (en) Dual laminate package structure with embedded elements
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
US8873245B2 (en) Embedded chip-on-chip package and package-on-package comprising same
US20080042253A1 (en) Stack type ball grid array package and method for manufacturing the same
KR20060074796A (ko) 반도체 소자 패키지
KR20160131170A (ko) 팬-아웃 메모리 패키지를 포함하는 패키지 온 패키지 타입의 반도체 장치
KR102116979B1 (ko) 적층 반도체 패키지
US20060284298A1 (en) Chip stack package having same length bonding leads
KR20170008588A (ko) 에스오씨 및 메모리칩들이 적층된 반도체 패키지
US9305912B2 (en) Stack package and method for manufacturing the same
US6856027B2 (en) Multi-chips stacked package
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
KR101995891B1 (ko) 스택 패키지 및 그 제조방법
KR20160047841A (ko) 반도체 패키지
US8829665B2 (en) Semiconductor chip and stack package having the same
KR20110055985A (ko) 스택 패키지
KR100650770B1 (ko) 플립 칩 더블 다이 패키지
KR20060074714A (ko) 칩 스택 패키지
KR101019705B1 (ko) 반도체 패키지 제조용 기판 및 이를 이용한 반도체 패키지
KR20060068971A (ko) 적층 패키지
KR20060075432A (ko) 스택 패키지
KR20090011966A (ko) 스택 패키지 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 4