KR101473313B1 - 적층 패키지, 그의 제조 방법 및 적층 패키지를 갖는디지털 기기 - Google Patents

적층 패키지, 그의 제조 방법 및 적층 패키지를 갖는디지털 기기 Download PDF

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Abstract

칩 적층 패키지는 기판, 반도체 칩들, 봉지층 및 컨트롤러를 포함한다. 기판은 배선 패턴을 갖는다. 반도체 칩들은 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결된다. 봉지층은 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지한다. 컨트롤러는 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비된다. 또한, 컨트롤러는 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 갖는다.

Description

적층 패키지, 그의 제조 방법 및 적층 패키지를 갖는 디지털 기기{stacked package, method of manufacturing the same, and digital device having the stacked package}
본 발명은 적층 패키지, 그 제조 방법 및 적층 패키지를 갖는 디지털 기기에 관한 것으로, 보다 상세하게는 다수의 반도체 칩이 적층된 적층 패키지, 그 제조 방법, 및 적층 패키지를 갖는 디지털 기기에 관한 것이다.
일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘 웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
최근 메모리 용량의 증가하는 속도가 점차 빨라지고 있다. 또한, 멀티 미디어(multi media)의 요구나 디지털 기기의 사용이 급격해지면서 시장에서 요구하는 메모리 용량의 크기가 더욱 커지고 있다. 따라서, 상기 패키지 공정은 반도체 칩의 고밀도 실장을 실현하는 방향으로 발전하고 있다. 반도체 칩의 고밀도 실장을 실현 하기 위한 패키지로 복수의 반도체 칩을 적층하여 실장한 칩 적층 패키지가 있다.
그러나, 상기 칩 적층 패키지는 조립 후 테스트 수율이 떨어지는 문제점이 있다. 즉, 하나의 반도체 칩이 패키징된 반도체 패키지에 비하여 다수의 반도체 칩이 패키징된 칩 적층 패키지는 조립 후 테스트 수율이 상대적으로 떨어진다. 또한, 멀티 칩 패키지 내의 모든 반도체 칩에서 불량이 발생하기보다는 하나의 반도체 칩에서 불량이 발생하여 칩 적층 패키지를 불량으로 만든다. 조립이 모두 완료된 상태에서 불량인 반도체 칩을 포함되어 칩 적층 패키지가 불량으로 처리된 경우에, 불량인 반도체 칩만을 칩 적층 패키지에서 분리하는 것이 가장 바람직하다. 그러나, 칩 적층 패키지는 대부분 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 봉지재로 반도체 칩들이 봉합되기 때문에, 칩 적층 패키지를 파괴하지 않고는 불량 반도체 칩을 제거할 수 없다. 따라서, 양호한 반도체 칩을 포함하는 칩 적층 패키지가 불량품으로 처리되는 문제점이 있다.
본 발명의 실시예들은 적층된 반도체 칩들 중 일부가 불량이더라도 나머지 사용 가능한 칩을 선택적으로 이용할 수 있는 적층 패키지를 제공한다.
또한, 본 발명의 실시예들은 상기 적층 패키지를 제조하기 위한 방법을 제공한다.
아울러, 본 발명의 실시예들은 상기 적층 패키지를 갖는 디지털 기기를 제공한다.
본 발명의 일 견지에 따른 칩 적층 패키지는 기판, 반도체 칩들, 봉지층 및 컨트롤러를 포함한다. 기판은 배선 패턴을 갖는다. 반도체 칩들은 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결된다. 봉지층은 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지한다. 컨트롤러는 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비된다. 또한, 컨트롤러는 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는다.
본 발명의 일 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면 또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩과 상기 배선 패턴은 본딩 와이어 또는 플러그에 의해 연결될 수 있다. 또한, 상기 컨트롤러와 상기 배선 패 턴은 도전성 범프에 의해 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 컨트롤러는 반도체 칩들의 동작을 제어하는 로직 칩을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 컨트롤러는 상기 셀렉트 기능을 갖는 별도의 셀렉트 칩을 포함하고, 상기 셀렉트 칩은 상기 컨트롤러에 형성된 수용홈에 착탈 가능하게 수용될 수 있다. 상기 셀렉트 칩은 롬(ROM) 또는 에스램(SRAM)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면에 형성된 외부접속단자를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 칩 적층 패키지의 제조 방법에 따르면, 배선 패턴을 갖는 기판의 상부면에 상기 배선 패턴과 연결되도록 적층된 다수의 반도체 칩을 구비한다. 상기 기판 상부면에 상기 반도체 칩들을 봉지하는 봉지층을 형성한다. 상기 반도체 칩들을 불량 여부를 확인하기 위해 상기 반도체 칩들을 테스트한다. 상기 반도체 칩들의 동작을 제어하는 로직 칩, 및 상기 테스트 결과에 따라 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 갖는 컨트롤러를 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비한다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 테스트 결과에 따른 상기 작동 가능한 반도체 칩을 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 표시하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 컨트롤러를 구비하는 단계는 상기 로 직 칩과 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 컨트롤러에 일체로 형성하는 단계를 포함할 수 있다. 또는, 상기 컨트롤러를 구비하는 단계는 상기 컨트롤러에 상기 셀렉트 칩을 착탈 가능하게 수용하는 수용홈을 형성하는 단계, 및 상기 작동 가능한 반도체 칩을 선택하도록 프로그램된 상기 셀렉트 칩을 상기 배선 패턴과 연결되도록 상기 수용홈에 삽입하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 칩들은 와이어 본딩 또는 플러그에 의해 상기 기판의 배선 패턴과 연결될 수 있다. 또한, 상기 컨트롤러는 플립칩 본딩에 의해 상기 기판에 연결될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제조 방법은 상기 기판의 하부면에 외부접속단자를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 칩 적층 패키지는 기판, 반도체 칩들, 봉지층, 로직 칩 및 셀렉트 칩을 포함한다. 기판은 배선 패턴을 갖는다. 반도체 칩들은 상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결된다. 봉지층은 상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지한다. 로직 칩은 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들의 동작을 제어한다. 셀렉트 칩은 상기 기판의 하부면에 상기 로직 칩과 별도로 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택한다.
본 발명의 일 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면 또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부 를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 칩 적층 패키지는 상기 기판의 하부면에 형성된 외부접속단자를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 칩 적층 패키지의 제조 방법에 따르면, 배선 패턴을 갖는 기판의 상부면에 상기 배선 패턴과 연결되도록 적층된 다수의 반도체 칩을 구비한다. 상기 기판 상부면에 상기 반도체 칩들을 봉지하는 봉지층을 형성한다. 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 상기 반도체 칩들을 제어하는 로직 칩을 구비한다. 상기 반도체 칩들을 불량 여부를 확인하기 위해 상기 반도체 칩들을 테스트한다. 상기 테스트 결과에 따라 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 칩을 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비한다.
본 발명의 일 실시예에 따르면, 상기 제조 방법은 상기 테스트 결과에 따른 상기 작동 가능한 반도체 칩을 상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 표시하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 멀티 칩 패키지는 실장 보드, 제 1 패키지, 제 2 패키지 및 몰딩 부재를 포함한다. 제 2 패키지는 상기 실장 보드의 상부에 배치되며, 상기 실장 보드와 전기적으로 연결되며 복수의 반도체 칩들을 갖는다. 제 1 패키지는 상기 실장 보드와 제 2 패키지 사이에 개재되며, 상기 복수의 반도체 칩들 중에서 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는다. 몰딩 부재는 상기 실장 보드 상에 상기 제 1 패키지와 상기 제 2 패키지를 전체적으로 몰딩 한다.
본 발명의 일 실시예에 따르면, 멀티 스택 패키지는 상기 제 2 패키지의 하부면 및/또는 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 패키지는 볼-그리드-어레이(BGA), 란드-그리드-어레이(LGA), TSOP(thin small outline package) 또는 QFP(quad flat package)를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 2 패키지는 볼-그리드-어레이(BGA) 또는 TSOP(thin small outline package)를 포함할 수 있다.
본 발명의 또 다른 견지에 따른 디지털 기기는 몸체, 및 적층 패키지를 포함한다. 적층 패키지가 상기 몸체에 내장된다. 적층 패키지는 배선 패턴을 갖는 기판, 상기 기판의 상부면에 적층되며 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩들, 상기 기판의 상부면에 구비되며 상기 반도체 칩들을 봉지하는 봉지층, 및 상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 컨트롤러를 포함한다.
이와 같이 구성된 본 발명에 따르면, 상기 셀렉트 칩을 이용하여 상기 반도체 칩들 중 사용 불능인 칩을 제외한 사용 가능한 칩을 선택할 수 있다. 따라서, 상기 칩 적층 패키지의 수율을 높일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 칩 적층 패키지 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
칩 적층 패키지
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 칩 적층 패키지(100)는 기판(110), 다수의 반도체 칩(120), 다수의 접착층(130), 본딩 와이어(140), 봉지층(150), 컨트롤러(190), 표시부(195) 및 다수의 외부접속단자(180)를 포함한다.
상기 기판(110)은 평판 형태를 갖는다. 배선 패턴(112)은 상기 기판(110)에 구비된다. 일 예로, 상기 배선 패턴(112)은 상기 기판(110)의 상부면에 형성된다. 다른 예로, 상기 배선 패턴(112)은 상기 기판(110)의 상부면 및 하부면에 형성된다. 상기 기판(110)의 예로는 인쇄회로기판, 테이프 배선 기판, 세라믹 기판 등을 들 수 있다.
상기 반도체 칩(120)들은 상기 기판(110)의 상부면에 적층되어 구비된다. 제 1 전극 패드(122)들은 각 반도체 칩(120)의 상부면에 구비된다. 일 예로, 상기 제 1 전극 패드(122)들은 각 반도체 칩(120)의 상부면 가장자리를 따라 배치된다.
상기 접착층(130)들은 상기 기판(110)의 상부면과 상기 반도체 칩(120)들 중 최하부에 배치된 반도체 칩(120) 사이 및 상기 반도체 칩(120)들 사이에 개재된다. 상기 접착층(130)들은 상기 제 1 전극 패드(122)들을 노출시키는 개구부를 갖는다. 상기 접착층(130)들은 절연 물질로 이루어진다. 상기 접착층(130)의 예로는 에폭시, 접착제, 테이프 등을 들 수 있다.
상기 도전성 와이어(140)들은 상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 도전성 와이어(140)의 예로는 골드 와이어(Au wire) 또는 알루미늄 와이어(Al wire) 등을 들 수 있다.
상기 봉지층(150)은 상기 기판(110)의 상부면에 구비되며, 상기 반도체 칩(120)들 및 상기 도전성 와이어(140)들을 커버한다. 상기 봉지층(150)은 상기 반도체 칩(120)들 및 상기 도전성 와이어(140)들을 충격 등의 외부 환경으로부터 보호한다. 상기 봉지층(150)의 예로는 액상 봉지재(Glop top) 또는 에폭시몰딩컴파운드 등을 들 수 있다.
컨트롤러(190)는 기판(110)의 하부면에 구비된다. 본 실시예에서, 컨트롤러(190)는 로직 칩(160)과 셀렉트 칩(170)을 포함한다.
로직 칩(160)은 기판(110)의 좌측 하부면에 구비되어, 반도체 칩(120)들의 동작을 제어한다. 상기 로직 칩(160)의 예로는 중앙처리장치(central processing unit, CPU), 컨트롤러, 주문형 반도체(application specific integrated circuit, ASIC) 등을 들 수 있다. 로직 칩(160)은 로직 칩(160)의 상부면에 형성된 제2 전극 패드(미도시)들을 갖는다. 일 예로, 상기 제2 전극 패드들은 상기 로직 칩(160)의 상부면을 가로질러 배치된다.
제 1 도전성 범프(162)는 상기 로직 칩(160)의 제2 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 1 도전성 범프(162)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결될 수 있다.
상기 셀렉트 칩(170)은 상기 기판(110)의 우측 하부면에 구비된다. 상기 셀렉트 칩(170)의 예로는 롬(ROM) 또는 에스램(SRAM)을 들 수 있다. 상기 셀렉트 칩(170)은 상기 반도체 칩(120)들 중 테스트에 의해 불량으로 확인된 반도체 칩(110)을 제외한 사용 가능한 반도체 칩(120)에 대응하는 프로그램이 로딩될 수 있다. 따라서, 상기 셀렉트 칩(170)은 사용 가능한 반도체 칩(120)들만을 선택할 수 있다. 셀렉트 칩(170)은 셀렉트 칩(170)의 상부면에 형성된 제 3 전극 패드(미도시)들을 갖는다. 일 예로, 상기 제 3 전극 패드들은 상기 셀렉트 칩(170)의 상부면을 가로질러 배치된다.
본 실시예에서, 로직 칩(160)과 셀렉트 칩(170)은 컨트롤러(190)에 일체로 형성된다. 즉, 로직 칩(160)과 셀렉트 칩(170)이 컨트롤러(190)로부터 분리될 수 없다.
제2 도전성 범프(172)는 상기 셀렉트 칩(170)의 제 3 전극 패드(미도시)와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 2 도전성 범프(172)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결될 수 있다.
표시부(195)는 사용 가능한 반도체 칩(120)들을 표시한다. 예를 들어서, 표시부(195)는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 표시할 수 있다. 여기서, 칩 스택 패키지(100)를 제조하는 공정은 기판(110)의 하부면이 위로 향한 상태에서 수행되므로, 작업자 및/또는 공정 설비가 사용 가능한 반도체 칩(120)을 공정 중에 용이하게 인식할 수 있도록 하기 위해서 표시부(195)는 기판(110)의 하부면에 형성된 제 1 표시부(197)를 포함할 수 있다. 또한, 작업자 및/또는 공정 설비가 사용 가능한 반도체 칩(120)을 칩 적층 패키지(100)의 방향에 상관없이 인식할 수 있도록 하기 위해서, 표시부(195)는 봉지층(150)의 상부면에 형성된 제 2 표시부(199)를 부가적으로 포함할 수 있다. 따라서, 작업자 및/또는 공정 설비는 표시부(195)에 표시된 정상 반도체 칩(120)의 수 및 위치 등을 인식하여, 정상 반도체 칩(120)만을 선택하도록 프로그래밍된 셀렉트 칩(170)을 갖는 컨트롤러(190)를 칩 스택 패키지(100)에 구비시키게 된다. 한편, 본 실시예에서, 표시부(195)는 레이저를 이용해서 형성된 마크를 포함할 수 있다.
언더필링층(194)은 상기 컨트롤러(190)와 상기 기판(110) 사이에 개재된다. 상기 언더필링층(194)은 절연 물질을 포함한다. 상기 절연 물질의 예로는 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane), 중합성 물질(polymeric material) 등을 들 수 있다.
상기 외부접속단자(180)들은 상기 기판(110)의 하부면에서 상기 컨트롤러(190)가 형성된 영역을 제외한 영역에 구비된다. 상기 외부접속단자(180)는 상기 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 외부접속단자(180)는 상기 기판(110)을 관통하여 플러그(미도시)를 통해 상기 배선 패턴(112)과 연결될 수 있다. 본 실시예에서, 외부접속단자(180)의 예로서 솔더 볼을 들 수 있다.
본 실시예에 따르면, 상기 반도체 칩(120)들 중에 불량 반도체 칩이 존재하더라도 상기 셀렉트 칩(170)이 상기 불량 반도체 칩을 제외한 나머지 정상 반도체 칩(120)만을 선택할 수 있다. 따라서, 상기 불량 반도체 칩이 존재하더라도 상기 칩 적층 패키지(100)를 사용할 수 있다.
도 2a 내지 도 2c는 도 1의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 배선 패턴(112)을 갖는 기판(110)을 마련한다. 상기 기판(110)의 상부면에 에폭시, 접착제, 테이프 등의 접착층(130)을 이용하여 다수의 반도체 칩(120)들을 적층하여 부착한다. 이때, 제 1 전극 패드(122)들은 상기 반도체 칩(120)의 상부면 가장자리에 위치한다. 상기 접착층(130)은 상기 제 1 전극 패드(122)들을 덮지 않는다.
상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)을 도전성 와이어(140)들로 연결한다. 상기 제 1 전극 패드들(122)과 상기 배선 패턴(112)이 상기 도전성 와이어(140)들을 통해 전기적으로 연결된다. 상기 도전성 와이어(140)의 예로는 골드와이어 또는 알루미늄와이어를 들 수 있다.
봉지층(150)을 형성하기 위한 금형(미도시)을 설치한다. 상기 금형은 상기 기판(110)의 상부면에 내부 공간을 형성하도록 설치된다. 상기 내부 공간으로 절연 물질을 제공한다. 상기 절연 물질로는 액상봉지재 또는 에폭시몰딩컴파운드를 들 수 있다. 상기 절연 물질은 상기 기판(110)의 상부면에 반도체 칩(120)들 및 도전성 와이어(140)들을 덮는다. 상기 절연 물질을 경화시킨 후 상기 금형을 제거하여 봉지층(150)을 형성한다.
도 2b를 참조하면, 테스트 장치(미도시)를 이용하여 반도체 칩(120)들을 테스트하여, 각 반도체 칩(120)의 불량 여부를 확인한다. 테스트 결과를 표시부(195)에 표시한다. 본 실시예에서, 상기 반도체 칩(120)들 중 일부가 불량인 경우, 상기 테스트 결과를 표시한다. 상기 테스트 결과는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 포함할 수 있다. 일 예로, 상기 테스트 결과는 상기 봉지층(150)의 상부면 또는 상기 기판(110)의 하부면에 표시될 수 있다. 다른 예로, 상기 테스트 결과는 상기 봉지층(150)의 상부면 및 상기 기판(110)의 하부면 모두에 표시될 수 있다. 상기 표시된 테스트 결과를 이용하여 상기 칩 적층 패키지(100)가 완성된 후, 상기 칩 적층 패키지의 메모리 용량을 용이하게 확인할 수 있다.
도 2c를 참조하면, 컨트롤러(190)의 제 2 및 제 3 전극 패드들 상에 제 1 도 전성 범프(162)와 제 2 도전성 범프(172)를 형성한다. 본 실시예에서, 컨트롤러(190)는 로직 칩(160)과 셀렉트 칩(170)을 포함한다. 또한, 로직 칩(160)과 셀렉트 칩(170)은 컨트롤러(190)에 일체로 구성된다. 상기 로직 칩(160)의 예로는 중앙처리장치, 컨트롤러, 주문형 반도체 등을 들 수 있다. 특히, 셀렉트 칩(170)에는 표시부(195)에 표시된 테스트 결과와 대응하는 프로그램이 입력되어 있다. 따라서, 셀렉트 칩(170)은 반도체 칩(120)들 중에서 작동 가능한 반도체 칩(120)만을 선택하게 된다. 상기 셀렉트 칩(170)의 예로는 롬 또는 에스램을 들 수 있다.
절연물질을 기판(110)의 하부면에 도포하여 언더필링층(194)을 형성한다. 본 실시예에서, 상기 절연물질의 예로는 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 중합성 물질 등을 들 수 있다.
컨트롤러(190)를 상기 언더필링층(194)이 형성된 상기 기판(110)의 하부면 아래에 위치시킨다. 상기 제1 도전성 범프(162)과 제 2 도전성 범프(172)를 가열하면서 상기 기판(110)과 상기 컨트롤러(190)를 가압한다. 상기 제 1 도전성 범프(162)와 제 2 도전성 범프(172)는 상기 언더필링층(194)을 관통하여 상기 기판(110)의 배선 패턴(112)과 연결된다. 따라서, 로직 칩(160)과 셀렉트 칩(170)이 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 제 1 도전성 범프(162)와 제 2 도전성 범프(172)는 상기 기판(110)을 관통하여 상기 배선 패턴(112)과 연결된 플러그(미도시)와 연결될 수 있다. 즉, 상기 컨트롤러(190)는 상기 기판(110)에 플립 칩 방식으로 본딩된다.
상기 기판(110)의 하부면에 외부접속단자(180)들을 부착하여, 도 1에 도시된 칩 적층 패키지(100)를 완성한다. 상기 외부접속단자(180)들은 상기 기판(110)의 하부면에서 컨트롤러(190)가 부착된 영역을 제외한 영역에 구비된다. 상기 외부접속단자(180)들은 상기 기판(110)의 배선 패턴(112)과 전기적으로 연결된다. 상기 배선 패턴(112)이 상기 기판(110)의 상부면에만 형성된 경우, 상기 외부접속단자(180)들은 상기 플러그와 연결될 수 있다.
한편, 컨트롤러(190)를 형성하기 전에, 상기 외부접속단자(180)가 상기 기판(110)에 먼저 형성될 수도 있다.
실시예 2
도 3은 본 발명의 제 2 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 칩 적층 패키지(100a)는 컨트롤러를 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3을 참조하면, 컨트롤러(190)는 로직 칩(160)만이 일체로 형성된다. 반면에, 컨트롤러(190)는 셀렉트 칩(170)을 선택적으로 수용하는 수용홈(192)을 갖는다. 본 실시예에서, 작업자 또는 공정 설비가 셀렉트 칩(170)을 수용홈(192)에 용이하게 삽입하고 또한 수용홈(192)으로부터 분리할 수 있도록 하기 위해서, 수용 홈(192)은 컨트롤러(190)의 측면에 형성된다.
따라서, 반도체 칩(120)들에 대한 테스트 결과와 대응하는 셀렉트 칩(170)을 갖는 컨트롤러(190)를 선택할 필요없이, 테스트 결과와 대응하는 프로그램이 로딩된 설렉트 칩(170)만을 선택하고, 선택된 셀렉트 칩(170)을 수용홈(192)에 삽입하게 된다.
도 4a 및 도 4b는 도 3의 칩 적층 패키지(100a)를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 2a 및 도 2b를 참조로 설명한 공정들을 수행하여, 테스트 결과를 표시부(195)에 표시한다.
도 4a를 참조하면, 컨트롤러(190)를 기판(110)의 하부면에 부착한다. 여기서, 컨트롤러(190)는 수용홈(192)을 갖는다.
도 4b를 참조하면, 테스트 결과와 대응하는 프로그램이 로딩된 셀렉트 칩(170)을 수용홈(192)에 삽입한다.
외부접속단자(180)를 기판(110)의 하부면에 실장하여, 도 3에 도시된 칩 적층 패키지(100a)를 완성한다.
본 실시예에 따르면, 반도체 칩들에 대한 테스트 결과에 따라 컨트롤러를 선택할 필요 없이, 셀렉트 칩만을 선택하여 컨트롤러에 삽입한다.
실시예 3
도 5는 본 발명의 제 3 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면 도이다.
본 실시예에 따른 칩 적층 패키지(100b)는 로직 칩과 셀렉트 칩을 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 5를 참조하면, 로직 칩(160)과 셀렉트 칩(170)이 컨트롤러에 내장되지 않고 별도로 구비된다. 즉, 로직 칩(160)은 기판(110)의 좌측 하부면에 배치되고, 셀렉트 칩(170)은 기판(110)의 우측 하부면에 배치된다.
제 1 도전성 범프(162)는 상기 로직 칩(160)의 제 2 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 제 1 언더필링층(164)은 상기 로직 칩(160)과 상기 기판(110) 사이에 개재된다.
제 2 도전성 범프(172)는 상기 셀렉트 칩(170)의 제 3 전극 패드와 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 제 2 언더필링층(174)은 상기 셀렉트칩(170)과 상기 기판(110) 사이에 개재된다. 상기 제 2 언더필링층(174)은 상기 제 1 언더필링층(164)과 동일한 물질을 포함한다.
도 6a 및 도 6b들은 도 5의 칩 적층 패키지(100b)를 제조하는 방법은 순차적으로 나타낸 단면도들이다.
먼저, 도 2a 및 도 2b를 참조로 설명한 공정들을 수행하여, 테스트 결과를 표시부(195)에 표시한다.
도 6a를 참조하면, 로직 칩(160)을 기판(110)의 좌측 하부면에 부착한다. 제 1 언더필링층(164)을 로직 칩(160)과 기판(110) 사이에 형성한다. 반면에, 제 1 언더필링층(164)을 기판(110)의 하부면에 형성한 후, 로직 칩(160)을 제 1 언더필링층(164)에 부착할 수도 있다.
도 6b를 참조하면, 테스트 결과와 대응하는 프로그램이 로딩된 셀렉트 칩(170)을 기판(110)의 우측 하부면에 부착한다. 제 2 언더필링층(174)을 셀렉트 칩(170)과 기판(110) 사이에 형성한다. 반면에, 제 2 언더필링층(174)을 기판(110)의 하부면에 형성한 후, 셀렉트 칩(170)을 제 2 언더필링층(174)에 부착할 수도 있다.
외부접속단자(180)를 기판(110)의 하부면에 실장하여, 도 5에 도시된 칩 적층 패키지(100a)를 완성한다.
실시예 4
도 7은 본 발명의 제 4 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
본 실시예에 따른 칩 적층 패키지(100c)는 플러그를 제외하고는 도 1에 도시된 실시예 1의 칩 적층 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7을 참조하면, 상기 반도체 칩(120)들의 제 1 전극 패드(122)들과 상기 기판(110)의 배선 패턴(112)이 플러그(145)들에 의해 전기적으로 연결한다. 본 실 시예에서, 반도체 칩(120)들에는 수직 방향을 따라 관통공들이 형성된다. 관통공들이 플러그(145)들로 채워져서, 적층된 반도체 칩(120)들의 제 1 전극 패드(122)들이 기판(110)의 배선 패턴(112)과 전기적으로 연결된다.
본 실시예에 따른 칩 적층 패키지(100c)를 제조하는 방법은 와이어 본딩 공정 대신에 플러그 형성 공정이 포함된다는 점을 제외하고는 실시예 1에서 설명한 제조 방법과 실질적으로 동일하다. 따라서, 본 실시예에 따른 칩 적층 패키지(100c)를 제조하는 방법에 대한 반복 설명은 생략한다.
멀티 스택 패키지
실시예 1
도 8은 본 발명의 제 1 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 실시예에 따른 멀티 스택 패키지(200)는, 실장 보드(201), 제 1 패키지(210), 제 2 패키지(220), 표시부(295) 및 몰딩 부재(240)를 포함한다.
실장 보드(201)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(201)는 멀티 스택 패키지(200)에 파워를 공급하고, 멀티 스택 패키지(200)로 신호를 입력하며, 또한, 멀티 스택 패키지(200)로부터 신호를 출력 받는다. 즉, 실장 보드(201)와 제 1 및 제 2 패키지들(210, 220)은 전기적으로 연결된다.
실장 보드(201)에는 제 1 및 제 2 패드들(205, 207)이 형성된다. 제 1 및 제 2 패드들(205, 207)과는 제 1 및 제 2 패키지들(210, 220)에 포함된 반도체 칩들과 상호 전기적으로 연결된다. 실장 보드(201)의 하면에는 복수의 랜드(250)가 형성될 수 있다. 상기 랜드들(250)을 통하여 멀티 스택 패키지(200)가 외부 소자와 전기적으로 연결될 수 있다.
제 1 패키지(210)는 제 1 기판(211), 제 1 다이(215) 및 제 1 도전볼들(217)을 포함한다.
제 1 기판(211)은, 예를 들면, 사각형 형상을 갖는다. 제 1 기판(211)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제 1 회로(미도시)들이 형성된다. 예를 들어, 제 1 기판(211)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다.
제 1 반도체 칩(215)은 제 1 기판(211) 상에 배치된다. 제 1 반도체 칩(215)은 상기 제 1 회로와 전기적으로 연결된다. 또한, 제 1 반도체 칩(215)은 제 1 기판(211)의 상면 또는 하면에 배치될 수 있다.
제 1 반도체 칩(215)은 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 정상 작동 가능한 반도체 칩을 선택하는 신호를 발생하는 셀렉트 칩(control chip)일 수 있다. 따라서, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제 2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택 패키지(200)의 생산 수율이 향상된다.
제 1 반도체 칩(215)는 볼-그리드-어레이(ball grid array), 란드-그리드-어 레이(land gird array), 티에스오피(thin small outline package; TSOP) 또는 큐에프피(quad flat package;QFP) 방식으로 제 1 기판(211)에 실장될 수 있다.
제 1 기판(211) 상에는 제 1 반도체 칩(215)을 둘러싸는 제 1 보호 부재(219)가 형성된다. 제 1 보호 부재(219)는 에폭시 수지로 이루어질 수 있다. 제 1 보호 부재(219)는 외부로 노출되는 제 1 반도체 칩(215)을 외부 충격으로부터 보호할 뿐만 아니라, 제 1 기판(211)에 대한 제 1 반도체 칩(215)의 위치를 고정한다.
제 1 도전볼들(217)은 제 1 기판(222) 하부에 배치된다. 제 1 도전볼들(217)은 실장 보드(201)에 형성된 상기 제 1 패드(205)와 전기적으로 연결된다. 상기 제 1 패드(205)는 제 1 도전볼들(217)을 통하여 신호를 입력받거나 외부로 신호를 출력한다.
전술한 바와 같은, 제 2 패키지(220)는 제 1 패키지(210) 상에 적층된다. 이 경우, 제 1 패키지(210)는 하부 패키지(bottom package)가 되고, 제 2 패키지(220)는 상부 패키지(top package)가 된다.
제 2 패키지(220)는 제 2 기판(221), 복수의 제 2 반도체 칩들(231, 232, 233, 234) 및 제 2 도전볼들(247)을 포함한다.
제 2 기판(221)은 전체적으로 사각 형상을 갖는다. 제 2 기판(221)에는 외부로부터 신호를 입력받거나, 외부로 신호를 출력하기 위한 제 2 회로(미도시)들이 형성된다. 제 2 기판(221)은 인쇄 회로 기판일 수 있다.
복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 2 기판(221) 상에 배치 된다. 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 상기 제 2 회로와 전기적으로 연결된다. 예를 들면, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 와이어 본딩 방식으로 상기 제 2 회로와 전기적으로 연결된다. 즉, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 와어어들(236, 237, 238, 239)에 의하여 상기 제 2 회로와 전기적으로 연결된다. 본 발명의 일 실시예에 있어서, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 4개의 반도체 칩을 포함한다. 하지만, 본 발명에 있어서, 제 2 반도체 칩들의 개수에는 그 제한이 없다. 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 2 기판(221)의 상면 또는 하면에 배치될 수 있다.
복수의 제 2 반도체 칩들(231, 232, 233, 134)이 와이어 본딩 방식으로 제 2 기판(221)에 실장된 것으로 도 7에 도시되어 있다. 하지만, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 비지에이(BGA) 방식 또는 티에스오피(TSOP) 방식으로 제 2 기판(221)에 실장될 수 있다.
제 2 기판(221) 상에는 복수의 제 2 반도체 칩들(231, 232, 233, 234)을 둘러싸는 제 2 보호 부재(235)가 형성된다. 제 2 보호 부재(235)는 복수의 제 2 반도체 칩들(231, 232, 233, 234)을 외부 충격으로부터 보호할 뿐만 아니라, 제 2 기판(221)에 대한 복수의 제 2 반도체 칩들(231, 232, 233, 234)의 위치를 고정한다.
본 실시예에서는, 복수의 제 2 반도체 칩들(231, 232, 233, 234)은 제 1 반도체 칩(215)과 상이한 형상을 갖지만, 이로써 본 발명이 제한되는 것은 아님을 밝혀둔다.
표시부(295)는 제 2 반도체 칩(231, 232, 233, 234) 중에서 사용 가능한 반 도체 칩들을 표시한다. 예를 들어서, 표시부(295)는 불량 반도체 칩의 위치, 정상 반도체 칩의 위치 및 정상 반도체 칩들의 총 메모리 용량 등을 표시할 수 있다. 표시부(295)는 제 2 기판(221)의 하부면에 형성된 제 1 표시부(297)를 포함할 수 있다. 부가적으로, 표시부(295)는 제 2 보호부재(235)의 상부면에 형성된 제 2 표시부(299)를 부가적으로 포함할 수 있다.
제 2 도전볼들(247)은 제 2 기판(221) 하부에 배치된다. 제 2 도전볼들(247)은 상기 제2 회로와 전기적으로 연결된다. 상기 제 2 회로는 제 2 도전볼들(247)을 통하여 실장 보드(201)에 형성된 제 2 패드(207)로부터 신호를 입력받거나 외부로 신호를 출력한다.
전술한 바와 같은 제 1 및 제 2 패키지들(210,220)은 전기적으로 연결된다. 보다 자세하게는, 제 1 패키지(210)의 제 1 도전볼들(227)은 제 1 패드(205)와 전기적으로 연결된다. 제 2 패키지(220)의 제 2 도전볼들(247)은 제 2 패드(207)와 전기적으로 연결된다. 제 1 및 제 2 패드들(205, 207)이 상호 전기적으로 연결됨에 따라, 제 1 및 제 2 패키지들(210,220)이 전기적으로 연결된다.
제 1 및 제 2 패키지들(210,220) 신호를 서로 주고받으며 소정의 기능을 수행하게 된다. 제 1 및 제 2 패키지들(210,220)의 원활한 상호작용을 위해서는, 제 1 및 제 2 패키지들(220,240)이 물리적 및 전기적으로 견고하게 결합되어야 한다.
몰딩 부재(240)는 실장 보드(201) 상에 제 1 및 제 2 패키지들(210, 220)을 덮도록 배치된다. 몰딩 부재(240)는, 예를 들면, 에폭시 봉지재(epoxy molding compound)를 포함할 수 있다. 몰딩 부재(240)는 제 1 및 제 2 패키지들(210, 220) 을 외부로부터의 물리적 또는 전기적 충격으로 보호하고, 제 1 및 제 2 패키지들(210, 220)을 실장 보드(201)에 고정시킨다.
본 실시예에서는, 두 개의 패키지들(210,220)이 적층된 멀티 스택 패키지(200)에 대하여 설명하였다. 하지만, 당업자라면 셋 이상의 패키지들이 적층된 멀티 스택 패키지(200)에도 본 발명을 용이하게 적용할 수 있을 것이다.
본 발명에 따르면, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 제 1 반도체 칩(215)은 양품의 반도체 칩의 용량에 따라 선택 신호를 발생할 수 있다. 따라서, 제 2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제 2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택 패키지(200)의 생산성이 향상된다.
도 9a 내지 도 9c는 도 8에 도시한 멀티 스택 패키지를 설명하기 위한 단면도들이다.
먼저, 테스트 장치(미도시)를 이용하여 제 2 반도체 칩(231, 232, 233, 234)들을 테스트하여, 제 2 반도체 칩(231, 232, 233, 234)의 불량 여부를 확인한다. 테스트 결과를 표시부(295)에 표시한다.
도 9a를 참조하면, 제 1 패키지(210)를 준비한다. 제 1 패키지(210)는 제 1 기판(211) 상에 제 1 반도체 칩(215)을 접합하고, 제 1 기판(211) 하부에 제 1 반도체 칩(215)과 연결된 제 1 도전볼들(217)을 형성하여 제조될 수 있다. 제 1 도전볼들(217)은 실크스크린 등의 방법에 의하여 형성된 분말 형태의 솔더 페이스트로 제조될 수 있다. 제 1 패키지(210)를 실장 보드(201) 상에 부착한다. 여기서, 테스트 결과에 따라 표시부(295)에 표시된 테스트 결과와 대응하는 프로그램이 제 1 반도체 칩(215)에 입력되어 있다.
제 1 반도체 칩(215)은 제2 패키지(220)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량일 경우 양품의 반도체 칩의 용량에 따라 선택 신호를 발생하는 셀렉트 칩(control chip)일 수 있다. 따라서, 제 2 패키지(210)에 포함된 복수의 제 2 반도체 칩들(231, 232, 233, 234) 중에 일부가 불량이 발생하더라도, 제 1 반도체 칩(215)이 제2 반도체 칩들(231, 232, 233, 234) 중 양품을 선택할 수 있으므로 멀티 스택패키지(200)의 생산 수율이 향상된다.
도 9b를 참조하면, 제 2 패키지(220)를 준비한다. 제 2 패키지(220)는 제 2 기판(211) 상에 복수의 반도체 칩들(231, 232, 233, 234)을 접합하고, 제 2 기판(211) 하부에 복수의 반도체 칩들(231, 232, 233, 234)과 연결된 제 2 도전볼들(247)을 형성하여 제조될 수 있다.
전술한 바와 같은, 제 1 및 제2 패키지들(210, 220)은 실질적으로 동시에 준비될 수 있다. 또한, 제 2 반도체 칩들(231, 232, 233, 234)은 실질적으로 동일한 형상을 가질 수 있다.
이어서, 제 2 패키지(220)를 제 1 패키지(210) 상에 적층한다. 제 2 패키지(220)의 제 2 도전볼들(247)은 제 2 패키지(220)의 제 2 기판(221)에 접합된다. 이 경우, 제 2 도전볼들(247)을 가열하여 제 2 도전볼들(247)을 리플로우(reflow) 시킬 수 있다. 제 2 도전볼들(247)이 리플로우 될 경우, 제 2 도전볼들(247)의 형 상은 변화될 수 있다.
도 9c를 참조하면, 실장 기판(201) 상에 몰딩 부재(240)를 형성하여, 적층된 제 1 패키지(210)와 제 2 패키지(220)를 몰딩 부재(240)로 덮음으로써, 도 8에 도시된 멀티 스택 패키지를 완성한다.
실시예 2
도 10은 본 발명의 제 2 실시예에 따른 멀티 스택 패키지를 설명하기 위한 단면도이다. 본 실시예에 따른 멀티 스택 패키지(200a)는 실장 보드를 제외하고는 도 8을 참조로 상술한 멀티 스택 패키지(200)를 구성하는 부재들과 실질적으로 동일한 구성 부재를 포함하므로 동일한 부재에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 실시예에 따른 멀티 스택 패키지(200a)는, 실장 보드(201), 제 1 패키지(210), 제 2 패키지(220) 및 몰딩 부재(240)를 포함한다.
실장 보드(201)는 일종의 인쇄 회로 기판일 수 있다. 실장 보드(201)는 멀티 스택 패키지(200a)에 파워를 공급하고, 멀티 스택 패키지(200a)로 신호를 입력하며, 또한, 멀티 스택 패키지(200a)로부터 신호를 출력 받는다. 즉, 실장 보드(201)와 제 1 및 제 2 패키지들(210, 220)은 전기적으로 연결된다.
실장 보드(201)에는 제 1 및 제 2 패드들(205, 207)이 형성된다. 제 1 및 제 2 패드들(205, 207)과는 제 1 및 제 2 패키지들(210, 220)에 포함된 칩들과 상호 전기적으로 연결된다. 실장 보드(201)의 하면에는 복수의 제 3 도전볼들(255)이 형성될 수 있다. 상기 제 3 도전볼들(255)을 통하여 멀티 스택 패키지(200a)가 외부 소자와 전기적으로 연결될 수 있다.
제 1 패키지(210)는 제 1 기판(211), 제 1 반도체 칩(215) 및 제 1 도전볼들(217)을 포함한다. 제 2 패키지(220)는 제 2 기판(221), 복수의 제 2 반도체 칩들(231, 232, 233, 234) 및 제 2 도전볼들(247)을 포함한다.
한편, 도 10의 멀티 스택 패키지(200a)를 제조하는 방법은 실시예 1에서 설명한 방법과 실질적으로 동일하다. 따라서, 도 10의 멀티 스택 패키지(200a)를 제조하는 방법에 대한 반복 설명은 생략한다.
디지털 기기
도 11 및 도 12는 본 발명의 실시예에 따른 디지털 기기들을 나타낸 사시도들이다.
도 11을 참조하면, 디지털 기기의 한 예로서 휴대폰(300)이 도시되어 있다. 휴대폰(300)은 몸체(310), 및 몸체(310)에 내장되는 칩 적층 패키지(100)를 포함한다. 칩 적층 패키지(100)에 대해서는 실시예 1에서 상세히 설명하였으므로, 반복 설명은 생략한다. 한편, 휴대폰(300)에는 실시예 1의 칩 적층 패키지(100) 뿐만 아니라 실시예 2 및 3의 칩 적층 패키지(100a, 100b) 또는 실시예 1 및 2의 멀티 스택 패키지(200a, 200b) 중 어느 하나가 구비될 수도 있다.
도 12를 참조하면, 디지털 기기의 한 예로서 디지털 카메라(400)이 도시되어 있다. 디지털 카메라(400)는 몸체(410), 및 몸체(410)에 내장되는 칩 적층 패키지(100)를 포함한다. 칩 적층 패키지(100)에 대해서는 실시예 1에서 상세히 설명하 였으므로, 반복 설명은 생략한다. 한편, 디지털 카메라(400)에는 실시예 1의 칩 적층 패키지(100) 뿐만 아니라 실시예 2 및 3의 칩 적층 패키지(100a, 100b) 또는 실시예 1 및 2의 멀티 스택 패키지(200a, 200b) 중 어느 하나가 구비될 수도 있다.
여기서, 본 실시예에서는, 디지털 기기의 예로서 휴대폰과 디지털 카메라를 예시하였다. 그러나, 본 발명의 적층 패키지는 휴대폰과 디지털 카메라 뿐만 아니라 디지털 캠코더 등과 같은 다른 디지털 기기에도 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 봉지된 다수의 반도체 칩 중 일부가 불량인 경우 셀렉트 칩을 이용하여 정상인 반도체 칩만을 선택할 수 있다. 따라서, 칩 적층 패키지에 불량 반도체 칩이 포함되더라도 상기 칩 적층 패키지를 폐기하지 않고 이용할 수 있다. 따라서, 상기 칩 적층 패키지의 수율을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 도 1의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제 2 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
도 4a 및 도 4b는 도 3의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제 3 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
도 6a 및 도 6b는 도 5의 칩 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 제 4 실시예에 따른 칩 적층 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 제 1 실시예에 따른 멀티 적층 패키지를 설명하기 위한 단면도이다.
도 9a 내지 도 9c는 도 8의 멀티 적층 패키지를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 제 2 실시예에 따른 멀티 적층 패키지를 설명하기 위한 단면도이다.
도 11 및 도 12는 본 발명의 실시예에 따른 디지털 기기들을 나타낸 사시도들이다.
<도면의 주요부분에 대한 부호의 설명>
110 ; 기판 120 : 반도체 칩
130 ; 접착층 140 ; 도전성 와이어
150 ; 봉지층 160 ; 로직 칩
170 ; 셀렉트 칩 180 ; 외부접속단자
190 ; 컨트롤러

Claims (23)

  1. 배선 패턴을 갖는 기판;
    상기 기판의 상부면에 적층되며, 상기 배선 패턴과 각각 연결되는 다수의 반도체 칩들;
    상기 기판의 상부면에 구비되며, 상기 반도체 칩들을 봉지하는 봉지층;
    상기 기판의 하부면에 상기 배선 패턴과 연결되도록 구비되며, 상기 반도체 칩들 중 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 컨트롤러; 및
    상기 기판의 하부면 및/또는 상기 봉지층의 상부면에 형성되어 상기 작동 가능한 반도체 칩을 나타내는 표시부를 포함하는 칩 적층 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 반도체 칩과 상기 배선 패턴은 도전성 와이어 또는 플러그에 의해 연결되는 칩 적층 패키지.
  4. 제 1 항에 있어서, 상기 컨트롤러와 상기 배선 패턴은 도전성 범프에 의해 연결되는 칩 적층 패키지.
  5. 제 1 항에 있어서, 상기 컨트롤러는 상기 셀렉트 기능을 갖는 별도의 셀렉트 칩을 포함하고, 상기 셀렉트 칩은 상기 컨트롤러에 형성된 수용홈에 착탈 가능하게 수용된 칩 적층 패키지.
  6. 제 5 항에 있어서, 상기 수용홈은 상기 컨트롤러의 측면에 형성된 칩 적층 패키지.
  7. 제 5 항에 있어서, 상기 셀렉트 칩은 롬(ROM) 또는 에스램(SRAM)인 칩 적층 패키지.
  8. 제 1 항에 있어서, 상기 컨트롤러는 상기 반도체 칩들의 동작을 제어하는 로직 칩을 더 포함하는 칩 적층 패키지.
  9. 삭제
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  19. 실장 보드;
    상기 실장 보드의 상부에 배치되며, 상기 실장 보드와 전기적으로 연결되며 복수의 반도체 칩들을 구비하는 제 2 패키지;
    상기 실장 보드와 제 2 패키지 사이에 개재되며, 상기 복수의 반도체 칩들 중에서 작동 가능한 반도체 칩을 선택하는 셀렉트 기능을 갖는 제 1 패키지; 및
    상기 실장 보드 상에 상기 제 1 패키지와 상기 제 2 패키지를 전체적으로 몰딩하는 몰딩 부재를 포함하는 멀티 스택 패키지.
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