KR20110137059A - 적층 반도체 패키지 - Google Patents
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Abstract
적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 일면에 접속패드가 형성된 기판과, 상기 기판 일면 상에 형성되며 상기 접속패드와 연결되는 제 1 관통전극을 갖는 제 1 반도체 칩과, 상기 제 1 반도체 칩 외측 상기 기판 일면 상에 형성되는 서포트 부재와, 상기 제 1 반도체 칩 및 상기 서포트 부재 상에 적층되며 상기 제 1 관통전극과 연결되는 제 2 관통전극을 갖는 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과, 상기 기판과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩들 사이에 충진되는 언더필 부재를 포함하는 것을 특징으로 한다.
Description
본 발명은 적층 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 고속화 및 고용량화 추세에 따라서 전자 제품에 사용되는 반도체 칩들 또는 반도체 패키지들이 다층화되고 있다. 예를 들어, MCP(Multi Chip Package) 구조, MSP(Multi Stack Package) 구조 또는 POP(Package On Package) 구조의 적층 반도체 패키지가 이용될 수 있다. 이러한 적층 반도체 패키지는 작은 점유 면적을 가지면서도 고용량 데이터를 고속으로 처리할 수 있다.
그러나, 크기가 서로 다른 반도체 칩들이 적층되는 경우 언더필 공정시 갭필이 제대로 이루어지지 못하고 보이드(void)가 발생된다. 그리고, 보이드에 열이 가해지면 보이드 내부의 공기가 팽창되어 크랙이 발생되고 이로 인해 제품의 신뢰성이 저하된다. 또한, 관통전극의 연결 높이 차이로 인하여 접합 불량이 발생된다.
본 발명은, 언더필 부재에 보이드가 발생되는 문제 및 접합 불량을 방지하기 위한 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 의한 적층 반도체 패키지는, 일면에 접속패드가 형성된 기판과, 상기 기판 일면 상에 형성되며 상기 접속패드와 연결되는 제 1 관통전극을 갖는 제 1 반도체 칩과, 상기 제 1 반도체 칩 외측 상기 기판 일면 상에 형성되는 서포트 부재와, 상기 제 1 반도체 칩 및 상기 서포트 부재 상에 적층되며 상기 제 1 관통전극과 연결되는 제 2 관통전극을 갖는 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과, 상기 기판과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩들 사이에 충진되는 언더필 부재를 포함하는 것을 특징으로 한다.
상기 서포트 부재는 직육면체 형태 또는 구 형태를 갖는 것을 특징으로 한다.
상기 서포트 부재는 절연 물질로 형성하는 것을 특징으로 한다.
상기 서포트 부재는 상기 제2반도체 칩 외 측으로 노출되지 않는 것을 특징으로 한다.
상기 서포트 부재는 전도성 물질로 형성하는 것을 특징으로 한다.
상기 서포트 부재는 솔더볼로 형성하는 것을 특징으로 한다.
상기 서포트 부재와 상기 기판, 상기 서포트 부재와 상기 적층 반도체 칩 모듈을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 의한 적층 반도체 패키지는, 일면에 제 1 접속패드 및 상기 제 1 접속패드 외측으로 제 2 접속패드가 형성된 기판과, 상기 제 2 접속패드 안쪽 상기 기판 일면 상에 형성되며 상기 제 1 접속패드와 연결되는 제 1 관통전극을 갖는 제 1 반도체 칩과, 상기 기판의 제 2 접속패드 상에 형성되는 전도성 서포트 부재와, 상기 제 1 반도체 칩 및 상기 전도성 서포트 부재 상에 적층되며 상기 제 1 관통전극과 연결되는 제 2 관통전극 및 상기 전도성 서포트 부재와 연결되는 제 3 관통전극을 갖는 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈과, 상기 기판과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 사이에 충진되는 언더필 부재를 포함하는 것을 특징으로 한다.
상기 전도성 서포트 부재는 직육면체 형태 또는 구 형태를 갖는 것을 특징으로 한다.
상기 전도성 서포트 부재는 솔더볼로 형성하는 것을 특징으로 한다.
상기 전도성 서포트 부재와 상기 기판, 상기 전도성 서포트 부재와 상기 적층 반도체 칩 모듈을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 언더필 부재에 보이드 발생이 억제되고 접합 불량이 방지되는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
-제 1 실시예-
도 1은 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 1 및 도 2을 참조하면, 본 발명의 제 1 실시예에 의한 적층 반도체 패키지는, 기판(100), 제 1 반도체 칩(200), 적층 반도체 칩 모듈(300), 서포트 부재(support material, 400) 및 언더필 부재(underfill material, 500)를 포함한다. 그 외에, 외부접속단자(600)를 더 포함한다.
본 실시예에서, 기판(100)은 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 기판(100)은 일면(111), 일면(111)과 대향하는 타면(112), 일면(111) 및 타면(112)을 연결하는 4개의 측면(113)들을 갖는다. 기판(100)은 복수개의 층들로 이루어진 회로 패턴들(미도시) 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아(conductive via, 미도시)를 포함할 수 있다.
기판(100) 일면(111)에는 접속패드(120)가 형성되고, 타면(112)에는 볼랜드(130)가 형성된다. 접속패드(120)와 볼랜드(130)는 기판(100)에 형성된 회로 패턴들 및 전도성 비아 등을 통해 전기적으로 연결된다.
제 1 반도체 칩(200)은 기판(100) 일면(111)에 실장된다. 제 1 반도체 칩(200)은 제 1 관통전극(210)을 포함한다. 제 1 관통전극(210)은 제 1 반도체 칩(200)을 관통하여 기판(100)의 접속패드(120)와 전기적으로 연결된다.
제 1 관통전극(210)과 접속패드(120) 사이에는 도전성 연결부재(미도시)가 형성될 수 있다. 도전성 연결부재는 범프(bump), 이방성 도전 필름(Anisotropy Conductive Flim, ACF), 솔더볼(sholder ball) 중 어느 하나를 포함한다.
적층 반도체 칩 모듈(300)은 제 1 반도체 칩(200) 상에 형성된다.
적층 반도체 칩 모듈(300)은 복수개의 제 2 반도체 칩(310)들 포함한다. 본 실시예에서, 적층 반도체 칩 모듈(300)은 6개의 제 2 반도체 칩(310)들을 포함한다.
제 2 반도체 칩(310)은 제 1 반도체 칩(200)보다 큰 사이즈를 갖는다. 제 2 반도체 칩(310)이 제 1 반도체 칩(200) 보다 큰 사이즈를 가짐에 따라 제 2 반도체 칩(310)들의 가장자리 부분은 제 1 반도체 칩(200)에 의하여 서포트(support)되지 않는다.
제 2 반도체 칩(310)은 제 1 반도체 칩(200)과 이종(異種)의 칩일 수 있다. 예컨데, 제 1 반도체 칩(200)은 마스터 칩이고, 제 2 반도체 칩(310)은 슬레이브 칩일 수 있다.
제 2 반도체 칩(310)은 제 1 관통전극(210)과 연결되는 제 2 관통전극(310A)을 포함한다. 제 2 반도체 칩(310)은 제 2 관통전극(310A) 이외에 제 3 관통전극(310B)을 더 포함할 수 있다. 제 3 관통전극(310B)은 제 1 반도체 칩(200)에 의하여 서포트되지 않는 제 2 반도체 칩(310) 가장자리 부분에 형성된다.
적층 반도체 칩 모듈(300)에 포함된 복수개의 제 2 반도체 칩(310)들은 제 2 관통전극(310A) 및 제 3 관통전극(310B)이 상호 연결되도록 수직하게 적층된다.
서포트 부재(400)는 제 1 반도체 칩(200) 외측 기판(100) 일면(111)과 적층 반도체 칩 모듈(300) 사이에 형성되어 적층 반도체 칩 모듈(300)의 가장자리 부분을 지지한다. 바람직하게, 서포트 부재(400)는 적층 반도체 칩 모듈(300) 외측으로 노출되지 않는다.
본 실시예에서, 서포트 부재(400)는 직육면체 형태를 갖는다. 이와 다르게, 서포트 부재(400)는 구(sphere) 형태를 가질 수도 있다. 서포트 부재(400)는 절연 물질로 형성될 수 있다. 이와 다르게, 서포트 부재(400)는 전도성 물질로 형성될 수도 있다.
서포트 부재(400)와 기판(100) 사이, 서포트 부재(400)와 적층 반도체 칩 모듈(300) 사이에는 접착부재(미도시)가 개재될 수 있다. 접착부재는 서포트 부재(400)와 기판(100), 서포트 부재(400)와 적층 반도체 칩 모듈(300)을 상호 부착한다.
언더필 부재(500)는 기판(100), 제 1 반도체 칩(200), 제 2 반도체 칩(310)들 사이의 공간에 충진된다. 본 실시예에서, 언더필 부재(500) 에폭시재와 실리카로 이루어지는 열경화성 수지로 형성된다. 한편, 좁은 공간을 갭필하기 위해서는 실리카를 혼입하지 않은 수지로 형성하는 것이 바람직하다.
외부접속단자(600)는 기판(100) 타면(112)에 형성된 볼랜드(130)에 장착된다. 외부접속단자(600)는 솔더볼을 포함할 수 있다.
-제 2 실시예-
도 3은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제 2 실시예에 의한 적층 반도체 패키지는, 기판(100), 제 1 반도체 칩(200), 적층 반도체 칩 모듈(300), 전도성 서포트 부재(400A) 및 언더필 부재(500)를 포함한다. 그 외에, 외부접속단자(600)를 더 포함한다.
본 실시예에서, 기판(100)은 플레이트 형상을 갖는다. 플레이트 형상을 갖는 기판(100)은 일면(111), 일면(111)과 대향하는 타면(112), 일면(111) 및 타면(112)을 연결하는 4개의 측면(113)들을 갖는다. 기판(100)은 복수개의 층들로 이루어진 회로 패턴들(미도시) 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 전도성 바아(미도시)를 포함할 수 있다.
기판(100) 일면(111)에는 제 1 접속패드(120A) 및 제 2 접속패드(120B)가 형성된다. 제 1 접속패드(120A)는 기판(100) 일면(100) 중심부에 배치되고, 제 2 접속패드(120B)는 제 1 접속패드(120A) 바깥쪽에 배치된다.
그리고, 기판(100) 타면(112)에는 볼랜드(130)가 형성된다. 제 1, 제 2 접속패드(120A, 120B)와 볼랜드(130)는 기판(100)에 형성된 회로 패턴들 및 전도성 비아 등을 통해 전기적으로 연결된다.
제 1 반도체 칩(200)은 기판(100) 일면(111)에 실장된다. 제 1 반도체 칩(200)은 제 1 관통전극(210)을 포함한다. 제 1 관통전극(210)은 제 1 반도체 칩(200)을 관통하여 기판(100)의 제 1 접속패드(120A)와 연결된다.
제 1 관통전극(210)과 제 1 접속패드(120A) 사이에는 도전성 연결부재(미도시)가 형성될 수 있다. 도전성 연결부재는 범프, 이방성 도전 필름(ACF), 솔더볼 중 어느 하나를 포함한다.
적층 반도체 칩 모듈(300)은 제 1 반도체 칩(200) 상에 적층된다.
적층 반도체 칩 모듈(300)은 복수개의 제 2 반도체 칩(310)을 포함한다. 본 실시예에서, 적층 반도체 칩 모듈(300)은 6개의 제 2 반도체 칩(310)들을 포함한다.
제 2 반도체 칩(310)들은 제 1 반도체 칩(200)보다 큰 사이즈를 갖는다. 제 2 반도체 칩(310)이 제 1 반도체 칩(200) 보다 큰 사이즈를 가짐에 따라 제 2 반도체 칩(310)들의 가장자리 부분은 제 1 반도체 칩(200)에 의해 서포트되지 않는다.
제 2 반도체 칩(310)은 제 1 반도체 칩(200)과 이종(異種)의 칩일 수 있다. 예컨데, 제 1 반도체 칩(200)은 마스터 칩이고, 제 2 반도체 칩(310)은 슬레이브 칩일 수 있다.
제 2 반도체 칩(310)은 제 1 관통전극(210)과 연결되는 제 2 관통전극(310A) 및 기판(100)의 제 2 접속패드(120B)와 연결되는 제 3 관통전극(310B)을 포함한다.
적층 반도체 칩 모듈(300)에 포함된 복수개의 제 2 반도체 칩(310)들은 제 2 관통전극(310A) 및 제 3 관통전극(310B)이 상호 연결되도록 수직하게 적층된다.
전도성 서포트 부재(400A)는 제 2 접속패드(120B)과 제 3 관통전극(310B) 사이에 형성되어, 기판(100)의 제 2 접속패드(120B)과 제2반도체 칩(310)의 제 3 관통전극(310B)을 전기적으로 연결하고 적층 반도체 칩 모듈(300) 가장자리 부분을 지지한다.
본 실시예에서, 전도성 서포트 부재(400A)는 대략 구(sphere) 형태를 갖는다. 예컨데, 전도성 서포트 부재(400A)는 솔더볼로 형성된다. 이와 다르게, 전도성 서포트 부재(400A)는 직육면체 형상을 가질 수도 있다.
전도성 서포트 부재(400A)와 기판(100)의 제2접속패드(120B) 사이, 전도성 서포트 부재(400A)와 적층 반도체 칩 모듈(300) 사이에는 전도성 접착부재(미도시)가 개재될 수도 있다. 전도성 접착부재는 전도성 서포트 부재(400A)와 기판(100), 전도성 서포트 부재(400A)와 적층 반도체 칩 모듈(300)을 상호 부착한다.
언더필 부재(500)는 기판(100), 제 1 반도체 칩(200), 제 2 반도체 칩(310)들 사이의 공간에 충진된다. 본 실시예에서, 언더필 부재(500)로는 에폭시재와 실리카로 이루어지는 열경화성 수지로 형성된다. 한편, 좁은 공간을 갭필하기 위해서는 실리카를 혼입하지 않은 수지를 사용할 수도 있다.
외부접속단자(600)는 기판(100) 타면(112)에 형성된 볼랜드(130)에 장착된다. 외부접속단자(600)는 솔더볼을 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 언더필 부재에 보이드 발생이 억제되고, 접합 불량이 방지되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
200 : 제 1 반도체 칩
300 : 적층 반도체 칩 모듈
400 : 서포트 부재
500 : 언더필 부재
200 : 제 1 반도체 칩
300 : 적층 반도체 칩 모듈
400 : 서포트 부재
500 : 언더필 부재
Claims (11)
- 일면에 접속패드가 형성된 기판;
상기 기판 일면 상에 형성되며 상기 접속패드와 연결되는 제 1 관통전극을 갖는 제 1 반도체 칩;
상기 제 1 반도체 칩 외측 상기 기판 일면 상에 형성되는 서포트 부재;
상기 제 1 반도체 칩 및 상기 서포트 부재 상에 적층되며 상기 제 1 관통전극과 연결되는 제 2 관통전극을 갖는 복수개의 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈;
상기 기판과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩들 사이에 충진되는 언더필 부재;
를 포함하는 것을 특징으로 하는 적층 반도체 패키지. - 제 1항에 있어서,
상기 서포트 부재는 직육면체 형태 또는 구 형태를 갖는 것을 특징으로 하는 적층 반도체 패키지. - 제 1항에 있어서,
상기 서포트 부재는 절연 물질로 형성하는 것을 특징으로 하는 적층 반도체 패키지. - 제 1항에 있어서,
상기 서포트 부재는 상기 적층 반도체 칩 모듈 외측으로 노출되지 않는 것을 특징으로 하는 적층 반도체 패키지. - 제 1항에 있어서,
상기 서포트 부재는 전도성 물질로 형성하는 것을 특징으로 하는 적층 반도체 패키지. - 제 5항에 있어서,
상기 서포트 부재는 솔더볼로 형성하는 것을 특징으로 하는 적층 반도체 패키지. - 제 1항에 있어서,
상기 서포트 부재와 상기 기판, 상기 서포트 부재와 상기 적층 반도체 칩 모듈을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지. - 일면에 제 1 접속패드 및 상기 제 1 접속패드 외측으로 제 2 접속패드가 형성된 기판;
상기 제 2 접속패드 안쪽 상기 기판 일면 상에 형성되며 상기 제 1 접속패드와 연결되는 제 1 관통전극을 갖는 제 1 반도체 칩;
상기 기판의 제 2 접속패드 상에 형성되는 전도성 서포트 부재;
상기 제 1 반도체 칩 및 상기 전도성 서포트 부재 상에 적층되며 상기 제 1 관통전극과 연결되는 제 2 관통전극 및 상기 제 2 관통전극 외측에 형성되는 제 3 관통전극을 갖는 제 2 반도체 칩들을 포함하는 적층 반도체 칩 모듈;및
상기 기판과 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 사이에 충진되는 언더필 부재;
를 포함하는 것을 특징으로 하는 적층 반도체 패키지. - 제 8항에 있어서,
상기 전도성 서포트 부재는 직육면체 형태 또는 구 형태를 갖는 것을 특징으로 하는 적층 반도체 패키지. - 제 8항에 있어서,
상기 전도성 서포트 부재는 솔더볼로 형성하는 것을 특징으로 하는 적층 반도체 패키지. - 제 8항에 있어서,
상기 전도성 서포트 부재와 상기 기판, 상기 전도성 서포트 부재와 상기 적층 반도체 칩 모듈을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100057057A KR20110137059A (ko) | 2010-06-16 | 2010-06-16 | 적층 반도체 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100057057A KR20110137059A (ko) | 2010-06-16 | 2010-06-16 | 적층 반도체 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110137059A true KR20110137059A (ko) | 2011-12-22 |
Family
ID=45503482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100057057A KR20110137059A (ko) | 2010-06-16 | 2010-06-16 | 적층 반도체 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20110137059A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150012780A (ko) * | 2013-07-26 | 2015-02-04 | 에스케이하이닉스 주식회사 | 스택 패키지 및 그 제조방법 |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| KR20180120814A (ko) * | 2013-09-27 | 2018-11-06 | 인텔 코포레이션 | 수동 부품용 중첩체 기판을 구비한 다이 패키지 |
-
2010
- 2010-06-16 KR KR1020100057057A patent/KR20110137059A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
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| KR20180120814A (ko) * | 2013-09-27 | 2018-11-06 | 인텔 코포레이션 | 수동 부품용 중첩체 기판을 구비한 다이 패키지 |
| US10615133B2 (en) | 2013-09-27 | 2020-04-07 | Intel Corporation | Die package with superposer substrate for passive components |
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