WO2024084637A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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WO2024084637A1
WO2024084637A1 PCT/JP2022/039003 JP2022039003W WO2024084637A1 WO 2024084637 A1 WO2024084637 A1 WO 2024084637A1 JP 2022039003 W JP2022039003 W JP 2022039003W WO 2024084637 A1 WO2024084637 A1 WO 2024084637A1
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solder
semiconductor
motherboard
metal pads
semiconductor device
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PCT/JP2022/039003
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English (en)
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正樹 高橋
裕一 乃万
広明 藤田
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株式会社レゾナック
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering

Definitions

  • This disclosure relates to a method for manufacturing a semiconductor device and a semiconductor device.
  • a semiconductor package is constructed by mounting a semiconductor chip made of an inorganic compound such as silicon on an organic substrate containing resin, etc.
  • the semiconductor package is electrically connected to a motherboard, etc. via solder, etc.
  • warping can occur due to stress caused by the difference in the linear expansion coefficient between the semiconductor chip and the organic substrate.
  • the warping of semiconductor packages increases as the package becomes larger, which can cause problems with connection when mounted on a motherboard, etc.
  • One method of mounting a semiconductor package to a motherboard that addresses the warping of the package is to provide a spacer between the semiconductor package and the motherboard in advance (see, for example, Non-Patent Document 1).
  • Patent Document 1 describes printing soldering material on multiple pads that connect to solder balls of electronic components on a printed wiring board such as a motherboard, so that the amount of soldering material decreases from the center to the outside.
  • Non-Patent Document 1 when spacers are provided at the ends of a semiconductor package to prevent contact between solder balls, as described in Non-Patent Document 1, it may be difficult to connect the semiconductor package to the motherboard.
  • the reason for this is that at the center of the semiconductor package in a plan view, the gap between the semiconductor package and the motherboard becomes wider at the melting temperature of the solder balls, making it easier for poor connection between the two to occur.
  • solder paste is added to the connection points on the motherboard side and the motherboard and semiconductor package are connected by reflow, a short circuit easily occurs due to the phenomenon in which the solder balls located at the edge of the semiconductor package come into contact with adjacent solder balls (also known as bridging).
  • the present disclosure has been made in consideration of the above-described conventional circumstances, and aims to provide a manufacturing method for a semiconductor device that is capable of reducing poor connections at the ends and center of a semiconductor package and a motherboard, and that has excellent manufacturing efficiency for semiconductor devices.
  • An object of the present disclosure is to provide a semiconductor device in which connection defects at the edges and center of a semiconductor package and a motherboard are reduced.
  • ⁇ 2> The method for manufacturing a semiconductor device according to ⁇ 1>, wherein the volume of the solder paste per metal pad for each of the plurality of solder pastes is independently 0.01 mm 3 to 0.03 mm 3 .
  • ⁇ 3> The method for manufacturing a semiconductor device according to ⁇ 1> or ⁇ 2>, wherein, for the plurality of solder pastes, a volume of the solder paste per metal pad is independently 80% or more of a maximum volume of the solder paste per metal pad.
  • ⁇ 4> The method for manufacturing a semiconductor device according to any one of ⁇ 1> to ⁇ 3>, further comprising forming the plurality of solder pastes on some of the plurality of metal pads by screen printing.
  • ⁇ 5> The method for manufacturing a semiconductor device according to any one of ⁇ 1> to ⁇ 4>, wherein the spacer has a height of 0.2 mm to 0.3 mm in a cross-sectional view.
  • ⁇ 6> The method for manufacturing a semiconductor device according to any one of ⁇ 1> to ⁇ 5>, wherein the semiconductor package has an area of 2500 mm2 or more in a plan view.
  • ⁇ 7> The method for manufacturing a semiconductor device according to any one of ⁇ 1> to ⁇ 6>, wherein the package substrate is rectangular in a plan view, and each of the four sides of the package substrate in a plan view has a length of 50 mm or more.
  • ⁇ 8> The method for manufacturing a semiconductor device according to any one of ⁇ 1> to ⁇ 7>, wherein the semiconductor package has a mass of 100 g or more.
  • the semiconductor package substrate includes a core layer including a copper-clad laminate.
  • the semiconductor package includes a silicon interposer mounted on the package substrate and electrically connected to a plurality of semiconductor chips, or includes a plurality of semiconductor chips.
  • a semiconductor package having a package substrate and a plurality of solder balls on one surface of the package substrate, and a motherboard having a plurality of metal pads, the motherboard being electrically connected via the plurality of solder balls and the plurality of metal pads,
  • a semiconductor device wherein in a plurality of connection portions where the plurality of solder balls and the plurality of metal pads are electrically joined, the ratio of the minimum solder volume per connection portion to the maximum solder volume per connection portion is 0.6 to 0.95.
  • ⁇ 12> The semiconductor device according to ⁇ 11>, wherein a ratio of a solder volume per connection portion in at least one connection portion located in a central portion of the semiconductor package to a solder volume per connection portion in at least one connection portion located on a peripheral edge of the semiconductor package is 0.6 to 0.95.
  • ⁇ 13> The semiconductor device according to ⁇ 11>, wherein the package substrate is rectangular in a plan view, and a solder volume per connection portion at a corner of the rectangle is smaller than a solder volume per connection portion at a connection portion other than the corner.
  • the package substrate includes a core layer including a copper-clad laminate.
  • the semiconductor package includes a silicon interposer mounted on the package substrate and electrically connected to a plurality of semiconductor chips, or includes a plurality of semiconductor chips.
  • the present disclosure it is possible to provide a manufacturing method for a semiconductor device that can reduce connection failures at the edges and center of a semiconductor package and a motherboard and has excellent manufacturing efficiency.
  • the present disclosure can provide a semiconductor device in which connection failures at the edges and center of a semiconductor package and a motherboard are reduced.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device manufactured by a manufacturing method according to the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration of a sample simulating a semiconductor device.
  • FIG. 2 is a plan view showing a motherboard used in producing samples.
  • the term "step” includes not only a step that is independent of other steps, but also a step that cannot be clearly distinguished from other steps as long as the purpose of the step is achieved.
  • the numerical range indicated using “to” includes the numerical values before and after "to” as the minimum and maximum values, respectively.
  • the upper or lower limit value described in one numerical range may be replaced with the upper or lower limit value of another numerical range described in stages.
  • the upper or lower limit value of the numerical range may be replaced with a value shown in the examples.
  • the manufacturing method of the semiconductor device disclosed herein includes the steps of: preparing a semiconductor package having a package substrate and a plurality of solder balls on one surface of the package substrate; and a motherboard having a plurality of metal pads and a plurality of solder pastes arranged on some of the metal pads, and arranging the semiconductor package and the motherboard so that the plurality of solder balls and the plurality of metal pads face each other (hereinafter also referred to as an "arrangement step”); a step of heating the semiconductor package and the motherboard to electrically bond the plurality of solder balls and the plurality of metal pads (hereinafter also referred to as a "bonding step”); Including, In the placing step, the motherboard is prepared such that the solder paste is not placed on the metal pads arranged on at least a portion of the peripheral end side, and the semiconductor package and the motherboard are placed via a spacer.
  • the semiconductor package and motherboard are arranged via a spacer, with no solder paste placed on the metal pads arranged on at least a portion of the peripheral edge side of the motherboard.
  • the semiconductor package and motherboard are then heated to electrically bond the multiple solder balls and the multiple metal pads to manufacture the semiconductor device. This makes it possible to reduce connection failures at the edges and center of the semiconductor package and motherboard, and also provides excellent manufacturing efficiency for the semiconductor device. The reason for this is believed to be as follows. Note that the present disclosure is not limited to the following speculation.
  • multiple solder balls and multiple metal pads are electrically joined with no solder paste placed on at least a portion of the metal pads located on the peripheral edge side of the motherboard. This increases the amount of solder paste on metal pads where solder paste is placed, such as in the center, making it possible to reduce poor connections in the center. Furthermore, because no solder paste is placed on some of the metal pads on the peripheral edge side, it is also possible to reduce the occurrence of bridges where adjacent solder comes into contact.
  • the solder paste can be selectively placed on multiple metal pads. Therefore, a motherboard can be obtained by a simple process in which some metal pads have no solder paste placed thereon and the remaining metal pads have solder paste placed thereon. Therefore, compared to the case in which solder paste is placed on multiple metal pads so that the amount of solder paste decreases from the center of the motherboard toward the outside, the process of placing the solder paste is simple and the manufacturing efficiency of the semiconductor device is excellent.
  • the manufacturing method of the present disclosure includes a step of preparing the aforementioned semiconductor package and the aforementioned motherboard, and arranging the semiconductor package and the motherboard so that the multiple solder balls and the multiple metal pads face each other (arrangement step).
  • a semiconductor package used in manufacturing a semiconductor device includes a package substrate and a plurality of solder balls on one surface of the package substrate.
  • the package substrate has a number of solder balls.
  • the solder balls are electrically connected to metal pads provided on the motherboard.
  • the solder balls are each located at a position corresponding to the connection points with the metal pads provided on the motherboard.
  • the package substrate may include, for example, a build-up layer, a core layer, a solder resist layer, etc., and these layers may be stacked.
  • the package substrate may include a build-up layer, a core layer, and a build-up layer stacked in this order when viewed from the side on which the multiple solder balls are provided, or a solder resist layer, a build-up layer, a core layer, a build-up layer, and a solder resist layer stacked in this order.
  • the package substrate may include through holes, vias, etc.
  • the package substrate may have a core layer including a copper-clad laminate.
  • the copper-clad laminate is, for example, a member in which copper foil is laminated on both sides of an insulating layer including resin-impregnated glass cloth.
  • the glass transition temperature Tg of the insulating layer measured by the tensile method of dynamic mechanical analysis (DMA) may be 200°C or higher, 250°C to 400°C, 280°C to 350°C, or 300°C to 350°C, from the viewpoint of heat resistance.
  • the linear expansion coefficient ⁇ 1 of the insulating layer measured by a compression method of thermomechanical analysis may be 3.0 ppm/° C. to 15.0 ppm/° C., 4.0 ppm/° C. to 11.0 ppm/° C., 5.0 ppm/° C. to 8.0 ppm/° C., or 5.5 ppm/° C. to 8.0 ppm/° C.
  • TMA thermomechanical analysis
  • the linear expansion coefficient ⁇ 2 of the insulating layer measured by a compression method of thermomechanical analysis may be 0.1 ppm/°C to 3.0 ppm/°C, 0.3 ppm/°C to 2.0 ppm/°C, or 0.5 ppm/°C to 1.5 ppm/°C.
  • the linear expansion coefficient ⁇ 2 of the insulating layer means the linear expansion coefficient at a temperature equal to or higher than the glass transition temperature of the insulating layer.
  • the storage modulus of the insulating layer at 30°C measured by the tensile method of dynamic mechanical analysis (DMA) may be 15 GPa to 40 GPa, 20 GPa to 35 GPa, or 20 GPa to 30 GPa.
  • the storage modulus of the insulating layer at 260°C measured by the tensile method of dynamic mechanical analysis (DMA) may be 10 GPa to 30 GPa, 12 GPa to 25 GPa, or 15 GPa to 25 GPa.
  • the semiconductor package may include components other than the package substrate and the plurality of solder balls.
  • the semiconductor package may include an interposer, a semiconductor chip, a stiffener, a lid, etc.
  • An interposer is a component that electrically connects multiple semiconductor chips to a package substrate and is placed on the package substrate.
  • interposers include silicon interposers and organic interposers.
  • the semiconductor package includes a silicon interposer on the package substrate from the viewpoint of fine connection between semiconductor chips.
  • Silicon allows electrical connection through fine wiring compared to organic materials, and by employing a silicon interposer with a linear expansion coefficient similar to that of semiconductor chips, the reliability between electrically connected semiconductor chips is good.
  • a silicon interposer is employed, multiple semiconductor chips are mounted on the silicon interposer, and after processing such as sealing is performed, the silicon interposer is mounted on the package substrate. Therefore, compared to mounting an organic interposer on the package substrate and then mounting semiconductor chips individually on the organic interposer, it is easier to improve yield and tends to be more efficient in manufacturing good products.
  • the semiconductor chip includes a processor such as a central processing unit (CPU) or a graphics processing unit (GPU), a memory such as a dynamic random access memory (DRAM) or a NAND, a power supply circuit, a sensor, and the like.
  • the semiconductor chip may be a semiconductor chip in which a processor or a system on chip (SoC) equipped with a processor, a memory such as a high bandwidth memory (HBM) having a plurality of stacked dynamic random access memories (DRAMs) are stacked vertically to be three-dimensionally mounted (3D mounted), or the like.
  • the semiconductor chip may be a semiconductor chip in which a processor or a SoC, a memory such as an HBM, etc. are mounted in a planar direction on an interposer such as a silicon interposer (e.g., a semiconductor chip mounted in 2.5D).
  • the semiconductor chip is mounted on a package substrate, an interposer, etc., and the semiconductor chip is connected to wiring formed on the package substrate, interposer, etc. by solder bumps or wire bonding. Furthermore, the space between the semiconductor chip and the package substrate, interposer, etc. may be sealed with a sealing material such as an underfill material.
  • a single semiconductor chip may be arranged on the package substrate, or multiple semiconductor chips may be arranged on the package substrate.
  • the semiconductor chip arranged on the package substrate may be sealed with a sealing material such as LMC (Liquid Molding Compound). Furthermore, when multiple semiconductor chips are arranged, the multiple semiconductor chips may be entirely sealed with a sealing material.
  • LMC Liquid Molding Compound
  • the stiffener is a member for reducing warpage of the semiconductor package.
  • the stiffener may be disposed on the outer periphery of the package substrate in plan view, or on a part of the outer periphery or on the entire outer periphery.
  • the shape of the stiffener is not particularly limited, and may be frame-shaped, rod-shaped, etc.
  • the material, width, etc. of the stiffener may be adjusted depending on the linear expansion coefficient of the material constituting the package substrate, the area ratio of the semiconductor chip in the semiconductor package in plan view, etc.
  • the width of the stiffener may be, for example, 10 mm to 30 mm, or 15 mm to 25 mm.
  • the material of the stiffener is not particularly limited, and examples include copper, copper alloys such as Cu-Mo alloy and Cu-W alloy, and SUS such as SUS304 and SUS430.
  • the stiffener may be attached to the package substrate using an adhesive or the like.
  • the surface of the stiffener may be plated to improve adhesion.
  • the lid is a member that covers the semiconductor chip and can function as a member that dissipates heat generated in the semiconductor chip.
  • a metal with low thermal resistance such as copper is preferable.
  • the area of the semiconductor package in a plan view may be 2500 mm 2 or more, 4000 mm 2 or more, 5000 mm 2 or more, 5625 mm 2 or more (e.g., 75 mm ⁇ 75 mm or more), or 6400 mm 2 to 22500 mm 2.
  • connection defects are likely to occur.
  • connection defects at the ends and center can be suitably reduced.
  • the lengths of the four sides of the package substrate in plan view may be independently 50 mm or more, 60 mm or more, 75 mm or more, 80 mm or more, or 80 mm to 150 mm.
  • connection failures at the ends and center can be suitably reduced.
  • the mass of the semiconductor package may be 100g or more, 100g to 300g, or 120g to 200g.
  • bridging is likely to occur due to the weight of the semiconductor package.
  • a motherboard used in manufacturing a semiconductor device is a member electrically connected to a semiconductor package, and includes a plurality of metal pads electrically connected to a plurality of solder balls provided on the semiconductor package. Solder paste is disposed on some of the plurality of metal pads (two or more metal pads).
  • the motherboard may be a conventionally known electronic circuit board used in semiconductor packaging.
  • solder paste is not placed on at least some of the metal pads located on the peripheral edge side of the multiple metal pads.
  • Methods for selectively placing solder paste on the multiple metal pads are not particularly limited, and include screen printing, inkjet printing, spray printing, etc. Among these, screen printing and inkjet printing are preferred from the viewpoint of productivity.
  • the solder paste may be formed on some of the metal pads (two or more metal pads) by screen printing.
  • an opening material e.g., a stencil
  • solder paste may be applied onto the opening material
  • the solder paste may be printed on the metal pads facing the openings using a squeegee.
  • screen printing may be performed using an opening material that is not open at the position facing the metal pads on which the solder paste is not to be placed, for example, an opening material that is not open at the position facing the metal pads arranged on at least a portion of the peripheral edge side.
  • Solder paste may be formed on some of the multiple metal pads (two or more metal pads) by inkjet printing. The locations where solder paste is formed and the amount of solder paste can be easily adjusted by using the inkjet printing settings, programs, etc.
  • the metal pads on which solder paste is not placed may be metal pads that are placed on at least a portion of the peripheral edge side.
  • solder paste may not be placed on all of the metal pads that are placed on the peripheral edge side.
  • the package substrate is rectangular in plan view, it is preferable that the multiple solder balls are arranged along the periphery of the rectangle, and a configuration (configuration 1) in which the multiple metal pads are also arranged to face the multiple solder balls is more preferable.
  • configuration 1 in which the multiple metal pads are also arranged to face the multiple solder balls is more preferable.
  • solder paste in the rectangular region in which the multiple metal pads of the motherboard are arranged, it is preferable that solder paste is not arranged on the metal pads located at the corners. In this region, solder paste may or may not be arranged on the metal pads located on the peripheral edge side other than the corners.
  • the ratio (Y/X) of the length Y (Y in FIG. 3) of the portion of the metal pad where no solder paste is arranged in the direction from the corner to the length X of one side (X in FIG. 3, the dots in FIG. 3 mean the arrangement of the metal pads) may be 0.05 to 0.6, 0.1 to 0.4, 0.15 to 0.3, or 0.2 to 0.25.
  • the portion of the metal pad on which solder paste is not placed in a direction perpendicular to the length X of one side (approximately the same as the length of one side of the package substrate in a planar view) and inside the rectangular area may be 0.01 to 0.2, 0.02 to 0.15, or 0.04 to 0.1.
  • the arrangement, size, distance between metal pads, density, etc. of the metal pads are not limited to the configuration shown in FIG.
  • the numerical range of the length X described above is the same as the numerical range of the lengths of the four sides of the package substrate in a planar view, and may be 50 mm or more, 60 mm or more, 75 mm or more, 80 mm or more, or may be 80 mm to 150 mm.
  • the aforementioned length Y may be 5 mm to 50 mm, may be 10 mm to 40 mm, may be 15 mm to 25 mm, or may be 20 mm to 25 mm.
  • the aforementioned length Z may be 0.5 mm to 25 mm, may be 1 mm to 20 mm, may be 2 mm to 15 mm, or may be 4 mm to 10 mm.
  • the percentage of metal pads that do not have solder paste arranged thereon may be 35% or less by number, or may be 9% to 25% by number by number.
  • the volume of solder paste per metal pad may each independently be between 0.01 mm 3 and 0.03 mm 3 , between 0.015 mm 3 and 0.03 mm 3 , or between 0.02 mm 3 and 0.028 mm 3 .
  • the volume of the solder paste preferably does not change substantially.
  • the volume of the solder paste per metal pad relative to the maximum volume of the solder paste per metal pad is preferably 80% or more, and more preferably 90% to 100%, independently of each other.
  • the maximum volume of solder paste per metal pad means the volume of the solder paste with the largest volume among the multiple solder pastes. For example, when the maximum volume is 0.03 mm3 , the volume of solder paste per metal pad is preferably 0.024 mm3 (0.03 mm3 x 0.8) or more.
  • the height of the solder paste may be 0.05 mm to 0.25 mm, or may be 0.1 mm to 0.2 mm.
  • the area of the solder paste in a plan view may be the same as the area of the metal pad on which the solder paste is placed in a plan view, or may be larger or smaller than the area of the metal pad in a plan view.
  • the semiconductor package and the motherboard are placed via a spacer.
  • the spacer is preferably placed between the semiconductor package and the motherboard, positioned at an end of the package substrate in a plan view.
  • the spacer is preferably placed between the semiconductor package and the motherboard, positioned at a corner of the semiconductor package.
  • the height of the spacer in cross section may be 0.1 mm to 0.5 mm, and from the viewpoint of effectively reducing poor connections between the semiconductor package and the motherboard at the bridge where adjacent solder pieces come into contact and at the center, it is preferable that it be 0.2 mm to 0.35 mm, and more preferably 0.2 mm to 0.3 mm.
  • the manufacturing method of the present disclosure includes, after the placement step, a step of heating the semiconductor package and the motherboard to electrically bond the multiple solder balls and the multiple metal pads (a bonding step).
  • the semiconductor package and the motherboard are heated, and the multiple solder balls and solder paste are reflowed to electrically bond the multiple solder balls to the multiple metal pads.
  • the solder balls and the solder paste are bonded by reflow.
  • the solder balls and the metal pads are bonded by reflow. After bonding, the spacer is removed to obtain the semiconductor device.
  • FIG. 1 shows a cross-sectional view of the configuration of a semiconductor device manufactured by the manufacturing method of the present disclosure.
  • the semiconductor device 100 shown in FIG. 1 includes a motherboard 1 and a semiconductor package 10, and a connection portion 15 is formed by connecting a plurality of metal pads 14 provided on the motherboard 1 and a plurality of solder balls provided on the semiconductor package 10 directly or via solder paste by reflow.
  • the semiconductor package 10 includes a package substrate 2 having multiple solder balls on one side, a semiconductor chip 3, a stiffener 4, a silicon interposer 8, etc.
  • the package substrate 2 When viewed from the side where the solder balls are provided, the package substrate 2 is laminated in the following order: solder resist layer 13, build-up layer 12, core layer 11, build-up layer 12, and solder resist layer 13.
  • solder resist layer 13 On the side opposite to the side where the solder balls are provided of the package substrate 2, a frame-shaped stiffener 4 is adhered to the peripheral edge in plan view with an adhesive, and is electrically connected to the silicon interposer 8 via solder bumps. Furthermore, the space between the silicon interposer 8 and the solder resist layer 13 is sealed with an underfill material 9.
  • the semiconductor chip 3 includes a processor 5 such as a CPU or GPU, and a memory 6 such as an HBM, and is sealed with a sealing material 7 such as LMC. Furthermore, the semiconductor chip 3 is electrically connected to a silicon interposer 8 via solder bumps, and the space between the semiconductor chip 3 and the silicon interposer 8 is sealed with an underfill material.
  • the semiconductor device disclosed herein includes a semiconductor package having a package substrate and a plurality of solder balls on one side of the package substrate, and a motherboard having a plurality of metal pads, which are electrically connected via the plurality of solder balls and the plurality of metal pads, and at a plurality of connections where the plurality of solder balls and the plurality of metal pads are electrically connected, the ratio of the minimum solder volume per connection to the maximum solder volume per connection satisfies 0.6 to 0.95.
  • the semiconductor device disclosed herein has multiple connection parts in which multiple solder balls and multiple metal pads are electrically joined, and the ratio of the minimum solder volume per connection part to the maximum solder volume per connection part (minimum solder volume/maximum solder volume) satisfies 0.6 to 0.95.
  • the aforementioned semiconductor device has both connection parts with a larger solder volume and connection parts with a smaller solder volume, and as a result, it is possible to reduce connection failures at the edges and center of the semiconductor package and motherboard.
  • the semiconductor device of the present disclosure can be manufactured by applying the manufacturing method of the semiconductor device of the present disclosure described above.
  • a connection part with a larger solder volume can be obtained by electrically connecting a solder ball and a metal pad with solder paste placed on the metal pad.
  • a connection part with a smaller solder volume can be obtained by electrically connecting a solder ball and a metal pad with no solder paste placed on the metal pad.
  • solder volume per connection at the center is greater than the solder volume per connection at the peripheral edges.
  • solder volume A The solder volume per connection at at least one connection located at the center of the semiconductor package (hereinafter also referred to as solder volume A) may be greater than the solder volume per connection at at least one connection located at the peripheral edge of the semiconductor package (hereinafter also referred to as solder volume B).
  • solder volume B the ratio of solder volume B to solder volume A (solder volume B/solder volume A) may be 0.6 to 0.95, 0.7 to 0.95, or 0.7 to 0.9.
  • the package substrate may be rectangular in plan view, and in this case, it is preferable that a plurality of connection parts, in which the solder balls and the metal pads are electrically joined, are arranged along the periphery of the rectangle. Furthermore, it is preferable that the solder volume per connection part at the corners of the rectangle (hereinafter also referred to as solder volume C) is smaller than the solder volume per connection part at the other than the corners (hereinafter also referred to as solder volume D).
  • the ratio of solder volume C to solder volume D (solder volume C/solder volume D) may be 0.6 to 0.95, 0.7 to 0.95, or 0.7 to 0.9.
  • the solder volume per connection can be found by the following method. If the connection can be cut, the pad area on the package substrate side, the pad area on the motherboard side, the projected area of the solder (because it is not a perfect sphere but has a flattened shape in the plane direction), etc. can be measured by X-ray, and the solder volume can be found from these measurement results and the height of the connection found from the cut surface. If the connection cannot be cut, three-dimensional image data of the connection can be obtained non-destructively by X-ray CT (e.g., high-resolution X-ray CT) scanning, and the solder volume can be found from the three-dimensional image data.
  • X-ray CT e.g., high-resolution X-ray CT
  • a sample 100A simulating a semiconductor device as shown in Fig. 2 was produced.
  • the sample 100A was produced using a motherboard 1A having a plurality of metal pads 14, a laminated substrate 2A having a core layer 11, a build-up layer 12, and a solder resist layer 13, and further having a plurality of solder balls (approximately spherical with a radius of 300 ⁇ m), a stiffener 4, an adhesive, and a member 3A simulating a semiconductor chip.
  • the member 3A and the laminated substrate 2A were connected with solder bumps, and the space between them was sealed with an underfill material 9.
  • the metal pads 14 and the solder balls were connected directly or via a solder paste (not shown) by reflow to form a connection portion 15. Details of each component are as follows:
  • Build-up layer A laminated structure of Ajinomoto Build-up Film (ABF) GX-92 (thickness 30 ⁇ m) manufactured by Ajinomoto Fine-Techno Co., Ltd. and a copper layer (thickness 18 ⁇ m).
  • Core layer Copper-clad laminate in which copper foil (thickness 12 ⁇ m) is laminated on both sides of an insulating layer.
  • Solder resist layer Photosensitive solder resist (SR) manufactured by Showa Denko Materials Co., Ltd. The arrangement of the solder resist layer, the build-up layer and the core layer is as follows.
  • the insulating layers included in the copper-clad laminate were insulating layers 1 to 5, which have the physical properties shown in Table 1 below.
  • Solder paste was placed on a plurality of metal pads provided on a motherboard. Specifically, a stencil with a plurality of openings was placed on the motherboard so that the openings faced the metal pads of the motherboard, and the solder paste was printed on the metal pads by screen printing.
  • the opening height of the stencil was 130 ⁇ m
  • the opening diameter of the stencil was 350 ⁇ m or 450 ⁇ m.
  • the height of the formed solder paste was 130 ⁇ m (0.13 mm).
  • a motherboard was prepared having metal pads on which the solder paste was not printed by masking the four corners of the peripheral edge of the rectangular area on which the metal pads were provided, and a motherboard was prepared having metal pads on which the solder paste was printed without the above masking.
  • a stiffener was attached to a laminated substrate (a rectangular substrate with a side of 100 mm) equipped with multiple solder balls using an adhesive, and a package member was prepared in which the WALTS-TEG was connected via solder bumps. In the package member, the gap between the WALTS-TEG and the laminated substrate was sealed with an underfill material.
  • the package member and the motherboard were arranged with spacers between them.
  • Two spacers were arranged at each corner of the package member, for a total of eight spacers.
  • the heights of the spacers were 200 ⁇ m, 250 ⁇ m, 300 ⁇ m, and 350 ⁇ m.
  • the package member on which the spacers were disposed and the motherboard were heated, thereby electrically connecting the solder balls and the metal pads by reflow.
  • a sample simulating a semiconductor device as shown in FIG. 2 was fabricated.
  • the volume of the solder paste per metal pad was 450 ⁇ 450 ⁇ 130 ( ⁇ m 3 ) or 350 ⁇ 350 ⁇ 130 ( ⁇ m 3 ), and the volume of the solder ball was 4/3 ⁇ ⁇ ⁇ (300) 3 ( ⁇ m 3 ). From these volume values, the volume ratio of the connection part with a small solder volume (solder ball only) to the connection part with a large solder volume (solder ball + solder paste) was calculated to be 0.81 or 0.88.
  • connection parts of the prepared samples were measured using a tester. Specifically, in a plan view, the resistance of the connection parts in three rows vertically and horizontally along the four sides of the package member, and the resistance of the connection parts in three rows vertically and horizontally on the inside along the four sides of the WALTS-TEG were measured. Then, the connection parts where the resistance value significantly increased were evaluated as having a connection failure.
  • the core layer was a copper-clad laminate in which copper foil was laminated on both sides of insulating layer 1 in Table 1. Furthermore, a motherboard was prepared with metal pads on which solder paste was printed without masking using a stencil with a stencil opening diameter of 350 ⁇ m and a spacer with a spacer height of 300 ⁇ m in the above-mentioned ⁇ Preparation of Samples>, to prepare a sample.
  • Example 6 As the core layer, a copper-clad laminate in which copper foil was laminated on both sides of the insulating layer 2 in Table 1 was used. Furthermore, in the above-mentioned ⁇ Sample Preparation>, a stencil with a stencil opening diameter of 450 ⁇ m and a spacer with a spacer height of 250 ⁇ m were used, and a motherboard with metal pads on which solder paste was not printed was prepared by masking the four corners of the peripheral edge to prepare a sample. In Experimental Example 6, 15 rows (Y in FIG. 3, ratio to the length of one piece: 0.15) x 4 rows (Z in FIG. 3, ratio to the length of one piece: 0.04) were masked at the four corners of the peripheral edge.
  • Example 7 In Experimental Example 7, a copper-clad laminate in which copper foil was laminated on both sides of insulating layer 4 in Table 1 was used as the core layer. Furthermore, a sample was produced in the same manner as in Experimental Example 6, except that 20 rows (Y in FIG. 3, ratio to the length of one side: 0.2) ⁇ 4 rows (Z in FIG. 3, ratio to the length of one side: 0.04) were masked at the four corners of the peripheral edge.
  • 1st to 3rd laps from outside refers to the percentage of samples that did not have a connection failure at the connection part corresponding to the metal pads arranged in a frame shape from the outside to the center, 1st to 3rd (B in Figure 3) inside the rectangular area where the metal pads are arranged in the plan view of the motherboard in Figure 3 (number of samples without connection failure / total number of samples).

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Abstract

パッケージ基板及びパッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドと一部の金属パッド上に配置された複数のはんだペーストとを備えるマザーボードとを準備し、複数のはんだボールと複数の金属パッドとが対面するように半導体パッケージとマザーボードとを配置する工程と、半導体パッケージ及びマザーボードを加熱し、複数のはんだボールと複数の金属パッドとを電気的に接合する工程と、を含み、配置する工程では、周端部側の少なくとも一部に配置された金属パッドには、はんだペーストが配置されていないマザーボードを準備し、スペーサーを介して半導体パッケージとマザーボードとを配置する半導体装置の製造方法。

Description

半導体装置の製造方法及び半導体装置
　本開示は、半導体装置の製造方法及び半導体装置に関する。
　近年、コンピューター等の電子機器では、使用する信号の高速化及び大容量化が進み大型化している。これらの電子機器に使用される半導体パッケージの高集積化及び高機能化も進んでいる。
　半導体パッケージは、シリコン等の無機化合物からなる半導体チップを、樹脂等を含む有機基板上に搭載して構成される。半導体パッケージは、はんだ等を介してマザーボード等と電気的に接続される。
　半導体パッケージでは、半導体チップと有機基板との線膨張係数の差に起因する応力によって反りが発生する場合がある。半導体パッケージの反りはパッケージが大型化するに伴い大きくなり、マザーボード等への実装時に上手く接続されない要因になる。
　半導体パッケージの反りに対応したマザーボードへの実装方法として、予め半導体パッケージとマザーボードの間にスペーサーを設ける方法が挙げられる（例えば、非特許文献１を参照）。
　さらに、半導体パッケージの反り形状に対応して、マザーボード側に付与するはんだペースト量を変化させる方法がある（例えば、特許文献１を参照）。具体的には、特許文献１では、マザーボード等のプリント配線基板において、電子部品の半田ボールと接続する複数のパッドに、半田付け用材料を、中心から外側に向かって該半田付け用材料の量が少なくなるように印刷することが記載されている。
特開２００９－７６８１２号公報
Fletcher (Cheng Piao) Tung et al., Challenges of Large Body FCBGA on Board Level Assembly and Reliability, 2018 IEEE 68th Electronic Components and Technology Conference
　近年、コンピューター、サーバー等に使用される半導体は多機能化しており、これに伴い、半導体チップを搭載するパッケージ基板、及び半導体パッケージは大型化している。さらに、半導体パッケージの大型化に伴い、半導体チップをパッケージ基板に接続して構成された半導体パッケージ全体の反り量及び質量は増加しつつある。
　さらに、本発明者等の検討により、非特許文献１に記載されているように半導体パッケージの端部にスペーサーを設けてはんだボール同士の接触を抑制した際、半導体パッケージとマザーボードとの接続が困難になる場合があることが分かった。この理由は、平面視における半導体パッケージの中央部にて、はんだボールの溶融温度での半導体パッケージとマザーボードとの隙間が広くなり、両者の接続不良が発生しやすいためである。
　一方で、マザーボード側の接続箇所にはんだペーストを添加し、リフローによるマザーボードと半導体パッケージとの接続を行うと、半導体パッケージの端部に位置するはんだボールが隣接するはんだボールと接触する現象（ブリッジともいう。）により、短絡しやすくなることが分かった。
　以上のような半導体パッケージ及びマザーボードの端部及び中央部における接続不良が生じやすいことは、歩留まり低下につながり、半導体装置の製造コストを増大させる要因になる。また、特許文献１のようにマザーボードの中心から外側に向かってはんだペーストの量が少なくなるようにマザーボード側の接続箇所にはんだペーストを添加する場合、マザーボードの位置によってはんだペーストの添加量を変動させる必要がある。そのため、はんだペーストを付与する工程が煩雑になり、半導体装置の製造効率が低いという問題がある。
　本開示は、上記従来の事情に鑑みてなされたものであり、半導体パッケージ及びマザーボードの端部及び中央部における接続不良を低減可能であり、かつ半導体装置の製造効率に優れる半導体装置の製造方法を提供することを目的とする。
　本開示は、半導体パッケージ及びマザーボードの端部及び中央部における接続不良が低減された半導体装置を提供することを目的とする。
　前記課題を達成するための具体的手段は以下の通りである。
＜１＞　パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドと前記複数の金属パッドの内の一部の金属パッド上に配置された複数のはんだペーストとを備えるマザーボードとを準備し、前記複数のはんだボールと前記複数の金属パッドとが対面するように前記半導体パッケージと前記マザーボードとを配置する工程と、
　前記半導体パッケージ及び前記マザーボードを加熱し、前記複数のはんだボールと前記複数の金属パッドとを電気的に接合する工程と、
　を含み、
　前記配置する工程では、周端部側の少なくとも一部に配置された前記金属パッドには前記はんだペーストが配置されていない前記マザーボードを準備し、スペーサーを介して前記半導体パッケージと前記マザーボードとを配置する半導体装置の製造方法。
＜２＞　前記複数のはんだペーストについて、金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、０．０１ｍｍ３～０．０３ｍｍ３である＜１＞に記載の半導体装置の製造方法。
＜３＞　前記複数のはんだペーストについて、金属パッド１つ当りのはんだペーストの最大体積に対する金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、８０％以上である＜１＞又は＜２＞に記載の半導体装置の製造方法。
＜４＞　スクリーン印刷により前記複数の金属パッドの内の一部の金属パッド上に前記複数のはんだペーストを形成する＜１＞～＜３＞のいずれか１つに記載の半導体装置の製造方法。
＜５＞　前記スペーサーの断面視における高さが０．２ｍｍ～０．３ｍｍである、＜１＞～＜４＞のいずれか１つに記載の半導体装置の製造方法。
＜６＞　前記半導体パッケージの平面視における面積が２５００ｍｍ２以上である、＜１＞～＜５＞のいずれか１つに記載の半導体装置の製造方法。
＜７＞　前記パッケージ基板は平面視にて矩形であり、平面視でのパッケージ基板の４辺の長さが、それぞれ独立に５０ｍｍ以上である、＜１＞～＜６＞のいずれか１つに記載の半導体装置の製造方法。
＜８＞　前記半導体パッケージの質量が１００ｇ以上である、＜１＞～＜７＞のいずれか１つに記載の半導体装置の製造方法。
＜９＞　前記パッケージ基板は、銅張積層板を含むコア層を備える＜１＞～＜８＞のいずれか１つに記載の半導体装置の製造方法。
＜１０＞　前記半導体パッケージは、前記パッケージ基板上に複数の半導体チップと電気的に接続して搭載されたシリコンインターポーザを備える、又は複数の半導体チップを備える＜１＞～＜９＞のいずれか１つに記載の半導体装置の製造方法。
＜１１＞　パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドを備えるマザーボードとが、前記複数のはんだボールと前記複数の金属パッドとを介して電気的に接合しており、
　前記複数のはんだボールと前記複数の金属パッドとが電気的に接合した複数の接続部において、接続部１つ当りのはんだ体積の最大値に対する接続部１つ当りのはんだ体積の最小値の割合は、０．６～０．９５である半導体装置。
＜１２＞　前記半導体パッケージの中央部に位置する少なくとも１つの接続部における接続部１つ当りのはんだ体積に対する、前記半導体パッケージの周端部に位置する少なくとも１つの接続部における接続部１つ当りのはんだ体積の割合は、０．６～０．９５である＜１１＞に記載の半導体装置。
＜１３＞　前記パッケージ基板は平面視にて矩形であり、矩形の角部に位置する接続部における接続部１つ当りのはんだ体積は、角部以外に位置する接続部における接続部１つ当りのはんだ体積よりも小さい＜１１＞に記載の半導体装置。
＜１４＞　前記パッケージ基板は、銅張積層板を含むコア層を備える＜１１＞～＜１３＞のいずれか１つに記載の半導体装置。
＜１５＞　前記半導体パッケージは、前記パッケージ基板上に複数の半導体チップと電気的に接続して搭載されたシリコンインターポーザを備える、又は複数の半導体チップを備える＜１１＞～＜１４＞のいずれか１つに記載の半導体装置。
　本開示によれば、半導体パッケージ及びマザーボードの端部及び中央部における接続不良を低減可能であり、かつ半導体装置の製造効率に優れる半導体装置の製造方法を提供することができる。
　本開示は、半導体パッケージ及びマザーボードの端部及び中央部における接続不良が低減された半導体装置を提供することができる。
本開示の製造方法にて製造される半導体装置の構成を示す断面図である。 半導体装置を模したサンプルの構成を示す断面図である。 サンプル作製に用いたマザーボードを示す平面図である。
　以下、本開示の実施形態について詳細に説明する。但し、本開示は以下の実施形態に限定されるものではない。以下の実施形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合を除き、必須ではない。数値及びその範囲についても同様であり、本開示を制限するものではない。
　本開示において「工程」との語には、他の工程から独立した工程に加え、他の工程と明確に区別できない場合であってもその工程の目的が達成されれば、当該工程も含まれる。
　本開示において「～」を用いて示された数値範囲には、「～」の前後に記載される数値がそれぞれ最小値及び最大値として含まれる。
　本開示中に段階的に記載されている数値範囲において、一つの数値範囲で記載された上限値又は下限値は、他の段階的な記載の数値範囲の上限値又は下限値に置き換えてもよい。また、本開示中に記載されている数値範囲において、その数値範囲の上限値又は下限値は、実施例に示されている値に置き換えてもよい。
＜半導体装置の製造方法＞
　本開示の半導体装置の製造方法は、パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドと前記複数の金属パッドの内の一部の金属パッド上に配置された複数のはんだペーストとを備えるマザーボードとを準備し、前記複数のはんだボールと前記複数の金属パッドとが対面するように前記半導体パッケージと前記マザーボードとを配置する工程（以下、「配置工程」とも称する。）と、
　前記半導体パッケージ及び前記マザーボードを加熱し、前記複数のはんだボールと前記複数の金属パッドとを電気的に接合する工程（以下、「接合工程」とも称する。）と、
　を含み、
　前記配置する工程では、周端部側の少なくとも一部に配置された前記金属パッドには前記はんだペーストが配置されていない前記マザーボードを準備し、スペーサーを介して前記半導体パッケージと前記マザーボードとを配置する方法である。
　本開示の製造方法では、マザーボードの周端部側の少なくとも一部に配置された金属パッドには、はんだペーストが配置されていない状態で、スペーサーを介して半導体パッケージとマザーボードとを配置する。そして、半導体パッケージ及びマザーボードを加熱し、複数のはんだボールと複数の金属パッドとを電気的に接合することで半導体装置を製造する。これにより、半導体パッケージ及びマザーボードの端部及び中央部における接続不良を低減可能であり、かつ半導体装置の製造効率に優れる。この理由は、以下のように推測される。なお、本開示は、以下の推測に限定されない。
　スペーサーを介して半導体パッケージとマザーボードとを配置することで、接合工程にて半導体パッケージ及びマザーボードの端部に隣接するはんだ同士が接触するブリッジの発生を低減することができる傾向にある。一方、スペーサーを用いた場合であっても、半導体パッケージの中央部にて、はんだボールの溶融温度での半導体パッケージとマザーボードとの隙間が広くなり、両者の接続不良が発生しやすくなる。金属パッドに付与するはんだペーストの量を増加させた場合、上記中央部での接続不良は低減可能であるが、上記端部でのブリッジが発生しやすくなるという問題がある。
　本開示では、マザーボードの周端部側の少なくとも一部に配置された金属パッドには、はんだペーストが配置されていない状態で、複数のはんだボールと複数の金属パッドとを電気的に接合する。これにより、中央部等のはんだペーストが配置される金属パッドにて、はんだペーストの量を増加させて上記中央部での接続不良が低減可能となる。さらに、上記周端部側では金属パッドの一部にはんだペーストが配置されていないため、隣接するはんだ同士が接触するブリッジの発生も低減可能となる。
　また、スクリーン印刷等の印刷技術を用いることで、はんだペーストを選択的に複数の金属パッド上に配置することができる。そのため、簡便な処理によって、一部の金属パッドにはんだペーストが配置されておらず、それ以外の金属パッドにはんだペーストが配置されたマザーボードを得ることができる。したがって、マザーボードの中心から外側に向かってはんだペーストの量が少なくなるように複数の金属パッドにはんだペーストを配置する場合と比較して、はんだペースト配置の処理が簡便であり、半導体装置の製造効率に優れる。
［配置工程］
　本開示の製造方法は、前述の半導体パッケージと、前述のマザーボードとを準備し、複数のはんだボールと複数の金属パッドとが対面するように半導体パッケージとマザーボードとを配置する工程（配置工程）を含む。
（半導体パッケージ）
　半導体装置の製造に用いられる半導体パッケージは、パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する。
　パッケージ基板は、複数のはんだボールを有する。複数のはんだボールとマザーボードに設けられた金属パッドとが電気的に接続される。複数のはんだボールは、マザーボードに設けられた金属パッドとの接続箇所と対応する場所にそれぞれ位置している。
　パッケージ基板は、例えば、ビルドアップ層、コア層、ソルダーレジスト層等を備えていてもよく、これらの層が積層されていてもよい。例えば、パッケージ基板は、複数のはんだボールが設けられている面側から見て、ビルドアップ層、コア層及びビルドアップ層がこの順番で積層されていてもよく、ソルダーレジスト層、ビルドアップ層、コア層、ビルドアップ層及びソルダーレジスト層がこの順番で積層されていてもよい。パッケージ基板は、スルーホール、ビア等を備えていてもよい。
　パッケージ基板は、銅張積層板を含むコア層を備えていてもよい。銅張積層板は、例えば、樹脂を含浸させたガラスクロスを含む絶縁層の両面に銅箔が積層された部材である。
　動的粘弾性測定（ＤＭＡ）の引張法で測定した絶縁層のガラス転移温度Ｔｇは、耐熱性の観点から、２００℃以上であってもよく、２５０℃～４００℃であってもよく、２８０℃～３５０℃であってもよく、３００℃～３５０℃であってもよい。
　熱機械分析（ＴＭＡ）の圧縮法で測定した、絶縁層の線膨張係数α１は、３．０ｐｐｍ／℃～１５．０ｐｐｍ／℃であってもよく、４．０ｐｐｍ／℃～１１．０ｐｐｍ／℃であってもよく、５．０ｐｐｍ／℃～８．０ｐｐｍ／℃であってもよく、５．５ｐｐｍ／℃～８．０ｐｐｍ／℃であってもよい。絶縁層の線膨張係数α１を５．０ｐｐｍ／℃以上とすることで、はんだブリッジの低減と接続不良の低減との両立が可能な半導体装置が歩留まりよく生産できる傾向にある。
　絶縁層の線膨張係数α１は、絶縁層のガラス転移温度未満での線膨張係数を意味する。
　熱機械分析（ＴＭＡ）の圧縮法で測定した、絶縁層の線膨張係数α２は、０．１ｐｐｍ／℃～３．０ｐｐｍ／℃であってもよく、０．３ｐｐｍ／℃～２．０ｐｐｍ／℃であってもよく、０．５ｐｐｍ／℃～１．５ｐｐｍ／℃であってもよい。
　絶縁層の線膨張係数α２は、絶縁層のガラス転移温度以上での線膨張係数を意味する。
　動的粘弾性測定（ＤＭＡ）の引張法で測定した絶縁層の３０℃での貯蔵弾性率は、１５ＧＰａ～４０ＧＰａであってもよく、２０ＧＰａ～３５ＧＰａであってもよく、２０ＧＰａ～３０ＧＰａであってもよい。
　動的粘弾性測定（ＤＭＡ）の引張法で測定した絶縁層の２６０℃での貯蔵弾性率は、１０ＧＰａ～３０ＧＰａであってもよく、１２ＧＰａ～２５ＧＰａであってもよく、１５ＧＰａ～２５ＧＰａであってもよい。
　半導体パッケージは、パッケージ基板及び複数のはんだボール以外の構成要素を備えていてもよい。例えば、半導体パッケージは、インターポーザ、半導体チップ、スティフナー、リッド等を備えていてもよい。
　インターポーザは、複数の半導体チップ間とパッケージ基板とを電気的に接続するための部材であり、パッケージ基板上に配置される。インターポーザとしては、シリコンインターポーザ、有機インターポーザ等が挙げられる。
　半導体パッケージがインターポーザを備える場合、半導体チップ間の微細接続の観点から、半導体パッケージは、パッケージ基板上にシリコンインターポーザを備えることが好ましい。シリコンは、有機系材料と比較して微細配線による電気的な接続が可能であり、半導体チップと同程度の線膨張係数であるシリコンインターポーザを採用することで、電気的に接続された半導体チップ間の信頼性が良好である。さらに、シリコンインターポーザを採用した場合、複数の半導体チップをシリコンインターポーザ上に搭載し、封止等の処理を施した後に当該シリコンインターポーザをパッケージ基板に搭載する。そのため、パッケージ基板側に有機インターポーザを搭載した後に当該有機インターポーザ上に半導体チップを個別に搭載する場合と比較して、歩留まりを向上させやすく、良品の製造効率に優れる傾向にある。
　半導体チップは、ＣＰＵ（Central Processing Unit）、ＧＰＵ(Graphics Processing Unit）等のプロセッサ、ＤＲＡＭ（Dynamic Random Access Memory）、ＮＡＮＤ等のメモリ、電源回路、センサ等を備える。
　半導体チップは、プロセッサ又はプロセッサを備えるシステムオンチップ（System On Chip：SoC）、ＤＲＡＭ（Dynamic Random Access Memory）が複数積層されたＨＢＭ（High Bandwidth Memory）等のメモリなどが鉛直方向に積層されて３次元実装（３Ｄ実装）された半導体チップであってもよい。あるいは、半導体チップは、シリコンインターポーザ等のインターポーザ上にプロセッサ又はＳｏＣ、ＨＢＭ等のメモリなどが平面方向にそれぞれ実装された半導体チップ（例えば、２．５Ｄ実装された半導体チップ）であってもよい。
　半導体チップは、パッケージ基板、インターポーザ等に搭載され、はんだバンプ又はワイヤボンディングにより半導体チップと、パッケージ基板、インターポーザ等に形成された配線とが接続されている。さらに、アンダーフィル材等の封止材で半導体チップと、パッケージ基板、インターポーザ等との間が封止されていてもよい。
　パッケージ基板上には、１つの半導体チップが配置されていてもよく、複数の半導体チップが配置されていてもよい。パッケージ基板上に配置された半導体チップは、ＬＭＣ（Liquid Molding Compound）等の封止材で封止されていてもよい。さらに、複数の半導体チップが配置されている場合、当該複数の半導体チップ全体が封止材で封止されていてもよい。
　スティフナーは、半導体パッケージの反りを低減するための部材である。例えば、スティフナーは、平面視においてパッケージ基板の外周部に配置されてもよく、外周部の一部又は外周部全体に配置されていてもよい。スティフナーの形状は特に限定されず、枠状、棒状等であってもよい。パッケージ基板を構成する材料の線膨張係数、平面視での半導体パッケージにおける半導体チップの面積比等に応じて、スティフナーの材質、幅等を調整してもよい。スティフナーの幅は、例えば、１０ｍｍ～３０ｍｍであってもよく、１５ｍｍ～２５ｍｍであってもよい。
　スティフナーの材質としては、特に限定されず、銅、Ｃｕ－Ｍｏ合金、Ｃｕ－Ｗ合金等の銅合金、ＳＵＳ３０４、ＳＵＳ４３０等のＳＵＳなどが挙げられる。スティフナーは接着剤等を用いてパッケージ基板に接着されていてもよい。スティフナーの表面は、接着力向上用にめっき処理が施されていてもよい。
　リッドは、半導体チップを覆う部材であり、半導体チップにて発生する熱を放熱させる部材として機能し得る。リッドの材質としては、特に限定されず、放熱性の観点から、銅等の熱抵抗の小さい金属が好ましい。
　半導体パッケージの平面視における面積は、２５００ｍｍ２以上であってもよく、４０００ｍｍ２以上であってもよく、５０００ｍｍ２以上であってもよく、５６２５ｍｍ２以上（例えば、７５ｍｍ×７５ｍｍ以上）であってもよく、６４００ｍｍ２～２２５００ｍｍ２であってもよい。一般的に、大型の半導体パッケージをマザーボードに実装する場合、接続不良が生じやすくなる。本開示の製造方法では、前述の面積が２５００ｍｍ２以上となるような比較的大型の半導体パッケージを用いた場合であっても、端部及び中央部における接続不良を好適に低減可能である。
　パッケージ基板が平面視にて矩形である場合、平面視でのパッケージ基板の４辺の長さが、それぞれ独立に、５０ｍｍ以上であってもよく、６０ｍｍ以上であってもよく、７５ｍｍ以上であってもよく、８０ｍｍ以上であってもよく、８０ｍｍ～１５０ｍｍであってもよい。本開示の製造方法では、前述の長さが５０ｍｍ以上となるような比較的大型の半導体パッケージを用いた場合であっても、端部及び中央部における接続不良を好適に低減可能である。
　半導体パッケージの質量は、１００ｇ以上であってもよく、１００ｇ～３００ｇであってもよく、１２０ｇ～２００ｇであってもよい。一般的に、高質量の半導体パッケージをマザーボードに実装する場合、半導体パッケージの自重によりブリッジが発生しやすくなる。本開示の製造方法では、前述の質量が１００ｇ以上となる比較的重い半導体パッケージを用いた場合であっても、ブリッジの発生を好適に低減可能である。
（マザーボード）
　半導体装置の製造に用いられるマザーボードは、半導体パッケージと電気的に接続される部材であり、半導体パッケージに設けられた複数のはんだボールと電気的に接続される複数の金属パッドを備える。複数の金属パッドの内の一部の金属パッド（２以上の金属パッド）には、はんだペーストがそれぞれ配置されている。
　マザーボードは、半導体実装で用いられる従来公知の電子回路基板であってもよい。
　半導体装置の製造に用いられるマザーボードでは、複数の金属パッドの内、周端部側の少なくとも一部に配置された金属パッドには、はんだペーストが配置されていない。はんだペーストを複数の金属パッドに選択的に配置させる方法としては、特に限定されず、スクリーン印刷、インクジェット印刷、スプレー印刷等が挙げられる。中でも、生産性の観点から、スクリーン印刷又はインクジェット印刷が好ましい。
　スクリーン印刷により複数の金属パッドの内の一部の金属パッド（２以上の金属パッド）上にはんだペーストをそれぞれ形成してもよい。例えば、複数の開口部を有する開口部材（例えば、ステンシル）を複数の金属パッドと対面するように配置し、開口部材上にはんだペーストを付与し、スキージを用いてはんだペーストを開口部と対面した金属パッド上に印刷すればよい。このとき、はんだペーストを配置させない金属パッド、例えば、周端部側の少なくとも一部に配置された金属パッドをマスキングした状態でスクリーン印刷することで、周端部側の少なくとも一部に配置された金属パッドにはんだペーストが配置されていないマザーボードを容易に得ることができる。あるいは、生産性の向上、異物混入の低減等の観点から、はんだペーストを配置させない金属パッドと対面する位置が開口していない開口部材、例えば、周端部側の少なくとも一部に配置された金属パッドと対面する位置が開口していない開口部材を用いてスクリーン印刷してもよい。
　インクジェット印刷により複数の金属パッドの内の一部の金属パッド（２以上の金属パッド）上にはんだペーストをそれぞれ形成してもよい。インクジェット印刷の設定、プログラム等により、はんだペーストを形成する箇所及びはんだペーストの量の調整が容易である。
　はんだペーストを配置させない金属パッドは、周端部側の少なくとも一部に配置された金属パッドであればよい。例えば、周端部側に配置された全ての金属パッドにはんだペーストが配置されていなくてもよい。
　例えば、パッケージ基板が平面視にて矩形である場合は、複数のはんだボールが矩形の外周に沿って配置されていることが好ましく、複数の金属パッドも複数のはんだボールと対面するように配置されている構成（構成１）がより好ましい。このとき、マザーボードの複数の金属パッドが配置されている矩形の領域において、角部に位置する金属パッドには、はんだペーストが配置されていないことが好ましい。当該領域において、角部以外の周端部側に位置する金属パッドについては、はんだペーストが配置されていてもよく、はんだペーストが配置されていなくてもよい。
　前述の構成１にて複数の金属パッドが配置されている矩形の領域において、１辺の長さＸ（図３中のＸ、図３中の点は金属パッドの配置を意味する。）に対して、角部から当該１辺の方向において、金属パッドにはんだペーストが配置されていない部分の長さＹ（図３中のＹ）の比率（Ｙ／Ｘ）は、０．０５～０．６であってもよく、０．１～０．４であってもよく、０．１５～０．３であってもよく、０．２～０．２５であってもよい。
　１辺の長さＸ（平面視でのパッケージ基板の１辺の長さとほぼ同じ）に対して、当該１辺と直交し、かつ矩形の領域の内側である方向において、金属パッドにはんだペーストが配置されていない部分の長さＺ（図３中のＺ）の比率（Ｚ／Ｘ）は、０．０１～０．２であってもよく、０．０２～０．１５であってもよく、０．０４～０．１であってもよい。
　なお、金属パッドの配置、大きさ、金属パッド間の距離、密度等は図３の構成に限定されない。
　前述の長さＸの数値範囲は、平面視でのパッケージ基板の４辺の長さの数値範囲と同様であり、５０ｍｍ以上であってもよく、６０ｍｍ以上であってもよく、７５ｍｍ以上であってもよく、８０ｍｍ以上であってもよく、８０ｍｍ～１５０ｍｍであってもよい。
　前述の長さＹは、５ｍｍ～５０ｍｍであってもよく、１０ｍｍ～４０ｍｍであってもよく、１５ｍｍ～２５ｍｍであってもよく、２０ｍｍ～２５ｍｍであってもよい。
　前述の長さＺは、０．５ｍｍ～２５ｍｍであってもよく、１ｍｍ～２０ｍｍであってもよく、２ｍｍ～１５ｍｍであってもよく、４ｍｍ～１０ｍｍであってもよい。
　マザーボードに配置された複数の金属パッドの内、はんだペーストが配置されていない金属パッドの割合は、３５個数％以下であってもよく、９個数％～２５個数％であってもよい。
　２以上の金属パッド上にそれぞれ配置されたはんだペーストについて、金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、０．０１ｍｍ３～０．０３ｍｍ３であってもよく、０．０１５ｍｍ３～０．０３ｍｍ３であってもよく、０．０２ｍｍ３～０．０２８ｍｍ３であってもよい。
　２以上の金属パッド上にそれぞれ配置されたはんだペーストについて、はんだペーストの体積は、ほとんど変化しないことが好ましい。例えば、複数のはんだペーストについて、金属パッド１つ当りのはんだペーストの最大体積に対する金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、８０％以上であることが好ましく、それぞれ９０％～１００％であることがより好ましい。
　金属パッド１つ当りのはんだペーストの最大体積とは、複数のはんだペーストの内、体積が最も大きくなるはんだペーストの体積を意味する。例えば、上記最大体積が０．０３ｍｍ３である場合、金属パッド１つ当りのはんだペーストの体積は、それぞれ０．０２４ｍｍ３（０．０３ｍｍ３×０．８）以上であることが好ましい。
　２以上の金属パッド上にそれぞれ配置されたはんだペーストについて、はんだペーストの高さは、０．０５ｍｍ～０．２５ｍｍであってもよく、０．１ｍｍ～０．２ｍｍであってもよい。
　平面視におけるはんだペーストの面積は、平面視における当該はんだペーストが配置された金属パッドの面積と同じであってもよく、平面視における金属パッドの面積よりも大きくてもよく、あるいは小さくてもよい。
　前述の配置工程では、スペーサーを介して半導体パッケージとマザーボードとを配置する。スペーサーは、平面視において、パッケージ基板の端部に位置する状態で半導体パッケージとマザーボードとの間に配置されることが好ましい。平面視において、パッケージ基板が矩形である場合、スペーサーは、半導体パッケージの角部に位置する状態で半導体パッケージとマザーボードとの間に配置されることが好ましい。
　スペーサーの断面視における高さは、０．１ｍｍ～０．５ｍｍであってもよく、隣接するはんだ同士が接触するブリッジ及び中央部での半導体パッケージとマザーボードとの接続不良を好適に低減する観点から、０．２ｍｍ～０．３５ｍｍであることが好ましく、０．２ｍｍ～０．３ｍｍであることがより好ましい。
［接合工程］
　本開示の製造方法は、配置工程後にて、半導体パッケージ及びマザーボードを加熱し、複数のはんだボールと複数の金属パッドとを電気的に接合する工程（接合工程）を含む。
　接合工程では、半導体パッケージ及びマザーボードを加熱し、複数のはんだボール及びはんだペーストをリフローさせて複数のはんだボールと複数の金属パッドとを電気的に接合する。はんだペーストが配置された金属パッドでは、リフローによりはんだボールとはんだペーストとが接合する。一方、はんだペーストが配置されていない金属パッドでは、リフローによりはんだボールと金属パッドとが接合する。接合後に、スペーサーを取り外すことで、半導体装置を得ることができる。
　リフローの際、平面視において、半導体パッケージの周端部が鉛直方向にて下がり、かつ半導体パッケージの中央部が鉛直方向にて浮き上がるような形状となる。つまり、リフローにより、半導体パッケージに反りが発生する。そのため、周端部付近ではブリッジが発生しやすくなり、中央部付近では接続不良が発生しやすくなる。
　一方、本開示の製造方法では、前述したようにスペーサーを用い、かつ、はんだペーストを配置しない金属パッドをマザーボードの周端部側に設けることで、半導体パッケージ及びマザーボードの端部及び中央部における接続不良を低減可能となる。
　本開示の製造方法で製造される半導体装置の構成を示す断面図を図１に示す。図１に示す半導体装置１００は、マザーボード１と、半導体パッケージ１０と、を備え、リフローにより、マザーボード１に設けられた複数の金属パッド１４及び半導体パッケージ１０に設けられた複数のはんだボールを直接又は、はんだペーストを介して接続することで、接続部１５が形成される。
　半導体パッケージ１０は、一方の面に複数のはんだボールが設けられたパッケージ基板２、半導体チップ３、スティフナー４、シリコンインターポーザ８等を備える。
　パッケージ基板２は、はんだボールが設けられている側から見て、ソルダーレジスト層１３、ビルドアップ層１２、コア層１１、ビルドアップ層１２及びソルダーレジスト層１３の順で積層されている。パッケージ基板２のはんだボールが設けられている側とは反対側にて、平面視での周端部に枠状のスティフナー４が接着剤を介して接着されており、はんだバンプを介してシリコンインターポーザ８と電気的に接続されている。さらに、シリコンインターポーザ８とソルダーレジスト層１３との間はアンダーフィル材９にて封止されている。
　半導体チップ３は、ＣＰＵ、ＧＰＵ等のプロセッサ５及びＨＢＭ等のメモリ６を備え、周囲がＬＭＣ等の封止材７で封止されている。さらに、半導体チップ３は、はんだバンプを介してシリコンインターポーザ８と電気的に接続されており、半導体チップ３とシリコンインターポーザ８との間はアンダーフィル材にて封止されている。
＜半導体装置＞
　本開示の半導体装置は、パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドを備えるマザーボードとが、前記複数のはんだボールと前記複数の金属パッドとを介して電気的に接合しており、前記複数のはんだボールと前記複数の金属パッドとが電気的に接合した複数の接続部において、接続部１つ当りのはんだ体積の最大値に対する接続部１つ当りのはんだ体積の最小値の割合は、０．６～０．９５を満たす。
　本開示の半導体装置は、複数のはんだボールと複数の金属パッドとが電気的に接合した複数の接続部を備え、接続部１つ当りのはんだ体積の最大値に対する接続部１つ当りのはんだ体積の最小値の割合（はんだ体積の最小値／はんだ体積の最大値）は、０．６～０．９５を満たしている。つまり、前述の半導体装置は、はんだ体積がより多い接続部と、はんだ体積がより少ない接続部との両方を備えており、その結果、半導体パッケージ及びマザーボードの端部及び中央部における接続不良を低減することが可能となる。
　本開示の半導体装置における各構成の取り得る態様については、前述の本開示の半導体装置の製造方法における各構成の取り得る態様と同様である。
　本開示の半導体装置は、前述の本開示の半導体装置の製造方法を応用して製造することができる。例えば、はんだ体積がより多い接続部は、金属パッドにはんだペーストが配置された状態ではんだボールと金属パッドとを電気的に接続すればよい。また、はんだ体積がより少ない接続部は、金属パッドにはんだペーストが配置されていない状態ではんだボールと金属パッドとを電気的に接続すればよい。金属パッド上に配置されるはんだペーストの量を調整することで、はんだ体積の最小値／はんだ体積の最大値を調整することが可能となる。
　半導体パッケージ及びマザーボードの端部及び中央部における接続不良を好適に低減する観点では、中央部に位置する接続部での接続部１つ当りのはんだ体積が、周端部に位置する接続部での接続部１つ当りのはんだ体積よりも大きいことが好ましい。
　半導体パッケージの中央部に位置する少なくとも１つの接続部での接続部１つ当りのはんだ体積（以下、はんだ体積Ａとも称する）は、半導体パッケージの周端部に位置する少なくとも１つの接続部での接続部１つ当りのはんだ体積（以下、はんだ体積Ｂとも称する）よりも大きくてもよい。例えば、はんだ体積Ａに対するはんだ体積Ｂの割合（はんだ体積Ｂ／はんだ体積Ａ）は、０．６～０．９５を満たしていてもよく、０．７～０．９５を満たしていてもよく、０．７～０．９を満たしていてもよい。
　パッケージ基板は平面視にて矩形であってもよく、この場合、はんだボールと金属パッドとが電気的に接合した接続部が矩形の外周に沿って複数配置されていることが好ましい。さらに、矩形の角部に位置する接続部における接続部１つ当りのはんだ体積（以下、はんだ体積Ｃとも称する）は、角部以外に位置する接続部における接続部１つ当りのはんだ体積（以下、はんだ体積Ｄとも称する）よりも小さいことが好ましい。はんだ体積Ｄに対するはんだ体積Ｃの割合（はんだ体積Ｃ／はんだ体積Ｄ）は、０．６～０．９５を満たしていてもよく、０．７～０．９５を満たしていてもよく、０．７～０．９を満たしていてもよい。
　本開示において、接続部１つ当りのはんだ体積は、以下の方法により求めることができる。接続部が切断可能である場合、パッケージ基板側のパッド面積、マザーボード側のパッド面積、はんだの投影面積（完全な球ではなく、面方向に潰れた形状をしているため）等をＸ線によって測定し、これらの測定結果及び切断面から求めた接続部の高さから、はんだ体積を求めてもよい。接続部が切断不可である場合、Ｘ線ＣＴ（例えば、高分解能Ｘ線ＣＴ）スキャンにより非破壊にて接続部の三次元画像データを取得し、当該三次元画像データからはんだ体積を求めてもよい。
　以下、本開示を実施例により具体的に説明するが、本開示の範囲はこれらの実施例に限定されるものではない。
　以下の実験例では、図２に示すような半導体装置を模したサンプル１００Ａを作製した。サンプル１００Ａの作製には、複数の金属パッド１４を備えるマザーボード１Ａと、コア層１１、ビルドアップ層１２及びソルダーレジスト層１３を備え、さらに複数のはんだボール（半径３００μｍの略球状）を備える積層基板２Ａと、スティフナー４と、接着剤と、半導体チップを模した部材３Ａと、を用いた。部材３Ａと、積層基板２Ａとをはんだバンプで接続し、その間をアンダーフィル材９で封止した。リフローにより、金属パッド１４及びはんだボールを直接又は、はんだペースト（図示せず）を介して接続することで、接続部１５を形成した。
　各部材の詳細は以下の通りである。
　マザーボード：1辺が１６０ｍｍであり、矩形の領域に複数の金属パッドを備える矩形のマザーボード
　ビルドアップ層：味の素ファインテクノ株式会社製味の素ビルドアップフィルム（ＡＢＦ）ＧＸ－９２（厚み３０μｍ）と、銅層（厚み１８μｍ）の積層構造
　コア層：絶縁層の両面に銅箔（厚み１２μｍ）が積層された銅張積層板
　ソルダーレジスト層：昭和電工マテリアルズ株式会社製、感光性ソルダーレジスト（ＳＲ）
　ソルダーレジスト層、ビルドアップ層及びコア層の配置は以下の通りである。
ＳＲ（１５μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１２μｍ）／コア層（１４００～１５００μｍ）／銅箔（１２μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＡＢＦ（３０μｍ）／ＡＢＦ（３０μｍ）／銅箔（１８μｍ）／ＳＲ（１５μｍ）
　スティフナー：銅製、幅１６ｍｍ、厚み２．５ｍｍのスティフナー
　接着剤：信越化学工業株式会社製、シリコーン系接着剤ＫＥ－１８６７
　半導体チップを模した部材：株式会社ウォルツ製、ＷＡＬＴＳ－ＴＥＧ　ＦＢＷ２００Ａ－００００ＪＹ（１辺が５０ｍｍ、はんだバンプＣｕ３０μｍ＋ＳｎＡｇ３０μｍ）
　銅張積層板に含まれる絶縁層としては、以下の表１に示す物性を有する絶縁層１～絶縁層５を用いた。
＜サンプルの作製＞
　マザーボードに設けられた複数の金属パッド上にはんだペーストを配置した。具体的には、複数の開口部を備えるステンシルを、当該開口部とマザーボードの金属パッドとが対面するようにマザーボードに配置し、スクリーン印刷により金属パッド上にはんだペーストを印刷した。ステンシルの開口高さは１３０μｍであり、ステンシルの開口径は３５０μｍ又は４５０μｍであった。形成されたはんだペーストの高さは１３０μｍ（０．１３ｍｍ）であった。はんだペーストの印刷については、金属パッドが設けられた矩形の領域の内、周端部の４つの角部をマスキングしてはんだペーストが印刷されていない金属パッドを備えるマザーボード及び上記マスキングをせずにはんだペーストが印刷された金属パッドを備えるマザーボードをそれぞれ準備した。
　複数のはんだボールを備える積層基板（１辺が１００ｍｍの矩形状の基板）上に、接着剤を用いてスティフナーが接着され、ＷＡＬＴＳ－ＴＥＧがはんだバンプを介して接続されたパッケージ部材を準備した。パッケージ部材では、ＷＡＬＴＳ－ＴＥＧと積層基板との間がアンダーフィル材で封止されている。
　スペーサーを介してパッケージ部材とマザーボードとを配置した。パッケージ部材の角部あたりに２つ、合計８つのスペーサーを配置した。スペーサーの高さは、２００μｍ、２５０μｍ、３００μｍ、３５０μｍであった。
　その後、スペーサーが配置されたパッケージ部材及びマザーボードを加熱することで、リフローによりはんだボールと金属パッドとを電気的に接続させた。
　以上により、図２に示すような半導体装置を模したサンプルを作製した。
　金属パッド１つ当りのはんだペーストの体積は、４５０×４５０×１３０（μｍ３）又は３５０×３５０×１３０（μｍ３）であり、はんだボールの体積は、４／３×π×（３００）３（μｍ３）であった。これらの体積の値から、はんだ体積が多い接続部（はんだボール＋はんだペースト）に対するはんだ体積が少ない接続部（はんだボールのみ）の体積比を計算すると、０．８１又は０．８８であった。
＜はんだブリッジの評価＞
　作製したサンプルをＸ線観察することで隣接するはんだ同士が接触するはんだブリッジの有無を確認した。特に、平面視において、パッケージ部材の角部付近及び中央部付近のはんだブリッジの有無を確認した。
＜接続の評価＞
　作製したサンプルについて、テスターを用いて接続部分の抵抗値を測定した。具体的には、平面視において、パッケージ部材の４辺に沿った縦横３列の接続部分の抵抗値、及び、ＷＡＬＴＳ－ＴＥＧの４辺に沿った内側の縦横３列の接続部分の抵抗値を測定した。そして、抵抗値が大幅に増加している接続箇所を接続不良と評価した。
［実験例１］
　コア層として、表１中の絶縁層１の両面に銅箔が積層された銅張積層板を用いた。さらに、前述の＜サンプルの作製＞にて、ステンシル開口径３５０μｍのステンシル及びスペーサー高さ３００μｍのスペーサーを用い、マスキングをせずにはんだペーストが印刷された金属パッドを備えるマザーボードを準備してサンプルを作製した。
［実験例２～５］
　ステンシル開口径及びスペーサー高さを表２に示す値に変更した以外は実験例１と同様にサンプルを作製した。実験例５では、表１中の絶縁層１の替わりに絶縁層２を用いた。
　実験例１～５にて作製したサンプルを用いてはんだブリッジの評価及び接続の評価を行った。結果を表２に示す。
　実験例１～５の結果により、はんだブリッジの低減と接続不良の低減とを両立することが難しいことが分かった。
［実験例６］
　コア層として、表１中の絶縁層２の両面に銅箔が積層された銅張積層板を用いた。さらに、前述の＜サンプルの作製＞にて、ステンシル開口径４５０μｍのステンシル及びスペーサー高さ２５０μｍのスペーサーを用い、周端部の４つの角部をマスキングしてはんだペーストが印刷されていない金属パッドを備えるマザーボードを準備してサンプルを作製した。実験例６では、周端部の４つの角部にて、１５列（図３中のＹ、一片の長さに対する割合０．１５）×４列（図３中のＺ、一片の長さに対する割合０．０４）をマスキングした。
［実験例７］
　実験例７では、コア層として、表１中の絶縁層４の両面に銅箔が積層された銅張積層板を用いた。さらに、周端部の４つの角部にて、２０列（図３中のＹ、一片の長さに対する割合０．２）×４列（図３中のＺ、一片の長さに対する割合０．０４）をマスキングした以外は、実験例６と同様にしてサンプルを作製した。
　実験例６、７にて作製したサンプルを用いてはんだブリッジの評価及び接続の評価を行った。結果を表３に示す。
　実験例６では、パッケージ部材の中央部付近のはんだブリッジは確認されず、角部付近では、はんだブリッジが一部確認されたが、実験例２～５よりもはんだブリッジの数が大きく低減していた。実験例７では、パッケージ部材の角部付近及び中央部付近のはんだブリッジは確認されなかった。さらに、実験例６及び７では、テスターで未接続部分は確認されなかった。
　実験例６及び７（特に実験例７）では、はんだブリッジの低減と接続不良の低減とを両立することができた。
［実験例８～１２］
　さらに、実験例８～１２にて、表１中の絶縁層１～５の両面に銅箔が積層された銅張積層板をそれぞれ用いてサンプルを複数作製し、はんだブリッジの低減と接続不良の低減との両立が可能な良品の歩留まり率を評価した。結果を表４に示す。
　表４中の「外側　外から１周目～３周目」は、図３のマザーボードの平面図において、金属パッドが配置されている矩形の領域において、外周から1番目から３番目（図３中のＡ）にて枠状に配置された金属パッドと対応する接続部にて接続不良が生じていないサンプルの割合（接続不良が生じていないサンプル数／全てのサンプル数）を意味している。
　表４中の「内側　外から１周目～３周目」は、図３のマザーボードの平面図において、金属パッドが配置されている矩形の領域の内側において、外から中心に向かって1番目から３番目（図３中のＢ）にて枠状に配置された金属パッドと対応する接続部にて接続不良が生じていないサンプルの割合（接続不良が生じていないサンプル数／全てのサンプル数）を意味している。
　実験例８～１２では、はんだブリッジの低減と接続不良の低減とを両立することが可能なサンプルを高い歩留り率（例えば、７５％以上）で得ることができた。
　本明細書に記載された全ての文献、特許出願、及び技術規格は、個々の文献、特許出願、及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

Claims (15)

  1. 　パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドと前記複数の金属パッドの内の一部の金属パッド上に配置された複数のはんだペーストとを備えるマザーボードとを準備し、前記複数のはんだボールと前記複数の金属パッドとが対面するように前記半導体パッケージと前記マザーボードとを配置する工程と、
    　前記半導体パッケージ及び前記マザーボードを加熱し、前記複数のはんだボールと前記複数の金属パッドとを電気的に接合する工程と、
    　を含み、
    　前記配置する工程では、周端部側の少なくとも一部に配置された前記金属パッドには前記はんだペーストが配置されていない前記マザーボードを準備し、スペーサーを介して前記半導体パッケージと前記マザーボードとを配置する半導体装置の製造方法。
  2. 　前記複数のはんだペーストについて、金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、０．０１ｍｍ３～０．０３ｍｍ３である請求項１に記載の半導体装置の製造方法。
  3. 　前記複数のはんだペーストについて、金属パッド１つ当りのはんだペーストの最大体積に対する金属パッド１つ当りのはんだペーストの体積は、それぞれ独立に、８０％以上である請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 　スクリーン印刷により前記複数の金属パッドの内の一部の金属パッド上に前記複数のはんだペーストを形成する請求項１～請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 　前記スペーサーの断面視における高さが０．２ｍｍ～０．３ｍｍである、請求項１～請求項４のいずれか１項に記載の半導体装置の製造方法。
  6. 　前記半導体パッケージの平面視における面積が２５００ｍｍ２以上である、請求項１～請求項５のいずれか１項に記載の半導体装置の製造方法。
  7. 　前記パッケージ基板は平面視にて矩形であり、平面視でのパッケージ基板の４辺の長さが、それぞれ独立に５０ｍｍ以上である、請求項１～請求項６のいずれか１項に記載の半導体装置の製造方法。
  8. 　前記半導体パッケージの質量が１００ｇ以上である、請求項１～請求項７のいずれか１項に記載の半導体装置の製造方法。
  9. 　前記パッケージ基板は、銅張積層板を含むコア層を備える請求項１～請求項８のいずれか１項に記載の半導体装置の製造方法。
  10. 　前記半導体パッケージは、前記パッケージ基板上に複数の半導体チップと電気的に接続して搭載されたシリコンインターポーザを備える、又は複数の半導体チップを備える請求項１～請求項９のいずれか１項に記載の半導体装置の製造方法。
  11. 　パッケージ基板及び前記パッケージ基板の一方の面に複数のはんだボールを有する半導体パッケージと、複数の金属パッドを備えるマザーボードとが、前記複数のはんだボールと前記複数の金属パッドとを介して電気的に接合しており、
    　前記複数のはんだボールと前記複数の金属パッドとが電気的に接合した複数の接続部において、接続部１つ当りのはんだ体積の最大値に対する接続部１つ当りのはんだ体積の最小値の割合は、０．６～０．９５である半導体装置。
  12. 　前記半導体パッケージの中央部に位置する少なくとも１つの接続部における接続部１つ当りのはんだ体積に対する、前記半導体パッケージの周端部に位置する少なくとも１つの接続部における接続部１つ当りのはんだ体積の割合は、０．６～０．９５である請求項１１に記載の半導体装置。
  13. 　前記パッケージ基板は平面視にて矩形であり、矩形の角部に位置する接続部における接続部１つ当りのはんだ体積は、角部以外に位置する接続部における接続部１つ当りのはんだ体積よりも小さい請求項１１に記載の半導体装置。
  14. 　前記パッケージ基板は、銅張積層板を含むコア層を備える請求項１１～請求項１３のいずれか１項に記載の半導体装置。
  15. 　前記半導体パッケージは、前記パッケージ基板上に複数の半導体チップと電気的に接続して搭載されたシリコンインターポーザを備える、又は複数の半導体チップを備える請求項１１～請求項１４のいずれか１項に記載の半導体装置。
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