KR102178791B1 - 반도체 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명의 실시예에 따른 패키지 기판은 반도체 칩이 부착되는 칩 영역을 포함하는 패키지 기판, 상기 칩 영역의 상기 패키지 기판 상에 제 1 방향으로 교대로 그리고 반복적으로 배열되는 제 1 리드 내지 제 3 리드들을 포함하되, 상기 제 1 리드와 상기 제 2 리드 사이의 제 1 이격 거리 및 상기 제 3 리드와 상기 제 3 리드와 상기 제 1 방향으로 인접한 상기 제 1 리드 사이의 제 3 이격 거리는 동일하고, 상기 제 2 리드와 상기 제 3 리드 사이의 제 2 이격 거리는 상기 제 1 이격 거리 및 상기 제 3 이격 거리보다 작다.

Description

반도체 패키지 기판 및 이를 포함하는 반도체 패키지{A semiconductor package substrate and a semiconductor package including the same}
본 발명은 반도체 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 제품의 경박단소화, 고속화, 다기능화 및 고성능화됨에 따라, 반도체 칩의 크기 축소 및 단자들의 수 증가는 상기 단자들 사이의 피치(pitch) 축소를 요구하고 있다. 상기 단자들 사이의 피치 축소를 위해서 반도체 패키지 기판에 형성되고, 상기 단자들과 접촉하는 리드들을 배열하는 설계가 중요하다. 그러나, 상기 단자들이 상기 리드들과 접촉할 때, 상기 단자들과 인접되는 상기 리드들과 전기적인 쇼트발생 없이 일정면적 내에 최대한 상기 단자들이 집적되도록 배열하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 비용이 절감된 반도체 패키지 기판을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지 기판은 반도체 칩이 부착되는 칩 영역을 포함하는 패키지 기판, 상기 칩 영역의 상기 패키지 기판 상에 제 1 방향으로 교대로 그리고 반복적으로 배열되는 제 1 리드 내지 제 3 리드들을 포함하되, 상기 제 1 리드와 상기 제 2 리드 사이의 제 1 이격 거리 및 상기 제 3 리드와 상기 제 3 리드와 상기 제 1 방향으로 인접한 상기 제 1 리드 사이의 제 3 이격 거리는 동일하고, 상기 제 2 리드와 상기 제 3 리드 사이의 제 2 이격 거리는 상기 제 1 이격 거리 및 상기 제 3 이격 거리보다 작다.
상기 제 1 이격 거리 및 상기 제 3 이격 거리는 15㎛ 내지 40㎛이고, 상기 제 2 이격 거리는 5㎛ 내지 25㎛일 수 있다.
상기 제 1 리드의 폭은 상기 제 2 리드 및 상기 제 3 리드의 폭보다 크고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 동일할 수 있다.
상기 제 1 리드의 폭은 15㎛ 내지 40㎛이고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 10㎛ 내지 30㎛일 수 있다.
상기 제 2 리드의 중심부와 상기 제 3 리드의 중심부 간의 거리는 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리보다 짧되, 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리는 동일할 수 있다.
상기 제 1 방향으로 마주보는 상기 제 1 리드들의 중심부 간의 거리는 50㎛ 내지 150㎛일 수 있다.
상기 칩 영역의 상기 패키지 기판 상에 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 리드와 마주보게 배치되는 제 4 리드를 더 포함하되, 상기 제 2 리드 및 상기 제 3 리드가 상기 제 1 리드와 상기 제 4 리드 사이로 연장되어 배치될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 칩 영역을 포함하는 패키지 기판, 상기 칩 영역의 상기 패키지 기판 상에 제 1 방향으로 교대로 그리고 반복적으로 배열되는 제 1 리드 내지 제 3 리드들, 상기 패키지 기판의 상기 칩 영역 상에 실장되는 반도체 칩, 및 상기 반도체 칩의 일면 상에 배치되고, 상기 제 1 리드 내지 상기 제 3 리드들의 일단에 각각 접촉되는 입출력 범프들을 포함하되, 상기 제 1 리드와 상기 제 2 리드 사이의 제 1 이격 거리 및 상기 제 3 리드와 상기 제 3 리드와 상기 제 1 방향으로 인접한 상기 제 1 리드 사이의 제 3 이격 거리는 동일하고, 상기 제 2 리드와 상기 제 3 리드 사이의 제 2 이격 거리는 상기 제 1 이격 거리 및 상기 제 3 이격 거리보다 작다.
상기 제 1 이격 거리 및 상기 제 3 이격 거리는 15㎛ 내지 40㎛이고, 상기 제 2 이격 거리는 5㎛ 내지 25㎛일 수 있다.
상기 제 1 리드의 폭은 상기 제 2 리드 및 상기 제 3 리드의 폭보다 크고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 동일할 수 있다.
상기 제 1 리드의 폭은 15㎛ 내지 40㎛이고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 10㎛ 내지 30㎛일 수 있다.
상기 제 2 리드의 중심부와 상기 제 3 리드의 중심부 간의 거리는 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리보다 짧되, 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리는 동일할 수 있다.
상기 제 1 방향으로 마주보는 상기 제 1 리드들 사이의 이격 거리는 50㎛ 내지 150㎛일 수 있다.
상기 칩 영역의 상기 패키지 기판 상에 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 리드와 마주보게 배치되는 제 4 리드를 더 포함하되, 상기 제 2 리드 및 상기 제 3 리드가 상기 제 1 리드와 상기 제 4 리드 사이로 연장되어, 상기 제 2 방향으로 상기 입출력 범프들이 일정간격으로 이격되어 나열될 수 있다.
상기 입출력 범프들은 연결필라와 솔더를 포함하고, 상기 솔더는 상기 제 1 내지 제 3 리드들과 직접적으로 접촉할 수 있다.
본 발명의 일 실시예에 따르면, 반도체 패키지 기판 상에 형성되는 제 1 내지 제 3 리드들의 폭과 상기 제 1 내지 제 3 리드들의 배치를 최적화하여, 반도체 칩 상에 형성되어 상기 제 1 내지 제 3 리드들과 접촉하는 입출력 범프들이 상기 입출력 범프들과 인접하는 상기 리드들과의 전기적인 접촉에 의한 쇼트발생 없이 상기 반도체 칩 영역의 상기 페리영역 내에 세밀화(Fine Pitch)하게 배치될 수 있다. 따라서, 상기 반도체 패키지 기판 상에 보다 작은 면적에 상기 입출력 범프들을 형성할 수 있어, 상기 반도체 패키지 기판을 제조하는데 비용이 절감될 수 있고, 상기 반도체 패키지의 신뢰성 및 전기적 특성이 보다 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 범프 및 리드의 배열구조를 나타낸 것으로, 도 1의 A를 확대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2의 B를 확대 및 도 3의 I-I'방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 패키지 기판(101) 상에 반도체 칩(201)이 적층되어 있다. 상기 패키지 기판(101)은 인쇄회로기판일 수 있다. 상세하게, 상기 패키지 기판(101)은 동판적층판(CopperClad Laminate)으로 형성된 2-layer 인쇄회로기판일 수 있다. 상기 패키지 기판(101)의 상부면 상에 리드들(103)이 배열될 수 있고, 상기 리드들(103)의 일부분 상에 도전성 패드들(미도시)이 배치될 수 있다. 상기 리드들(103)은 상기 패키지 기판(101)의 칩 패드들(105)와 접촉될 수 있다. 상기 패키지 기판(101)의 하부면 상에 외부 단자들(107)이 부착될 수 있다.
상기 반도체 칩(201)은 상기 패키지 기판(101)의 칩 영역(D) 상에 플립 칩 본딩(filp chip bonding) 방식으로 적층될 수 있다. 상기 반도체 칩(201) 표면에 범프들(207)이 형성될 수 있다. 상세하게, 상기 범프들(207)은 소정의 높이를 갖는 연결필라(203)와 솔더(205)를 포함할 수 있다. 상기 연결필라(203)는 상기 반도체 칩(210) 상에 포토리소그래피 및 도금 공정을 이용하여 먼저 도금되고, 상기 연결필라(203) 상에 상기 솔더(205)가 도금될 수 있다. 상기 연결필라(203)는 구리(Cu)를 포함할 수 있다. 상기 범프들(207)은 기준 범프들(207a)과 입출력 범프들(207b)을 포함할 수 있다. 상기 기준 범프들(207a)은 상기 범프들(207)이 상기 패키지 기판(101) 상의 상기 도전성 패드들과 정확한 위치에 부착되도록 기준점 역할을 수행할 수 있으며, 상기 입출력 범프들(207b)은 상기 패키지 기판(101)과 상기 반도체 칩(201) 사이에 실질적인 전기적 신호 전달을 위한 역할을 수행할 수 있다.
상기 칩 영역(D)은 중앙영역(CR)과 페리영역(FR)을 포함할 수 있다. 상기 기준 범프들(207a)은 상기 칩 영역(D)의 상기 중앙영역(CR)에 배치될 수 있고, 상기 입출력 범프들(207b)은 상기 칩 영역(D)의 상기 페리영역(FR)에 배치될 수 있다. 상기 중앙영역(CR)과 상기 페리영역(FR) 사이의 이격거리는 약 400㎛일 수 있다. 상기 기준 범프들(207a)은 제 1 간격으로 배열될 수 있으며, 상기 입출력 범프들(207b)은 상기 제 1 간격보다 작은 제 2 간격으로 배열될 수 있다. 예를 들어, 상기 제 1 간격은 약 100㎛ 내지 200㎛ 일 수 있으며, 상기 제 2 간격은 약 20㎛ 내지 70㎛일 수 있다. 상기 입출력 범프들(207b)의 이격 간격은 도 3에서 상세히 설명하도록 한다.
상기 패키지 기판(101) 상에 상기 반도체 칩(201)을 덮는 몰딩막(301)이 형성된다. 상기 몰딩막(301)은 상기 범프들(207) 사이를 완전히 채울 수 있다. 상기 몰딩막(301)을 형성 시, 수지용액이 상기 패키지 기판(101)과 상기 반도체 칩(201) 사이에 원활하게 채움과 동시에 외부로의 흐름을 방지하기 위하여 상기 페리영역(FR) 내의 모서리 영역(C)에 형성된 상기 입출력 범프들(207b)은 상기 반도체 칩(201)의 사선방향으로 배열될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 범프 및 리드의 배열구조를 나타낸 것으로, 도 1의 A를 확대한 평면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2의 B를 확대 및 도 3의 I-I' 방향으로 자른 단면도이다.
도 3 및 도 4를 참조하면, 상기 패키지 기판(101) 상에 제 1 내지 제 4 리드들(11, 13, 15, 17)은 제 1 방향(X)으로 배열될 수 있다. 상세하게, 상기 제 1 내지 상기 제 3 리드들(11, 13, 15)은 상기 패키지 기판(101)의 일측면으로부터 상기 제 1 방향(X)으로 교대로 그리고 반복적으로 배열되며, 상기 제 4 리드(17)는 상기 패키지 기판(101)의 타측면으로부터 상기 제 1 방향(X)으로 나란히 배열된다. 상기 제 1 리드(11) 및 상기 제 4 리드(17)는 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 서로 마주보며 배치될 수 있다. 상기 제 2 리드(13) 및 상기 제 3 리드(15)은 연장하여 상기 제 1 리드(11)와 상기 제 4 리드(17) 사이에 위치할 수 있다.
상기 입출력 범프들(207b)은 상기 제 2 방향(Y)으로 배열되며, 상기 제 1 내지 제 4 리드들(11, 13, 15, 17)의 일단들과 접촉할 수 있다. 상세하게, 상기 입출력 범프들(207b)은 일직선 상의 상기 제 2 방향(Y)으로 배열된다. 상기 입출력 범프들(207b)은 제 1 입출력 범프(21), 제 2 입출력 범프(23), 제 3 입출력 범프(25), 및 제 4 입출력 범프(27)를 포함할 수 있다. 상기 제 1 리드(11)와 접촉하는 상기 제 1 입출력 범프(21)와 상기 제 4 리드(17)와 접촉하는 상기 제 4 입출력 범프(27) 사이에 상기 제 2 리드(13)와 접촉하는 상기 제 2 입출력 범프(23)와 상기 제 3 리드(15)와 접촉하는 제 3 입출력 범프(25)가 배치될 수 있다. 상기 제 2 방향(Y)으로 배열된 상기 제 1 내지 제 4 입출력 범프들(21, 23, 25, 27)은 일정한 이격 거리(L1)으로 갖도록 배치될 수 있다. 예를 들어, 상기 제 1 내지 제 4 입출력 범프들(21, 23, 25, 27)의 이격 거리(L1)는 약 100㎛ 내지 200㎛일 수 있다. 상기 제 1 내지 제 4 입출력 범프들(21, 23, 25, 27)의 길이(L2)는 약 70㎛ 내지 150㎛일 수 있고, 상기 제 1 내지 제 4 입출력 범프들(21, 23, 25, 27)의 폭(W1)은 약 15㎛ 내지 60㎛일 수 있다.
전기적 신호 전달을 위한 역할을 수행하는 상기 입출력 범프들(207b)을 한정된 면적에 많이 배치하기 위해서, 상기 입출력 범프들(207b)은 상기 페리영역(FR) 내에 세밀화(fine pitch)로 배치되어야 한다. 상기 입출력 범프들(207b)을 세밀화하게 배치하기 위해서 상기 입출력 범프들(207b)이 좁게 형성되어야 한다. 상기 입출력 범프들(207b)을 좁게 형성할 경우, 상기 제 1 내지 제 3 리드들(11, 13, 15)의 이격 거리 또한 좁게 형성되어야 한다. 하지만 상기 제 1 내지 제 3 리드들(11, 13, 15) 사이를 좁게 형성하기 되면, 상기 제 1 내지 제 3 리드들(11, 13, 15)과 인접하게 배치되는 상기 입출력 범프들(207b)과 전기적으로 접촉되는 문제점이 발생될 수 있다. 예를 들어, 상기 제 1 입출력 범프(21)는 상기 제 2 리드(13)와 전기적인 접촉으로 쇼트가 발생될 수 있다.
이에 따라, 상기 제 1 내지 제 3 리드들(11, 13, 15)의 폭들 및 상기 제 1 내지 제 3 리드들(11, 13, 15)의 배치를 최적화하여 보다 많은 상기 입출력 범프들(207b)이 상기 페리영역(FR) 내에 배치되어 상기 입출력 범프들(207b)의 집적도를 높일 수 있도록 형성할 수 있다.
상기 제 1 내지 제 3 리드들(11, 13, 15)의 폭들(W2, W3, W4)을 다르게 형성할 수 있다. 예를 들어, 상기 제 2 리드(13) 및 상기 제 3 리드(15)의 폭들(W3, W4)은 상기 제 1 리드(11)의 폭보다 좁게 형성하고, 상기 제 2 리드(13) 및 상기 제 3 리드(15)의 폭들(W3, W4)은 동일하게 형성될 수 있다. 예를 들어, 상기 제 1 리드(11)의 폭(W2)은 약 15㎛ 내지 40㎛이고, 상기 제 2 리드(13) 및 상기 제 3 리드(15)의 폭들(W3, W4)은 약 10㎛ 내지 30㎛일 수 있다.
상기 제 1 리드(11) 및 상기 제 2 리드(13) 사이의 제 1 이격 거리(L3), 상기 제 2 리드(13) 및 상기 제 3 리드(15) 사이의 제 2 이격 거리(L4), 및 제 3 리드(15) 및 상기 제 3 리드(15)와 상기 제 1 방향(X)으로 인접한 상기 제 1 리드(11) 사이의 제 3 이격 거리(L5)를 다르게 형성할 수 있다. 예를 들어, 상기 제 1 이격 거리(L3) 및 상기 제 3 이격 거리(L5)는 상기 제 2 이격 거리(L4) 보다 더 클 수 있고, 상기 제 1 이격 거리(L3)와 상기 제 3 이격 거리(L5)는 동일할 수 있다. 예를 들어, 상기 제 1 이격 거리(L3)는 약 15㎛ 내지 40㎛일 수 있다. 상기 제 1 이격 거리(L3)는 상기 제 1 리드(11)를 덮는 상기 제 1 입출력 범프(21)가 상기 제 2 리드(13)와 이격되어야 하는 최소 거리이다. 상기 제 2 이격 거리(L4)는 약 5㎛ 내지 25㎛일 수 있다. 그리고, 상기 제 3 이격 거리(L5)는 약 15㎛ 내지 40㎛일 수 있다. 상기 제 3 이격 거리(L5)는 상기 제 1 리드(11)를 덮는 상기 제 1 입출력 범프(21)가 상기 제 3 리드(15)와 이격되어야 하는 최소 거리이다.
따라서, 상기 제 2 리드(13)의 중심부와 상기 제 3 리드(15)의 중심부 간의 거리(L7)는 상기 제 1 리드(11)의 중심부와 상기 제 2 리드(13)의 중심부 간의 거리(L6), 및 상기 제 3 리드(15)의 중심부와 상기 제 1 리드(11)의 중심부 간의 거리(L8)보다 더 작게 된다. 결과적으로, 상기 제 1 방향(X)으로 마주보는 상기 제 1 리드들(11)의 중심부 간의 거리(L6+L7+L8)는 약 50㎛ 내지 150㎛일 수 있다.
상기 제 1 입출력 범프(21)와 이에 인접하게 배치되는 상기 제 2 리드(13) 사이의 거리 및 상기 제 3 리드(15)와 이에 인접하게 배치되는 상기 제 1 입출력 범프(21) 사이의 거리를 넓히기 위해 상기 제 2 리드(13) 및 상기 제 3 리드(15)의 상기 제 2 이격 거리(L4)를 줄이고, 상기 제 2 리드(13)의 폭(W3) 및 상기 제 3 리드(15)의 폭(W4)을 줄일 수 있다. 이에 따라, 상기 제 1 입출력 범프(21)가 상기 제 2 리드(13) 또는 상기 제 3 리드(15)와의 접촉되어 발생되는 전기적인 쇼트 불량을 예방할 수 있다. 뿐만 아니라, 상기 제 1 입출력 범프(21)와 상기 제 2 리드(13) 사이의 상기 제 1 이격 거리(L3) 및 상기 제 3 리드(15)와 상기 제 1 입출력 범프(11) 사이의 상기 제 3 이격 거리(L5)가 넓어졌더라도 실질적으로 상기 제 1 방향(X)으로 마주보는 상기 제 1 리드들(11)의 중심부 간의 거리는 줄일 수 있다. 따라서, 한정된 상기 칩 영역(D)의 상기 페리영역(FR) 내에 보다 많은 상기 입출력 범프들(207b)을 형성할 수 있어, 반도체 패키지의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 6은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 5를 참조하면, 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)를 포함할 수 있다. 상기 제어기(1100), 입출력 장치(1200) 및 기억 장치(1300)는 버스(2500, bus)를 통하여 결합될 수 있다. 상기 버스(2500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1100) 및 기억 장치(1300)는 본 발명의 실시예에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1300)는 데이터를 저장하는 장치이다. 상기 기억 장치(1300)는 데이터 및/또는 상기 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 상기 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA1000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 6을 참조하면, 메모리 카드(1600)는 비휘발성 기억 소자(1610) 및 메모리 제어기(1620)를 포함할 수 있다. 상기 비휘발성 기억 장치(1610) 및 상기 메모리 제어기(1620)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1610)는 본 발명의 실시예에 따른 반도체 패키지를 포함할 수 있다. 상기 메모리 제어기(1620)는 호스트(1630)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1610)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 칩이 부착되는 칩 영역을 포함하는 패키지 기판;
    상기 칩 영역의 상기 패키지 기판 상에 제 1 방향으로 교대로 그리고 반복적으로 배열되는 제 1 리드 내지 제 3 리드들을 포함하되,
    상기 제 1 리드와 상기 제 2 리드 사이의 제 1 이격 거리 및 상기 제 3 리드와 상기 제 3 리드와 상기 제 1 방향으로 인접한 상기 제 1 리드 사이의 제 3 이격 거리는 동일하고, 상기 제 2 리드와 상기 제 3 리드 사이의 제 2 이격 거리는 상기 제 1 이격 거리 및 상기 제 3 이격 거리보다 작고,
    상기 제 1 리드의 폭은 상기 제 2 리드 및 상기 제 3 리드의 폭보다 크고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 동일하며,
    상기 칩 영역의 상기 패키지 기판 상에 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 리드와 마주보게 배치되는 제 4 리드를 더 포함하되, 상기 제 2 리드 및 상기 제 3 리드가 상기 제 1 리드와 상기 제 4 리드 사이로 연장되어 배치되는 반도체 패키지 기판.
  2. 제 1 항에 있어서,
    상기 제 1 이격 거리 및 상기 제 3 이격 거리는 15㎛ 내지 40㎛이고, 상기 제 2 이격 거리는 5㎛ 내지 25㎛인 반도체 패키지 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 2 리드의 중심부와 상기 제 3 리드의 중심부 간의 거리는 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리보다 짧되,
    상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리는 동일한 반도체 패키지 기판.
  5. 삭제
  6. 칩 영역을 포함하는 패키지 기판;
    상기 칩 영역의 상기 패키지 기판 상에 제 1 방향으로 교대로 그리고 반복적으로 배열되는 제 1 리드 내지 제 3 리드들;
    상기 패키지 기판의 상기 칩 영역 상에 실장되는 반도체 칩; 및
    상기 반도체 칩의 일면 상에 배치되고, 상기 제 1 리드 내지 상기 제 3 리드들의 일단에 각각 접촉되는 입출력 범프들을 포함하되,
    상기 제 1 리드와 상기 제 2 리드 사이의 제 1 이격 거리 및 상기 제 3 리드와 상기 제 3 리드와 상기 제 1 방향으로 인접한 상기 제 1 리드 사이의 제 3 이격 거리는 동일하고, 상기 제 2 리드와 상기 제 3 리드 사이의 제 2 이격 거리는 상기 제 1 이격 거리 및 상기 제 3 이격 거리보다 작고,
    상기 제 1 리드의 폭은 상기 제 2 리드 및 상기 제 3 리드의 폭보다 크고, 상기 제 2 리드 및 상기 제 3 리드의 폭은 동일하며,
    상기 칩 영역의 상기 패키지 기판 상에 상기 제 1 방향에 교차하는 제 2 방향으로 상기 제 1 리드와 마주보게 배치되는 제 4 리드를 더 포함하되,
    상기 제 2 리드 및 상기 제 3 리드가 상기 제 1 리드와 상기 제 4 리드 사이로 연장되어, 상기 제 2 방향으로 상기 입출력 범프들이 일정 간격으로 이격되어 나열되는 반도체 패키지.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 2 리드의 중심부와 상기 제 3 리드의 중심부 간의 거리는 상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리보다 짧되,
    상기 제 1 리드의 중심부와 상기 제 2 리드의 중심부 간의 거리 및 상기 제 3 리드의 중심부와 상기 제 1 리드의 중심부 간의 거리는 동일한 반도체 패키지.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 입출력 범프들은 연결필라와 솔더를 포함하고, 상기 솔더는 상기 제 1 내지 제 3 리드들과 직접적으로 접촉하는 반도체 패키지.
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