KR102116962B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 칩 영역들, 상기 칩 영역들 사이의 이격영역, 및 상기 칩 영역들 및 상기 이격영역을 제외한 가장자리 영역을 포함하는 패키지 기판 및 상기 패키지 기판의 상기 칩 영역들 상에 배치된 반도체 칩들을 포함하되, 상기 패키지 기판은 상기 반도체 칩들과 인접한 상부층, 상기 칩 영역들 내에 배치되는 칩 볼랜드들을 포함하는 하부층 및 상기 상부층과 상기 하부층 사이에 배치된 중간층을 포함하고, 상기 중간층은 상기 이격영역이 아닌 상기 칩 영역들 및/또는 상기 가장자리 영역 내에 배치되는 관통 홀들을 포함하며, 상기 관통 홀들을 통해 신호 패턴들이 칩 볼랜드들에 접촉된다.

Description

반도체 패키지{A semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요구하고 있다. 또한, 패키지의 집적용량(capacity)을 증가시키기 위하여 하나의 반도체 패키지 내에 복수 개의 반도체 칩들을 수직으로 스택하는 기술, 즉 스택 패키지 기술이 널리 사용되고 있다. 이와 같은 스택 패키지 기술을 이용하여 제조된 스택 패키지는 복수의 반도체 칩들이 3차원으로 스택되어 있으므로 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나다. 하지만 반도체 칩의 고집적화는 그 제조 공정상의 한계로 인해서 한계에 부딪히고 있다. 이에 따라, 복수의 반도체 칩들을 적층하여 하나의 패키지로 제품화 한 적층형 반도체 패키지가 고려되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지는 칩 영역들, 상기 칩 영역들 사이의 이격영역, 및 상기 칩 영역들 및 상기 이격영역을 제외한 가장자리 영역을 포함하는 패키지 기판 및
상기 패키지 기판의 상기 칩 영역들 상에 배치된 반도체 칩들을 포함하되,
상기 패키지 기판은 상기 반도체 칩들과 인접한 상부층, 상기 칩 영역들 내에 배치되는 칩 볼랜드들을 포함하는 하부층 및 상기 상부층과 상기 하부층 사이에 배치된 중간층을 포함하고, 상기 중간층은 상기 이격영역이 아닌 상기 칩 영역들 및/또는 상기 가장자리 영역 내에 배치되는 관통 홀들을 포함하며, 상기 관통 홀들을 통해 신호 패턴들이 칩 볼랜드들에 접촉된다.
상기 신호 패턴들은 상기 관통 홀들과 인접한 상기 칩 영역들을 지날 수 있다.
상기 칩 볼랜드들은 상기 칩 영역들 및 상기 이격영역 내에 배치될 수 있다.
상기 칩 볼랜드들의 직경은 상기 이격영역의 폭과 동일하거나 더 클 수 있다.
상기 상부층의 상기 가장자리 영역 내에 배치된 접촉 패드들, 상기 반도체 칩들 상에 배치된 칩 패드들, 상기 접촉 패드들과 상기 칩 패드들을 연결하는 본딩 와이어들, 상기 칩 볼랜드들에 부착된 외부 단자들, 및 상기 패키지 기판 상의 상기 반도체 칩들을 덮는 몰딩막을 더 포함할 수 있다.
상기 본딩 와이어들은 상기 신호 패턴들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 칩 영역들 및 상기 칩 영역들 사이의 이격영역을 포함하는 패키지 기판, 및 상기 패키지 기판의 상기 칩 영역들 상에 배치된 반도체 칩들을 포함하되, 상기 패키지 기판은 칩 패드들을 포함하는 상부층, 칩 볼랜드들을 포함하는 하부층, 및 상기 상부층과 상기 하부층 사이에 배치되며 관통비아를 갖는 중간층을 포함하고, 상기 중간층은 상부 절연막, 중간 절연막, 및 하부 절연막을 포함하고, 상기 하부 절연막을 관통하여 상기 칩 볼랜드들을 직접 접촉하는 상기 관통비아는 상기 칩 영역들 내에 배치된다.
상기 반도체 칩들의 일면에 솔더볼들이 제공되며 상기 솔더볼들은 상기 칩 패드들과 전기적으로 접촉할 수 있다.
상기 관통비아는, 상기 상부 절연막을 관통하는 제 1 관통비아, 상기 중간 절연막을 관통하는 제 2 관통비아, 및 상기 하부 절연막을 관통하는 제 3 관통비아를 포함하되, 상기 제 1 관통비아 및 상기 제 2 관통비아는 상기 칩 영역들 또는 상기 이격영역 내에 배치될 수 있다.
상기 제 1 관통비아, 상기 제 2 관통비아 및 상기 제 3 관통비아는 상기 상부 절연막, 상기 중간 절연막, 및 상기 하부 절연막 상에 제공된 배선들에 의해 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 패키지 기판의 중간층을 관통하는 관통홀을 포함한다. 상기 관통홀은 상기 패키지 기판의 칩 영역들 또는 외부영역에 배치될 수 있다. 반도체 칩과 칩 볼랜드를 연결하는 신호패턴은 상기 관통홀을 통해 상기 칩 영역들 사이에 배치되며, 상기 반도체 칩과 상기 패키지 기판 사이의 열팽창계수에 의해 변형이 가능한 이격영역 내에 배치되지 않아, 상기 신호패턴의 크랙을 방지할 수 있다. 따라서, 상기 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 반도체 패키지의 패키지 기판의 상부층을 보여주는 평면도이다.
도 3은 도 1의 반도체 패키지의 패키지 기판의 중간층을 보여주는 평면도이다.
도 4는 도 1의 반도체 패키지의 패키지 기판의 제 1 실시예의 하부층을 보여주는 평면도이다.
도 5는 도 1의 반도체 패키지의 패키지 기판의 제 2 실시예의 하부층을 보여주는 평면도이다.
도 6은 도 1의 반도체 패키지의 패키지 기판의 제 3 실시예의 하부층을 보여주는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 도 1의 반도체 패키지의 패키지 기판의 상부층을 보여주는 평면도이다. 도 3은 도 1의 반도체 패키지의 패키지 기판의 중간층을 보여주는 평면도이다. 도 4는 도 1의 반도체 패키지의 패키지 기판의 제 1 실시예의 하부층을 보여주는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 패키지 기판(10)을 포함한다. 상기 패키지 기판(10)은 칩 영역들(C), 상기 칩 영역들(C) 사이의 이격영역(P) 및 상기 칩 영역들(C) 및 상기 이격영역(P)을 제외한 가장자리 영역(E)을 포함할 수 있다. 상기 패키지 기판(10)은 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판일 수 있다. 상기 패키지 기판(10)은 상부층(10a), 중간층(10b), 및 하부층(10c)을 포함할 수 있다. 예를 들어, 상기 패키지 기판(10)은 동판적층판(CopperClad Laminate)으로 형성되어, 상기 상부층(10a) 및 상기 하부층(10c)은 구리패턴을 포함할 수 있다. 상기 중간층(10b)은 절연물질을 포함할 수 있다.
상기 패키지 기판(10)의 상기 상부층(10a)에 제 1 접촉패드들(12) 및 제 2 접촉패드들(14)이 배치되고, 상기 패키지 기판(10)의 상기 하부층(10c)에 볼랜드들(16)이 배치된다. 상기 볼랜드들(16)에 외부 단자들(18)이 부착될 수 있다. 상기 패키지 기판에 대한 보다 상세한 설명은 상세히 기재하도록 한다.
상기 패키지 기판(10)의 상기 칩 영역들(C) 상에 제 1 반도체 칩들(22) 및 제 2 반도체 칩들(24)이 제공될 수 있다. 상기 제 1 반도체 칩들(22)은 접착막들(26)에 의해 서로 접착되어 상기 패키지 기판(10) 상에 적층될 수 있다. 이와 동일하게, 상기 제 2 반도체 칩들(24)은 접착막들(26)에 의해 서로 접착되어 상기 패키지 기판(10) 상에 적층될 수 있다. 상기 제 1 반도체 칩(22)들 및 상기 제 2 반도체 칩들(24)은 상기 패키지 기판(10) 상에 서로 이격되고, 마주보며 배치될 수 있다. 상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)은 차례로 또는 지그재그로 적층될 수 있다.
상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)은 메모리 칩 또는 로직 칩일 수 있다. 상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 상기 제 1 반도체 칩들(22)은 모두 메모리 칩들일 수 있고, 상기 제 2 반도체 칩들(24)은 모두 로직 칩들일 수 있다. 상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다.
상기 패키지 기판(10) 상에 상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)을 덮는 몰딩막(34)이 형성될 수 있다.
상기 제 1 반도체 칩들(22) 및 상기 제 2 반도체 칩들(24)의 상부면 에 칩 패드들(28)이 배치될 수 있다. 도 2를 참조하면, 상기 칩 패드들(28)은 본딩 와이어(32)에 의해 상기 패키지 기판(10)의 상기 가장자리 영역(E)에 배치된 상기 제 1 및 제 2 접촉패드들(12, 14)과 전기적으로 연결될 수 있다. 상세하게, 상기 제 1 반도체 칩들(22)에 배치된 상기 칩 패드들(28)은 상기 제 1 접촉패드들(12)과 각각 일대일 대응하여 연결될 수 있고, 상기 제 2 반도체 칩들(24)에 배치된 상기 칩 패드들(28)은 상기 제 2 접촉패드들(14)과 각각 일대일 대응하여 연결될 수 있다. 즉, 상기 제 1 접촉패드들(12) 및 상기 제 2 접촉패드들(14)은 상기 칩 패드들(28)의 개수와 동일하게 형성될 수 있다.
도 3 및 도 4를 참조하면, 상기 패키지 기판(10)의 상기 중간층(10b)은 관통 홀들(11)을 포함할 수 있다. 상기 관통 홀들(11)은 각각의 상기 본딩 와이어들(32)에 중의 신호 패턴들(32a)과 상기 하부층(10c)에 배치된 칩 볼랜드들(16a)을 전기적으로 연결시키는 연결통로일 수 있다. 상기 하나의 관통홀(11)에 상기 하나의 상기 신호 패턴(32a)이 제공될 수 있다. 상기 관통 홀들(11)은 상기 패키지 기판(10)의 상기 칩 영역들(C) 및 상기 가장자리 영역들(E) 내에 형성될 수 있다.
상기 칩 볼랜드들(16a)은 상기 칩 영역들(C) 내에 일정한 간격으로 배치될 수 있다. 상세하게, 상기 칩 볼랜드들(16a)은 상기 칩 영역들(C) 내에서 상기 이격영역(P)에 인접하게 배치될 수 있다. 상기 관통 홀들(11)을 통해 상기 중간층(10b)을 관통한 상기 신호 패턴들(32a)은 상기 칩 볼랜드들(16a)과 접촉할 수 있다. 적어도 하나 이상의 신호 패턴들(32a)은 상기 칩 볼랜드들(16a) 각각에 접촉될 수 있다. 상기 신호 패턴들(32a)은 그것들이 관통한 상기 관통 홀들(11)과 인접하게 위치한 상기 칩 영역들(C)을 지나 상기 칩 볼랜드들(16a)과 접촉될 수 있다.
주변 볼랜드들(16b)은 상기 가장자리 영역(E)에 배치될 수 있다. 상기 주변 볼랜드들(18b) 각각에는 도금선(36)이 연결될 수 있다. 상기 도금선(36)은 상기 패키지 기판(10)에 형성될 회로배선의 도금을 위해 사용될 수 있다.
상기 패키지 기판(10)에 상기 반도체 칩들(22, 24)과 상기 칩 볼랜드들(16a)을 연결하는 상기 신호 패턴들(32a)이 배치된다. 상기 신호 패턴들(32a)에 의하여 상기 반도체 칩들(22, 24)의 전기신호가 상기 외부 단자들(18)을 통해 외부로 전달하게 된다. 상기 패키지 기판(10) 상에 복수 개의 반도체 칩들(22, 24)이 배치될 경우, 상기 패키지 기판(10)은 상기 반도체 칩들(22, 24) 사이에 이격영역(P)을 가진다. 상기 신호 패턴들(32a)은 상기 패키지 기판(10)의 중간층(10b)을 관통하는 관통 홀들(11)을 통해 상기 반도체 칩들(22, 24)과 상기 외부 단자들(18)을 연결한다.
상기 패키지 기판(10)과 반도체 칩들(22, 24)은 서로 다른 열팽창 계수를 가지고 있다. 상기 관통 홀들(11)이 상기 이격영역(P)에 배치될 경우, 상기 패키지 기판(10)과 상기 반도체 칩들(22, 24) 사이의 서로 다른 열팽창 계수에 의해 상기 신호 패턴들(32a)에 크랙(crack)이 발생되어 반도체 패키지의 신뢰성이 저하된다.
상기 칩 볼랜드들(16a)이 상기 칩 영역들(C) 내에 배치될 경우, 상기 관통 홀들(11)이 상기 중간층(10b)의 상기 칩 영역들(C) 및 상기 가장자리 영역(E)에 배치됨으로써, 상기 신호 패턴들(32a)이 상기 이격영역(P) 내에 배치되지 않고 상기 칩 영역들(C)을 지나 상기 칩 볼랜드(16a)에 접촉될 수 있다. 따라서, 반도체 패키지(100)의 신뢰성이 향상될 수 있다.
도 5는 도 1의 반도체 패키지의 패키지 기판의 제 2 실시예의 하부층을 보여주는 평면도이다. 도 6은 도 1의 반도체 패키지의 패키지 기판의 제 3 실시예의 하부층을 보여주는 평면도이다.
도 5 및 도 6을 참조하면, 상기 칩 볼랜드들(16a)은 상기 패키지 기판(10)의 상기 칩 영역들(C) 및 상기 이격영역(P) 내에 배치될 수 있다. 상기 칩 볼랜드들(16a)의 지름(D)은 적어도 상기 이격영역(P)의 폭(W)보다 같거나 클 수 있다. 동시에, 상기 신호 패턴들(32a)은 그것들이 관통한 상기 관통 홀들(11)과 인접하게 위치한 상기 칩 영역들(C)을 지나 상기 칩 볼랜드들(16a)과 접촉될 수 있다. 이에 따라, 상기 신호 패턴들(32a)이 상기 이격영역(P) 내를 지나지 않도록 상기 칩 볼랜드들(16a)과 접촉할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 발명의 다른 실시예에 따른 반도체 패키지는(500)는 패키지 기판(50)을 포함한다. 상기 패키지 기판(50)은 칩 영역들(C) 및 상기 칩 영역들(C) 사이의 이격영역(P)을 포함할 수 있다. 상기 패키지 기판(50)은 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판일 수 있다. 상기 패키지 기판(50)은 상부층(51), 중간층(53), 및 하부층(55)을 포함할 수 있다. 상기 패키지 기판(50)의 상기 상부층(51)에 칩 패드들(62)이 배치되고, 상기 중간층(53)에 관통 비아들(66) 및 배선들(68)이 배치되고, 상기 하부층(55)에 볼랜드들(64)이 배치될 수 있다. 상기 볼랜드들(64)은 상기 하부층(55)의 상기 칩 영역들(C) 내에 배치될 수 있다.
상기 패키지 기판(50)의 상기 중간층(53)은 복수 층의 절연막들(53a, 53b, 53c)을 포함할 수 있다. 예를 들어, 상기 중간층(53)은 상기 상부층(51)과 인접한 상부 절연막(53a), 상기 하부층(55)과 인접한 하부 절연막(53c), 및 상기 상부 절연막(53a) 및 상기 하부 절연막(53c) 사이에 배치된 중간 절연막들(53b)을 포함할 수 있다. 상기 관통 비아들(66)은 신호 패턴들을 포함할 수 있다. 상기 관통 비아들(66)은 상기 칩 패드들(62) 및 상기 볼랜드들(64)을 전기적으로 연결시킬 수 있다. 이에 따라, 상기 관통 비아들(66)은 상기 중간층(53)을 관통할 수 있다. 상기 관통 비아들(66)을 통해 상기 칩 패드들(62)과 상기 볼랜드들(64)을 한번에 연결할 경우, 상기 관통 비아들(66)은 상기 패키지 기판(50)의 상기 칩 영역들(C) 내에 배치되어야 한다.
이와 달리, 상기 칩 패드들(62)과 접촉하는 관통비아(66)와 상기 볼랜드들(64)과 접촉하는 관통비아(66)가 다르고, 상기 관통 비아들(66)은 상기 절연막들(53a, 53b, 53c) 상에 배치된 배선들(68)에 의해 연결될 경우, 상기 볼랜드들(64)과 접촉하는 상기 관통비아(66)는 상기 패키지 기판(50)의 상기 셀 영역들(C)에 배치되며, 상기 칩 패드들(62)과 접촉하는 상기 관통비아(66)는 상기 이격영역(P)에 배치될 수 있다.
예를 들어, 제 1 반도체 칩(74)에 부착된 하나의 상기 제 1 솔더볼(72a)과 접촉하는 제 1 칩패드(62a)는 상기 상부 절연막(51)에 배치된 하나의 상부 제 1 배선(68a)과 제 1 관통비아(66a)를 통해 연결될 수 있고, 상기 상부 제 1 배선(68a)은 상기 중간 절연막(53b)에 배치된 중간 제 1 배선(68b)과 제 2 관통비아(66b)를 통해 연결될 수 있고, 상기 중간 제 1 배선(68b)은 제 1 볼랜드(64a)와 제 3 관통비아(66c)를 통해 연결될 수 있다. 이때, 상기 제 1 관통비아(66a) 및 상기 제 2 관통비아(66b)는 상기 이격영역(P)에 배치될 수 있다. 그러나, 상기 하부층(55)과 인접한 상기 하부 절연막(53c)을 관통하는 상기 제 3 관통비아(66c)는 상기 칩 영역들(C)에 배치되어야 한다. 왜냐하면, 상기 신호 패턴들의 크랙의 원인은 상기 볼 랜드들(64)과 가장 인접하는 상기 패키지 기판(50)의 층, 즉 상기 하부 절연막(55c)에 배치된 상기 신호 패턴들의 위치와 연관되기 때문이다. 따라서, 상기 관통비아(66)는 상기 이격영역(p) 내에 상기 하부 절연막(53c)을 관통할 수 없다.
상기 패키지 기판(50)의 각각의 칩 영역들(C) 상에 상기 제 1 반도체 칩(74) 및 제 2 반도체 칩(78)이 배치될 수 있다. 상기 제 1 반도체 칩(74)의 일면에 제 1 솔더볼들(72)이 부착되어 있다. 상기 제 1 반도체 칩(74)은 플립칩 본딩(flip-chip bonding)으로 상기 제 1 솔더볼들(72)이 상기 칩 패드들(62)에 부착되어, 상기 패키지 기판(50) 상에 고정될 수 있다. 이와 동일한 방법으로, 상기 제 2 반도체 칩(78)은 상기 제 2 반도체 칩(78)의 일면에 제공된 제 2 솔더볼들(76)이 상기 칩 패드들(62)에 부착되어 상기 패키지 기판(50) 상에 고정될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 9는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 8을 참조하면, 전자 시스템(2000)은 제어기(2100), 입출력 장치(2200) 및 기억 장치(2300)를 포함할 수 있다. 상기 제어기(2100), 입출력 장치(2200) 및 기억 장치(2300)는 버스(2500, bus)를 통하여 결합될 수 있다. 상기 버스(2500)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(2100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(2100) 및 기억 장치(2300)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 상기 입출력 장치(2200)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(2300)는 데이터를 저장하는 장치이다. 상기 기억 장치(2300)는 데이터 및/또는 상기 제어기(2100)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(2300)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2400)를 더 포함할 수 있다. 상기 인터페이스(2400)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(2400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(2000)에는 응용 칩셋(Application Chipset), 카메라 이미지 센서(Camera Image Sensor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(2000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(2000)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(2000)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 9를 참조하면, 메모리 카드(2400)는 비휘발성 기억 소자(2410) 및 메모리 제어기(2420)를 포함할 수 있다. 상기 비휘발성 기억 장치(2410) 및 상기 메모리 제어기(2420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(2410)는 본 발명의 실시예들에 따른 반도체 패키지(1100)를 포함할 수 있다. 상기 메모리 제어기(2420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(2410)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 패키지 기판
10a: 상부층
10b: 중간층
10c: 하부층
11: 관통홀
12: 제 1 접촉 패드들
14: 제 2 접촉 패드들
16: 볼랜드들
16a: 칩 볼랜드들
16b: 주변 볼랜드들
22: 제 1 반도체 칩들
24: 제 2 반도체 칩들
28: 칩 패드들
32a: 신호 패턴

Claims (10)

  1. 칩 영역들, 상기 칩 영역들 사이의 이격영역, 및 상기 칩 영역들 및 상기 이격영역을 제외한 가장자리 영역을 포함하는 패키지 기판; 및
    상기 패키지 기판의 상기 칩 영역들 상에 배치된 반도체 칩들을 포함하되,
    상기 패키지 기판은 상기 반도체 칩들과 인접한 상부층, 상기 칩 영역들 내에 배치되는 칩 볼랜드들을 포함하는 하부층 및 상기 상부층과 상기 하부층 사이에 배치된 중간층을 포함하고,
    상기 중간층은 상기 이격영역이 아닌 상기 칩 영역들 및 상기 가장자리 영역 내에 배치되는 관통 홀들을 포함하며, 상기 관통 홀들을 통해 신호 패턴들이 칩 볼랜드들에 접촉되되,
    상기 신호 패턴들은 오직 상기 이격영역의 바깥쪽에 배치되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 신호 패턴들은 상기 관통 홀들과 인접한 상기 칩 영역들을 지나는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 칩 볼랜드들 중 적어도 하나는 상기 이격영역 내에 배치되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 칩 볼랜드들의 직경은 상기 이격영역의 폭과 동일하거나 더 큰 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 상부층의 상기 가장자리 영역 내에 배치된 접촉 패드들;
    상기 반도체 칩들 상에 배치된 칩 패드들;
    상기 접촉 패드들과 상기 칩 패드들을 연결하는 본딩 와이어들;
    상기 칩 볼랜드들에 부착된 외부 단자들; 및
    상기 패키지 기판 상의 상기 반도체 칩들을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 본딩 와이어들은 상기 신호 패턴들을 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 관통홀들은 상기 칩 영역들 및 상기 가장자리 영역 중 적어도 하나 내에 배치되는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 하부층의 상기 가장자리 영역 내에 배치된 주변 볼 랜드들을 더 포함하는 반도체 패키지.
  9. 복수 개의 칩 볼랜드들과 복수 개의 관통 비아들을 포함하는 기판, 상기 관통 비아들은 적어도 상기 기판의 일부를 관통하고;
    상기 칩 볼랜드들에 대향하고, 상기 기판 상에 배치된 복수 개의 반도체 칩들; 및
    상기 관통 비아들 내에 제공되고, 상기 칩 볼랜드들과 접촉하는 복수 개의 신호 패턴들을 포함하되,
    상기 반도체 칩들은 상기 기판의 칩 영역들 상에 배치되고,
    상기 기판의 적어도 하나의 이격영역은 상기 칩 영역들 사이에 배치되고,
    상기 관통 비아들의 하나의 관통홀은 상기 칩 볼랜드에 인접하게 배치되고,
    상기 관통 비아들은 오직 상기 이격영역의 바깥쪽에 배치되는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 반도체 칩들 중 적어도 하나는 상기 반도체 칩들의 또 다른 반도체 칩 상에 적층되고, 상기 이격영역을 돌출하는 반도체 패키지.
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