JP2010165984A - 半導体デバイス - Google Patents

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Yasuo Takemoto
康男 竹本
Hideo Taguchi
英男 田口
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Toshiba Corp
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Abstract

【課題】複数の半導体チップを配線基板上に積層して半導体デバイスを作製するにあたって、半導体チップの歩留りロスを低減すると共に、デバイス自体の歩留りを向上させる。
【解決手段】配線基板上２にはチップユニット６Ａ、６Ｂが搭載されている。チップユニット６Ａ、６Ｂは、電極パッド９を有する複数の半導体チップ７Ａ〜７Ｈと、表面に露出させたテストパッド１０とそれから配線された電極パッド１１とを有するインターポーザ８Ａ、８Ｂとを備える。半導体チップ７とインターポーザ８とは電極パッド９、１１を露出させると共に、インターポーザ８が最上段に位置するように階段状に積層されている。電極パッド９、１１間は第１の接続部材１２で電気的に接続されている。
【選択図】図１

Description

本発明は半導体デバイスに関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリチップやコントローラチップ等の半導体チップは配線基板上に積層して搭載されている。また、メモリカードの高容量化を実現するために、メモリチップ自体も多段に積層されるようになってきており、さらにメモリチップの積層数は増加傾向にある。
メモリチップ等の半導体チップの電気的特性の検査は、一般的に半導体パッケージ（半導体デバイス）を組立てた後にも実施される。この場合、積層された半導体チップ全体として電気的特性の合否が判定されるため、積層された半導体チップの１つに初期不良や不具合が発生しても、半導体パッケージ全体が不良と見なされることになる。このように、半導体パッケージの組立て後の検査においては、半導体パッケージの歩留りが１チップ当たりの歩留りの（積層数）乗となるため、積層する半導体チップが増加するにつれて、半導体パッケージの歩留りが低下することになる。
そこで、半導体パッケージの組立て後の検査における半導体チップの歩留りロスを低減すると共に、半導体パッケージ自体の歩留りを高めることが望まれている。半導体チップの実装構造に関しては従来から種々の提案がなされており、例えば特許文献１には複数のメモリチップを階段状に積層し、最上段のメモリチップ上にコントローラチップと中継用配線基板とを配置した構造が記載されている。中継用配線基板はメモリチップとコントローラチップとを電気的に接続するものであり、それ以外の機能は考慮されていない。
特許文献２には、複数の半導体チップと基板とを磁力を用いて仮接合して積層体を形成し、積層体の電気的特性の合否を判定した後、電気的特性が合格と判定された積層体に加熱処理を施して半導体チップと基板とを本接合することによって、半導体モジュールを作製することが記載されている。ここでは半導体チップと基板との接続に半田バンプを適用することを前提としているため、ワイヤボンディング等の汎用的な接続構造を有する半導体モジュールには応用することができない。さらに、積層体を形成するために磁力を用いていることから、強磁性体板のような特殊な装置が必要となる。
特開２００８−１４７２２６号公報 特開２００３−２０３９５２号公報
本発明の目的は、複数の半導体チップを配線基板上に積層して半導体デバイスを作製するにあたって、半導体チップの歩留りロスを低減すると共に、デバイス自体の製造歩留りを向上させることを可能にした半導体デバイスを提供することにある。
本発明の一態様に係る半導体デバイスは、接続パッドを備える配線基板と；電極パッドを有する複数の半導体チップと、表面に露出させたテストパッドと前記テストパッドから配線された電極パッドとを有するインターポーザとを備え、前記複数の半導体チップおよび前記インターポーザは前記電極パッドを露出させると共に、前記インターポーザが最上段に位置するように、前記配線基板上に階段状に積層されているチップユニットと；前記複数の半導体チップおよび前記インターポーザの前記電極パッド間を電気的に接続する第１の接続部材と；前記配線基板の前記接続パッドと前記半導体チップまたは前記インターポーザの前記電極パッドとの間を電気的に接続する第２の接続部材と；前記チップユニットを前記第１および第２の接続部材と共に封止するように、前記配線基板上に形成された封止樹脂層と；を具備することを特徴としている。
本発明の他の態様に係る半導体デバイスは、接続パッドを備える配線基板と；電極パッドを有する複数の半導体チップを備え、前記複数の半導体チップは前記電極パッドを露出させるように、前記配線基板上に階段状に積層されているチップユニットであって、少なくとも最上段に位置する半導体チップは前記電極パッドから再配線され、かつ表面に露出させたテストパッドを有するチップユニットと；前記複数の半導体チップの前記電極パッド間を電気的に接続する第１の接続部材と；前記配線基板の前記接続パッドと前記半導体チップの前記電極パッドとの間を電気的に接続する第２の接続部材と；前記チップユニットを前記第１および第２の接続部材と共に封止するように、前記配線基板上に形成された封止樹脂層と；を具備することを特徴としている。
本発明の態様に係る半導体デバイスにおいては、チップユニットの最上段に位置するインターポーザまたは半導体チップのテストパッドを用いて、複数の半導体チップの電気的特性の合否がチップユニットとして判定される。従って、電気的特性が合格と判定されたチップユニットを配線基板上に搭載することによって、半導体チップの歩留りロスを低減することができると共に、半導体デバイス自体の製造歩留りを高めることが可能となる。
本発明の第１の実施形態による半導体デバイスを示す断面図である。 図１に示す半導体デバイスの変形例を示す断面図である。 図１に示す半導体デバイスの製造工程を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 本発明の第２の実施形態による半導体デバイスを示す断面図である。 図５に示す半導体デバイスの変形例を示す断面図である。 図５に示す半導体デバイスの製造工程を示す平面図である。 図７のＡ−Ａ線に沿った断面図である。
以下、本発明を実施するための形態について、図面を参照して説明する。図１は本発明の第１の実施形態による半導体デバイスの構成を示す図である。半導体デバイス１は配線基板２を具備している。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の面２ａと、チップ実装面となる第２の面２ｂとを有している。
配線基板２の第１の面２ａには外部接続端子３が形成される。半導体デバイス１でＢＧＡパッケージを構成する場合、外部接続端子３は半田ボール等による突起状端子で構成される。半導体デバイス１でＬＧＡパッケージを構成する場合には、外部接続端子として金属ランドが設けられる。半導体デバイス１はＢＧＡパッケージやＬＧＡパッケージ等に限られるものではなく、半導体メモリカード等に適用することも可能である。このような場合、配線基板２の第１の面２ａには半導体メモリカードの入出力端子が形成される。
配線基板２の第２の面２ｂには、チップ搭載部４と内部接続端子５とが設けられている。内部接続端子５は配線基板２と半導体チップとの接続時（例えばワイヤボンディング時）に接続部として機能する接続パッドである。内部接続端子５は配線基板２の図示を省略した配線網を介して外部接続端子３と電気的に接続されている。配線基板２のチップ搭載部４にはチップユニット６が搭載されている。図１は２組のチップユニット６Ａ、６Ｂを配線基板２の第２の面２ｂに積み重ねた状態を示している。
第１のチップユニット６Ａは、チップ搭載部４上に積層された複数の半導体チップ７Ａ〜７Ｄと、その最上段に積層されたインターポーザ８Ａとを有している。第２のチップユニット６Ｂは、第１のチップユニット６Ａ上に積層された複数の半導体チップ７Ｅ〜７Ｈと、その最上段に積層されたインターポーザ８Ｂとを有している。半導体チップ７（７Ａ〜７Ｈ）は、外形辺（例えば一方の長辺）に沿って配列された電極パッド９を有している。インターポーザ８（８Ａ、８Ｂ）は、表面に露出させたテストパッド１０と、テストパッド１０から配線された電極パッド１１とを有している。インターポーザ８の電極パッド１１は、半導体チップ７と同様に外形辺に沿って配列されている。
第１のチップユニット６Ａにおいて、複数の半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａは、それらの電極パッド９、１１を露出させるように階段状に積層されている。第２のチップユニット６Ｂも同様であり、複数の半導体チップ７Ｅ〜７Ｈおよびインターポーザ８Ｂは電極パッド９、１１を露出させるように階段状に積層されている。第２のチップユニット６Ｂは、複数の半導体チップ７Ｅ〜７Ｈおよびインターポーザ８Ｂの階段方向が第１のチップユニット６Ａの階段方向とは逆方向とされている。
図１に示す半導体デバイス１は、それぞれ４個の半導体チップ７Ａ〜７Ｄ、７Ｅ〜７Ｈとインターポーザ８Ａ、８Ｂとで構成されたチップユニット６Ａ、６Ｂを具備している。チップユニット６Ａ、６Ｂを構成する半導体チップ７の数は４個に限定されるものではなく、半導体デバイス１の種類や機能に応じて適宜に設定される。チップユニット６Ａ、６Ｂは、例えば４〜８個の半導体チップ７で構成される。チップユニット６の積層数も２個に限定されるものではなく、１個もしくは複数個のいずれであってもよい。
第１のチップユニット６Ａを構成する半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａの電極パッド９、１１間は、第１の接続部材１２で電気的に接続されている。同様に、第２のチップユニット６Ｂを構成する半導体チップ７Ｅ〜７Ｈおよびインターポーザ８Ｂの電極パッド９、１１間も、第１の接続部材１２で電気的に接続されている。第１の接続部材１２には、導電性ペーストの塗布層等からなる導電層、あるいはワイヤボンディングにより形成される金属ワイヤが適用される。第１の接続部材１２としての導電層は、インクジェット法、スクリーン印刷法等のマスクを用いた印刷法を適用して、例えば導電性ペーストを所望の配線パターンに応じて塗布することにより形成することができる。
図１は半導体チップ７およびインターポーザ８の電極パッド９、１１間を接続する第１の接続部材１２として導電層を適用した状態を示している。導電層は階段状に積層された半導体チップ７およびインターポーザ８の階段部分に沿って形成される。第１の接続部材１２として金属ワイヤを適用する場合には、図２に示すように階段状に積層された半導体チップ７およびインターポーザ８の電極パッド９、１１間を金属ワイヤで順に接続する。導電層や金属ワイヤからなる第１の接続部材１２によって、半導体チップ７およびインターポーザ８の電極パッド９、１１間は電気的に接続されている。
半導体チップ７Ａ〜７Ｈの具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられる。半導体メモリチップの積層体上には、必要に応じてコントローラチップを配置してもよい。半導体チップ７Ａ〜７Ｈとして半導体メモリチップを備える半導体デバイス１は、半導体記憶装置を構成するものである。インターポーザ８Ａ、８Ｂはテストパッド１０による機能とそれに接続された電極パッド１１とを有するものであればよく、例えば素子構造を持たない中継用半導体チップ（Ｓｉインターボーザ）で構成される。インターポーザ８Ａ、８Ｂはプリント配線板等の配線基板で構成してもよい。
第１および第２のチップユニット６Ａ、６Ｂは、金属ワイヤ等からなる第２の接続部材１３を介して配線基板２と電気的に接続されている。図１はインターポーザ８Ａ、８Ｂの電極パッド１１と配線基板２の接続パッド５とを、金属ワイヤを介して電気的に接続した状態を示している。第１のチップユニット６Ａにおいて、インターポーザ８Ａの電極パッド１１は第１の接続部材１２を介して半導体チップ７Ａ〜７Ｄの電極パット９と接続されている。従って、半導体チップ７Ａ〜７Ｄはインターポーザ８Ａを介して配線基板２と電気的に接続される。第２のチップユニット６Ｂに関しても同様である。
図１に示す半導体デバイス１は第１の接続部材１２として導電層を適用しており、導電層で覆われた電極パッド９にワイヤボンディングを実施することが困難であるため、インターポーザ８Ａ、８Ｂの電極パッド１１と配線基板２の接続パッド５とを金属ワイヤで接続している。図２に示す半導体デバイス１のように、第１の接続部材１２として金属ワイヤを使用した場合には、半導体チップ７の電極パッド９と配線基板２の接続パッド５とを金属ワイヤで接続することができる。いずれの場合にも、チップユニット６Ａ、６Ｂを構成する半導体チップ７は第２の接続部材１３を介して配線基板２と電気的に接続される。
第１および第２のチップユニット６Ａ、６Ｂが搭載された配線基板２の第２の面２ｂには、例えばエポキシ樹脂からなる封止樹脂層１４がモールド成形されている。すなわち、第１および第２のチップユニット６Ａ、６Ｂを構成する半導体チップ７Ａ〜７Ｈおよびインターポーザ８Ａ、８Ｂは、第１および第２の接続部材１２、１３と共に封止樹脂層１４で一体的に樹脂封止されている。これらによって、例えば半導体記憶装置として用いられる半導体デバイス１が構成されている。
第１および第２のチップユニット６Ａ、６Ｂは、予めインターポーザ８Ａ、８Ｂのテストパッド１０を用いて、複数の半導体チップ７Ａ〜７Ｄ、７Ｅ〜７Ｈの電気的特性を検査し、チップユニット６Ａ、６Ｂとして電気的特性の合否が判定されたものである。配線基板２上には、インターポーザ８Ａ、８Ｂのテストパッド１０を用いた検査で、電気的特性が合格と判定されたチップユニット６のみが搭載される。このように、電気的特性が合格と判定されたチップユニット６Ａ、６Ｂを配線基板２上に搭載して半導体デバイス１を作製することによって、半導体チップ７の歩留りロスを低減することができると共に、半導体デバイス１自体の製造歩留りを向上させることが可能となる。
第１および第２のチップユニット６Ａ、６Ｂの具体的な製造工程について、図３および図４を参照して説明する。第１および第２のチップユニット６Ａ、６Ｂは同一の製造工程で作製されるものである。図３および図４は第１のチップユニット６Ａの製造工程を示している。まず、サポート板１５上で複数の半導体チップ７Ａ〜７Ｄを積層し、さらに最上段にインターポーザ８Ａを積層する。複数の半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａは、それらの電極パッド９、１１が露出するように階段状に積層される。複数の半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａは接着層を介して接着される。
サポート板１５としては、チップユニット６Ａを脱着することが可能な粘着テープや粘着シートが用いられる。チップユニット６Ａの検査をサポート板１５上に載置した状態で実施する場合には、パッケージ用テスタ等の検査装置にセットすることが可能な構造を有するサポート板１５が用いられる。例えば、金属枠の下面側に粘着テープや粘着シートを貼り付けて構成したサポート板１５が用いられる。チップユニット６Ａは粘着テープや粘着シートの上面側に接着される。チップユニット６Ａの剥離は、例えば粘着テープや粘着シートの下面側から紫外線等を照射して粘着性を取り除くことで実施される。
次いで、サポート板１５上に積層された半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａに例えば導電層を形成し、半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａの電極パッド９、１１間を、導電層からなる第１の接続部材１２で電気的に接続する。このようにして、半導体チップ７Ａ〜７Ｄおよびインターポーザ８Ａを有するチップユニット６Ａを作製する。インターポーザ８Ａの電極パッド１１はテストパッド１０から配線されているため、複数の半導体チップ７Ａ〜７Ｄの電極パッド９は第１の接続部材１２およびインターポーザ８Ａを介してテストパッド１０と電気的に接続された状態とされている。
さらに、インターポーザ８Ａはチップユニット６Ａの最上段に積層されているため、その表面に形成されたテストパッド１０はチップユニット６Ａの最上面に露出した状態となる。従って、テストパッド１０に検査装置のテスト端子を接触させることによって、複数の半導体チップ７Ａ〜７Ｄの電気的特性の合否をチップユニット６Ａとして判定することができる。チップユニット６Ａの検査はサポート板１５上で実施してもよいし、あるいはサポート板１５からチップユニット６Ａを剥離した後に実施してもよい。
この後、インターポーザ８Ａのテストパッド１０を用いた検査で、電気的特性が合格と判定されたチップユニット６Ａをサポート板１５から剥離して実装工程に移送する。もしくは、予めサポート板１５から剥離した後に検査を実施し、電気的特性が合格と判定されたチップユニット６Ａを実装工程に移送する。このようなチップユニット６Ａを配線基板２上に搭載した後、第２の接続部材１３によるチップユニット６Ａと配線基板２との接続工程、樹脂封止工程等を経ることによって、目的とする半導体デバイス１が作製される。配線基板２上に複数のチップユニット６Ａ、６Ｂを積み重ねる場合も同様であり、良品と判定されたチップユニット６Ａ、６Ｂのみを用いて半導体デバイス１を作製する。
上述したように、テストパッド１０を有するインターポーザ８をチップユニット６の最上段に積層することによって、半導体チップ７の検査をチップユニット６の段階で実施することができる。また、チップユニット６の段階で半導体チップ７およびインターポーザ８の電極パッド９、１１間が電気的に接続されているため、インターポーザ８のテストパッド１０を用いて半導体チップ７の検査を実施することができる。そして、電気的特性が合格と判定されたチップユニット６のみを配線基板２上に搭載して半導体デバイス１を作製することによって、半導体チップ７の歩留りロスを低減することができると共に、半導体デバイス１自体の製造歩留りを向上させることが可能となる。
次に、本発明の第２の実施形態による半導体デバイスについて、図５を参照して説明する。図５に示す半導体デバイス２１は、第１の実施形態の半導体デバイス１におけるインターポーザ８に代えて、テストパッド１０を有する半導体チップ２２（２２Ａ、２２Ｂ）をチップユニット２３Ａ、２３Ｂの最上段に積層したことを除いて、第１の実施形態の半導体デバイス１と同様な構成を有している。図５に示す半導体デバイス２１において、配線基板２上には第１および第２のチップユニット２３Ａ、２３Ｂが積み重ねられている。
第１のチップユニット２３Ａは配線基板２上に階段状に積層された複数の半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａを有している。第２のチップユニット２３Ｂは第１のチップユニット２３Ａ上に階段状に積層された複数の半導体チップ７Ｄ、７Ｅ、７Ｆ、２２Ｂを有している。チップユニット２３Ａ、２３Ｂを構成する半導体チップのうち、最上段に位置する半導体チップ２２Ａ、２２Ｂは電極パッド９から再配線され、かつ表面に露出させたテストパッド１０を有している。テストパッド１０を有する半導体チップ２２Ａ、２２Ｂは、第１の実施形態におけるインターポーザ８と同様な機能を果たすものである。
第２の実施形態の半導体デバイス２１は、基本的には第１の実施形態と同様な構成を有するものである。例えば、半導体デバイス２１はＢＧＡパッケージやＬＧＡパッケージ、あるいは半導体メモリカード等を構成するものである。また、半導体チップ７、２２はＮＡＮＤ型フラッシュメモリのような半導体メモリチップを構成するものである。テストパッド１０を有する半導体チップ２２Ａ、２２Ｂは、通常の半導体チップと同様な工程で作製した後、表面部にテストパッド１０を形成すると同時に、テストパッド１０から電極パッド９まで再配線する配線層を形成することにより作製される。
第１のチップユニット２３Ａを構成する半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａの電極パッド９間は、第１の接続部材１２で電気的に接続されている。同様に、第２のチップユニット２３Ｂを構成する半導体チップ７Ｄ、７Ｅ、７Ｆ、２２Ｂの電極パッド９間も、第１の接続部材１２で電気的に接続されている。図５は第１の接続部材１２として金属ワイヤを適用した半導体デバイス２１を示している。第１の接続部材１２は図１に示した半導体デバイス１と同様に導電層で構成してもよい。
第１および第２のチップユニット２３Ａ、２３Ｂは、第２の接続部材１３を介して配線基板２と電気的に接続されている。図５に示す半導体デバイス２１において、各チップユニット２３Ａ、２３Ｂの最下段に位置する半導体チップ７Ａ、７Ｄの電極パッド９は、第２の接続部材１３としての金属ワイヤを介して、配線基板２の接続パッド５と電気的に接続されている。なお、図５ではチップユニット２３Ａ、２３Ｂの最上段に位置する半導体チップ２２Ａ、２２Ｂのみがテストパット１０を有する構造を示したが、半導体デバイス２１の構成はこれに限られるものではない。図６に示すように、チップユニット２３Ａ、２３Ｂを構成する全ての半導体チップ２２がテストパット１０を有していてもよい。
第１および第２のチップユニット２３Ａ、２３Ｂは、予め最上段に位置する半導体チップ２２Ａ、２２Ｂのテストパッド１０を用いて電気的特性を検査することによって、チップユニット２３Ａ、２３Ｂとして電気的特性の合否が判定されたものである。配線基板２上には半導体チップ２２Ａ、２２Ｂのテストパッド１０を用いた検査で、電気的特性が合格と判定されたチップユニット２３Ａ、２３Ｂのみが搭載される。このように、電気的特性が合格と判定されたチップユニット２３Ａ、２３Ｂを配線基板２上に搭載して半導体デバイス２１を作製することによって、半導体チップ７、２２の歩留りロスを低減することができると共に、半導体デバイス２１自体の製造歩留りを向上させることが可能となる。
第１および第２のチップユニット２３Ａ、２３Ｂの具体的な製造工程について、図７および図８を参照して説明する。第１および第２のチップユニット２３Ａ、２３Ｂは同一の製造工程で作製されるものである。図７および図８は第１のチップユニット２３Ａの製造工程を示している。まず、サポート板１５上で複数の半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａを積層する。半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａは、それらの電極パッド９が露出するように階段状に積層される。チップユニット２３Ａの少なくとも最上段については、テストパッド１０を有する半導体チップ２２Ａが使用される。
次いで、サポート板１５上に積層された半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａの電極パッド９間を金属ワイヤ１２で電気的に接続する。最上段に位置される半導体チップ２２Ａの電極パッド９はテストパッド１０から再配線されているため、複数の半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａの電極パッド９は第１の接続部材１２を介してテストパッド１０と電気的に接続された状態とされている。
テストパッド１０を有する半導体チップ２２Ａはチップユニット６Ａの最上段に積層されているため、テストパッド１０はチップユニット２３Ａの最上面に露出した状態となる。従って、テストパッド１０に検査装置のテスト端子を接触させることによって、複数の半導体チップ７Ａ、７Ｂ、７Ｃ、２２Ａの電気的特性の合否をチップユニット２３Ａとして判定することができる。チップユニット２３Ａの検査はサポート板１５上で実施してもよいし、サポート板１５からチップユニット２３Ａを剥離した後に実施してもよい。
この後、半導体チップ２２Ａのテストパッド１０を用いた検査で、電気的特性が合格と判定されたチップユニット２３Ａをサポート板１５から剥離して実装工程に移送する。もしくは、予めサポート板１５から剥離した後に検査を実施し、電気的特性が合格と判定されたチップユニット２３Ａを実装工程に移送する。このようなチップユニット２３Ａを配線基板２上に搭載した後、第２の接続部材１３によるチップユニット２３Ａと配線基板２との接続工程、樹脂封止工程等を経ることによって、半導体デバイス２１が作製される。配線基板２上に複数のチップユニット２３Ａ、２３Ｂを積み重ねる場合も同様であり、良品と判定されたチップユニット２３Ａ、２３Ｂを用いて半導体デバイス１を作製する。
上述したように、テストパッド１０を有する半導体チップ２２をチップユニット２３の最上段に積層することによって、半導体チップ７、２２の検査をチップユニット２３の段階で実施することができる。また、チップユニット２３の段階で半導体チップ７、２２の電極パッド９間が電気的に接続されているため、半導体チップ２２のテストパッド１０を用いて半導体チップ７、２２の検査を実施することができる。そして、電気的特性が合格と判定されたチップユニット２３のみを配線基板２上に搭載して半導体デバイス１を作製することによって、半導体チップ７、２２の歩留りロスを低減することができると共に、半導体デバイス２１自体の製造歩留りを向上させることが可能となる。
本発明の半導体デバイスは上記実施形態に限定されるものではなく、配線基板上に複数の半導体チップを積層して搭載した各種構造に適用可能である。本発明の半導体デバイスの具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
１…半導体デバイス、２…配線基板、３…外部接続端子、５…内部接続端子、６Ａ，６Ｂ，２３Ａ，２３Ｂ…チップユニット、７Ａ〜７Ｈ…半導体チップ、８Ａ，８Ｂ…インターポーザ、９，１１…電極パッド、１０…テストパッド、１２…第１の接続部材、１３…第２の接続部材、１４…封止樹脂層、２２，２２Ａ，２２Ｂ…テストパッドを有する半導体チップ。

Claims (5)

  1. 接続パッドを備える配線基板と；
    電極パッドを有する複数の半導体チップと、表面に露出させたテストパッドと前記テストパッドから配線された電極パッドとを有するインターポーザとを備え、前記複数の半導体チップおよび前記インターポーザは前記電極パッドを露出させると共に、前記インターポーザが最上段に位置するように、前記配線基板上に階段状に積層されているチップユニットと；
    前記複数の半導体チップおよび前記インターポーザの前記電極パッド間を電気的に接続する第１の接続部材と；
    前記配線基板の前記接続パッドと前記半導体チップまたは前記インターポーザの前記電極パッドとの間を電気的に接続する第２の接続部材と；
    前記チップユニットを前記第１および第２の接続部材と共に封止するように、前記配線基板上に形成された封止樹脂層と；
    を具備することを特徴とする半導体デバイス。
  2. 請求項１記載の半導体デバイスにおいて、
    前記複数の半導体チップは前記インターポーザの前記テストパッドを用いて、前記チップユニットとして電気的特性の合否が判定されていることを特徴とする半導体デバイス。
  3. 接続パッドを備える配線基板と；
    電極パッドを有する複数の半導体チップを備え、前記複数の半導体チップは前記電極パッドを露出させるように、前記配線基板上に階段状に積層されているチップユニットであって、少なくとも最上段に位置する半導体チップは前記電極パッドから再配線され、かつ表面に露出させたテストパッドを有するチップユニットと；
    前記複数の半導体チップの前記電極パッド間を電気的に接続する第１の接続部材と；
    前記配線基板の前記接続パッドと前記半導体チップの前記電極パッドとの間を電気的に接続する第２の接続部材と；
    前記チップユニットを前記第１および第２の接続部材と共に封止するように、前記配線基板上に形成された封止樹脂層と；
    を具備することを特徴とする半導体デバイス。
  4. 請求項３記載の半導体デバイスにおいて、
    前記複数の半導体チップは前記最上段に位置する半導体チップの前記テストパッドを用いて、前記チップユニットとして電気的特性の合否が判定されていることを特徴とする半導体デバイス。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体デバイスにおいて、
    前記チップユニットは、前記配線基板上に階段状に積層された複数の半導体チップを有する第１のチップユニットと、前記第１のチップユニットの階段方向とは逆方向に向けて前記第１のチップユニット上に階段状に積層された複数の半導体チップを有する第２のチップユニットとを備えることを特徴とする半導体デバイス。
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