KR101676620B1 - 적층 반도체 패키지 - Google Patents

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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1서브접속패드가 형성되고 상기 제1서브접속패드와 연결되는 제1본딩패드를 갖는 제1반도체 칩을 내장하는 서브기판과, 상기 제1면 상에 적층되며 상기 제1서브접속패드와 연결되는 제2본딩패드를 갖는 적어도 2개의 제2반도체 칩들을 포함하는 서브 반도체 칩 모듈을 적어도 2개 이상 포함하는 반도체 칩 모듈과, 상기 반도체 칩 모듈을 지지하며 상기 각각의 제1서브접속패드와 연결되는 메인접속패드를 갖는 메인기판을 포함하는 것을 특징으로 한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키징 기술에 관한 것으로, 보다 상세하게는 적층 반도체 패키지에 관한 것이다.
반도체 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화, 고용량화 및 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지(stacked semiconductor package)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다.
그러나, 적층 반도체 패키지를 제작하기 위해서는 반도체 칩을 하나씩 쌓아 올려야 하기 때문에 적층되는 반도체 칩의 개수가 증가할수록 반도체 패키지 제작에 소요되는 시간이 늘어나고 필요한 공정 개수도 증가된다. 또한, 반도체 패키지 제작 공정들 중 어느 하나에서라도 불량이 발생할 경우 해당 반도체 패키지가 불량으로 처리되므로 불량이 발생할 확률이 크다. 예컨데, 적층되는 칩이 16개라면 16번의 칩 어태치(chip attach) 공정과 와이어 본딩(wire bonding) 공정을 진행해야 하므로, 패키지 제작 시간이 길고 상기 공정들 중에서 어느 하나에서라도 불량이 발생할 경우 해당 반도체 패키지가 불량으로 처리되므로 불량이 발생할 확률이 크다.
그리고, 적층되는 모든 반도체 칩들이 하나의 기판과 연결되어야 하므로 반도체 칩 내의 본딩패드 위치, 기판에서의 반도체 칩 위치, 컨트롤러 칩의 존재, 기판 면적의 한계 등으로 인하여 기판 디자인(design)이 어렵거나 불가능하게 된다. 예컨데, 기판의 접속 패드를 반도체 칩의 양측에만 형성할 수 있고, 컨트롤러 칩과 연결되는 접속패드 형성이 불가능할 수 있다.
적층되는 반도체 칩의 개수가 증가되면 반도체 칩들과 기판을 연결하기 위한 본딩 와이어를 길게 형성해야 하는데, 본딩 와이어의 길이가 길어짐에 따라서 본딩 와이어들간 숏트(short) 또는 와이어 스위핑(wire sweeping) 등의 불량이 발생할 확률이 커진다. 그리고, 패키지 제작 완료후 테스트시 하나의 반도체 칩에 불량이 발생하면 패키지 내의 모든 양호한 반도체 칩들도 버려지게 되므로 손실이 매우 크다.
본 발명은 제작 시간 및 공정을 줄이고, 불량을 감소시킬 수 있는 구조의 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 제1서브접속패드가 형성되고 상기 제1서브접속패드와 연결되는 제1본딩패드를 갖는 제1반도체 칩을 내장하는 서브기판과, 상기 제1면 상에 적층되며 상기 제1서브접속패드와 연결되는 제2본딩패드를 갖는 적어도 2개의 제2반도체 칩들을 포함하는 서브 반도체 칩 모듈을 적어도 2개 이상 포함하는 반도체 칩 모듈과, 상기 반도체 칩 모듈을 지지하며 상기 각각의 제1서브접속패드와 연결되는 메인접속패드를 갖는 메인기판을 포함하는 것을 특징으로 한다.
상기 서브기판은, 상기 제1본딩패드가 위치하는 상기 제1반도체 칩의 일면과 대향하는 타면에 부착되는 지지층과, 상기 제1본딩패드 상에 형성되며 상기 제1본딩패드와 상기 제1서브접속패드를 연결하는 범프와, 상기 제1반도체 칩을 포함한 상기 지지층의 상부를 덮고 상기 범프의 상단부를 노출하며 상기 제1서브접속패드를 지지하는 절연층과, 상기 절연층 상에 상기 제1서브접속패드를 노출하도록 형성되는 솔더레지스트를 포함하는 것을 특징으로 한다.
상기 제2반도체 칩들은, 상기 각각의 제2본딩패드가 노출되도록 어긋나게 스택되는 것을 특징으로 한다.
상기 제1서브접속패드와 상기 각각의 제2본딩패드는 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 제1서브접속패드와 상기 메인접속패드는 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 반도체 칩 모듈 상에 부착되며 상기 반도체 칩 모듈을 구성하는 상기 서브 반도체 칩 모듈들 중 어느 하나의 서브 반도체 칩 모듈의 상기 제1서브접속패드와 연결되는 제3본딩패드를 갖는 컨트롤러 칩을 더 포함하는 것을 특징으로 한다.
상기 제3본딩패드와 상기 제1서브접속패드는 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 서브 반도체 칩 모듈들 중 적어도 하나의 서브 반도체 칩 모듈에 포함되는 상기 서브기판은, 상기 제1면에 형성되며 상기 메인접속패드와 연결되는 제2서브접속패드와, 상기 제1반도체 칩 일측에 상기 제1반도체 칩과 함께 내장되며 상기 제2서브접속패드와 연결되는 제3본딩패드를 갖는 컨트롤러 칩을 더 포함하는 것을 특징으로 한다.
상기 컨트롤러 칩을 포함하는 상기 서브기판은, 상기 제1본딩패드가 위치하는 상기 제1반도체 칩의 일면과 대향하는 타면에 부착되는 지지층과, 상기 제1본딩패드 상에 형성되며 상기 제1본딩패드와 상기 제1서브접속패드를 연결하는 제1범프와, 상기 제3본딩패드 상에 형성되며 상기 제3본딩패드와 상기 제2서브접속패드를 연결하는 제2범프와, 상기 제1반도체 칩 및 상기 컨트롤러 칩을 포함한 상기 지지층의 상부를 덮고 상기 제1,제2범프의 상단부를 노출하며 상기 제1, 제2서브접속패드를 지지하는 절연층과, 상기 절연층 상에 상기 제1, 제2서브접속패드를 노출하도록 형성되는 솔더레지스트를 포함하는 것을 특징으로 한다.
상기 메인접속패드와 제2서브접속패드는, 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 제2서브접속패드와 제3본딩패드는, 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지는, 상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에 메인접속패드가 형성된 메인기판;
상기 상면에 적층되며 상기 메인접속패드와 연결되는 제1본딩패드를 갖는 적어도 2개의 제1반도체 칩들과, 상기 제1반도체 칩들 상에 적층되는 적어도 하나의 서브 반도체 칩 모듈들을 포함하며, 상기 서브 반도체 칩 모듈은, 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면에 상기 메인접속패드와 연결되는 서브접속패드가 형성되고 상기 서브접속패드와 연결되는 제2본딩패드를 갖는 제2반도체 칩을 내장하는 서브기판과, 상기 제1면 상에 적층되며 상기 서브접속패드와 연결되는 제3본딩패드를 갖는 적어도 2개의 제3반도체 칩들을 포함하는 것을 특징으로 한다.
상기 서브기판은, 상기 제2본딩패드가 위치하는 상기 제2반도체 칩의 일면과 대향하는 타면에 부착되는 지지층과, 상기 제2본딩패드 상에 형성되며 상기 제2본딩패드와 상기 서브접속패드를 연결하는 범프와, 상기 제2반도체 칩 포함한 상기 지지층의 상부를 덮고 상기 범프의 상단부를 노출하며 상기 서브접속패드를 지지하는 절연층과, 상기 절연층 상에 상기 서브접속패드를 노출하도록 형성되는 솔더레지스트를 더 포함하는 것을 특징으로 한다.
상기 제1반도체 칩들은, 상기 제1본딩패드가 노출되도록 어긋나게 스택되는 것을 특징으로 한다.
상기 메인접속패드와 상기 제1본딩패드는 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 서브접속패드들과 상기 메인접속패드는, 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
상기 제3반도체 칩들은, 상기 각각의 제3본딩패드가 노출되도록 어긋나게 스택되는 것을 특징으로 한다.
상기 서브접속패드와 상기 각각의 제3본딩패드는, 본딩 와이어를 매개로 연결되는 것을 특징으로 한다.
본 발명에 따르면, 적층 반도체 패키지가 칩 단위가 아니라 다수의 반도체 칩들이 적층된 서브 반도체 칩 모듈 단위로 구성되므로, 적층 반도체 패키지 제작에 소요되는 시간 및 공정을 줄일 수 있다.
그리고, 서브 반도체 칩 모듈 제작시 불량이 발생하더라도 서브 반도체 칩 모듈를 구성하는 반도체 칩의 개수가 적층 반도체 패키지를 구성하는 반도체 칩의 개수보다 작으므로 불량 발생시 버려지는 반도체 칩의 개수가 감소되고, 테스트를 통해 양호한 서브 반도체 패키지 모듈만을 사용하여 적층 반도체 패키지를 구성하므로 불량을 줄일 수 있다.
또한, 서브 반도체 패키지 모듈 내에 서브기판이 존재하여 모든 반도체 칩들이 하나의 기판에 연결되지 않고 서브 반도체 패키지 모듈별로 서로 다른 기판에 연결되어, 와이어 길이가 감소되고 와이어 결선의 자유도가 향상되므로 불량을 줄일 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 서브 반도체 칩 모듈의 구성을 나타낸 도면이다.
도 3은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 제 3 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
도 5a는 도 4에서 컨트롤러 칩을 내장하지 않는 서브기판을 갖는 서브 반도체 칩 모듈의 구성을 나타낸 도면이다.
도 5b는 도4에서 컨트롤러 칩을 내장하는 서브기판을 갖는 서브 반도체 칩 모듈의 구성을 나타낸 도면이다.
도 6은 본 발명의 제 4 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
-제 1 실시예-
도 1은 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 서브 반도체 칩 모듈의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 적층 반도체 패키지(100)는 반도체 칩 모듈(110), 메인기판(120) 및 제1연결부재(130)를 포함한다. 그 외에, 봉지부(140) 및 외부접속단자(150)를 더 포함할 수 있다.
상기 반도체 칩 모듈(110)은 적어도 2개의 서브 반도체 칩 모듈(200)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(110)은 4개의 서브 반도체 칩 모듈(200)을 포함한다.
도 2를 참조하면, 서브 반도체 칩 모듈(200)은 제1반도체 칩(211)을 내장하며 메인기판(120)과 연결되는 서브접속패드(215)를 갖는 서브기판(210), 서브기판(210) 상에 적층되는 적어도 하나의 제2반도체 칩(220) 및 제2연결부재(230)를 포함한다.
서브기판(210)은 제1반도체 칩(211), 지지층(212), 범프(213), 절연층(214), 서브접속패드(215) 및 솔더레지스트(216)를 포함한다.
제1반도체 칩(211)은 일면(211A) 및 일면(211A)과 대향하는 타면(211B)을 갖는다. 제1반도체 칩(211)의 일면(211A)에는 제1본딩패드(211C)가 형성되고, 타면(211B)은 접착부재(217)를 매개로 지지층(212)에 부착된다. 제1반도체 칩(211)은 내부에 회로부(미도시)를 포함하며, 제1본딩패드(211C)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
범프(213)는 제1본딩패드(211C) 상에 형성된다. 절연층(214)은 제1반도체 칩(211)을 포함한 지지층(212)의 상부를 덮고 범프(213)의 상단부를 노출하도록 형성된다. 서브접속패드(215)는 절연층(214) 상에 범프(213)와 연결되도록 형성되고, 솔더레지스트(216)는 절연층(214)상에 서브접속패드(215)가 노출되도록 형성된다.
본 실시예에서, 서브 반도체 칩 모듈(200)은 서브기판(210) 상에는 적층되는 3개의 제2반도체 칩(220)들을 포함한다. 3개의 제2반도체 칩(220)들은 서브기판(110) 상에 접착부재(240)를 매개로 적층된다. 3개의 제2반도체 칩(220)들은 각각 서브기판(210)과 대향하는 제1면에 제2본딩패드(220A)를 갖는다. 제2반도체 칩(220)은 내부에 회로부(미도시)를 포함하며, 제2본딩패드(220A)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
제2반도체 칩(220)들은 제2본딩패드(220A)들이 노출되도록 상호 어긋나게 적층된다. 본 실시예에서, 제2반도체 칩(220)들은 제2본딩패드(220A)들이 노출되도록 계단 형태로 적층된다.
제2연결부재(230)는 제2본딩패드(220A)들 및 서브접속패드(215)를 상호 연결한다. 제2연결부재(230)는 본딩 와이어를 포함할 수 있다.
도 1을 다시 참조하면, 반도체 칩 모듈(110)은 전술한 구조를 갖는 적어도 2개의 서브 반도체 칩 모듈(200)이 접착부재(160)을 매개로 상호 부착된 구조를 갖는다. 본 실시예에서, 반도체 칩 모듈(110)은 4개의 서브 반도체 칩 모듈(200)들로 구성된다. 4개의 서브 반도체 칩 모듈(200)들은 서브접속패드(215)가 노출되도록 상호 어긋나게 적층된다.
반도체 칩 모듈(110)은 접착부재(160)를 매개로 메인기판(120)에 부착되어, 메인기판(120)에 의해 지지된다.
메인기판(120)은 반도체 칩 모듈(110)과 대응하는 상면(120A), 반도체 칩 모듈(110)과 대향하는 하면(120B)을 갖는다. 반도체 칩 모듈(110) 양측 메인기판(120) 상면(120A)에는 메인접속패드(121)가 형성되고, 하면(120B)에는 볼랜드(122)가 형성된다. 볼랜드(122)에는 솔더볼과 같은 외부접속 단자(150)가 부착된다.
제1연결부재(130)는 서브 반도체 칩 모듈(200)들의 서브접속패드(215)들과 메인기판(120)의 메인접속패드(121)를 연결한다. 제1연결부재(130)는 본딩 와이어를 포함할 수 있다.
몰드부(140)는 반도체 칩 모듈(110)을 포함한 메인기판(120)의 상면(120A)을 밀봉한다.
-제 2 실시예-
도 3은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제 2 실시예에 의한 적층 반도체 패키지는 앞서 도 1 내지 도 2를 통해 설명된 제 1 실시예에 의한 적층 반도체 패키지에 컨트롤러 칩(170) 및 제3연결부재(180)가 추가된 구성을 갖는다. 따라서, 본 발명의 제 2 실시예에 의한 적층 반도체 패키지는 컨트롤러 칩(170) 및 제3연결부재(180)를 제외하면 제 1 실시예에 의한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 3을 참조하면, 적층 반도체 패키지(100)는 반도체 칩 모듈(110), 메인기판(120), 제1연결부재(130), 컨트롤러 칩(170) 및 제3연결부재(180)를 포함한다. 그 외에, 봉지부(140) 및 외부접속단자(150)를 더 포함할 수 있다.
반도체 칩 모듈(110)은 적어도 2개의 서브 반도체 칩 모듈(200)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(110)은 도 1 내지 도 2를 통해 설명된 제 1 실시예에 의한 반도체 칩 모듈과 실질적으로 동일한 구성을 갖는다.
컨트롤러 칩(170)은 반도체 칩 모듈(110) 상에 접착부재(190)를 매개로 부착된다. 컨트롤러 칩(170)은 반도체 칩 모듈(110)과 대향하는 일면(170A), 반도체 칩 모듈(110)과 대응하는 타면(170B)을 갖는다. 컨트롤러 칩(170)의 타면(170B)은 접착부재(190)를 매개로 반도체 칩 모듈(110) 상에 부착되고, 컨트롤러 칩(170)의 일면(170A)에는 제3본딩패드(171)가 형성된다.
컨트롤러 칩(170)은 내부에 회로부(미도시)를 포함하며, 제3본딩패드(171)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
제3본딩패드(171)는 제3연결부재(180)를 매개로 반도체 칩 모듈(110)에 포함된 서브 반도체 칩 모듈(200)들 중 어느 하나의 서브 반도체 칩 모듈(200)의 서브접속패드(215)와 연결된다. 제3연결부재(180)는 본딩 와이어를 포함한다.
-제 3 실시예-
도 4는 본 발명의 제 3 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이고, 도 5a는 도 4에서 컨트롤러 칩을 내장하지 않는 서브기판을 갖는 서브 반도체 칩 모듈의 구성을 나타낸 도면이고, 도 5b는 도4에서 컨트롤러 칩을 내장하는 서브기판을 갖는 서브 반도체 칩 모듈의 구성을 나타낸 도면이다.
본 발명의 제 3 실시예에 의한 적층 반도체 패키지는 컨트롤러 칩을 내장하는 서브기판을 갖는 서브 반도체 칩 모듈을 제외하고, 앞서 도 1 내지도 2를 통해 설명된 제 1 실시예에 의한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
도 4를 참조하면, 적층 반도체 패키지(100)는 반도체 칩 모듈(110), 메인기판(120), 제1연결부재(130)를 포함한다. 그 외에, 봉지부(140) 및 외부접속단자(150)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 칩 모듈(110)은 컨트롤러 칩을 내장하지 않는 서브기판(210)을 갖는 적어도 하나의 서브 반도체 칩 모듈(200) 및 컨트롤러 칩을 내장하는 서브기판(210A)을 갖는 적어도 하나의 서브 반도체 칩 모듈(200A)을 포함한다.
도 5a를 참조하면, 컨트롤러 칩을 내장하지 않는 서브기판(210)을 갖는 서브 반도체 칩 모듈(200)은 도 2에 도시된 서브 반도체 칩 모듈과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 5b를 참조하면, 컨트롤러 칩(180)을 내장하는 서브기판(210A)을 갖는 서브 반도체 칩 모듈(200A)은 서브기판(210A)의 구성만 제외하면 도 2에 도시된 서브 반도체 칩 모듈(200)과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
구체적으로, 컨트롤러 칩(218)을 내장하는 서브 반도체 칩 모듈(200A)의 서브기판(210A)은 제1반도체 칩(211), 지지층(212), 제1, 제2범프(213A, 213B), 절연층(214), 제1, 제2서브접속패드(215A, 215B), 솔더레지스트(216), 컨트롤러 칩(218)을 포함한다.
제1반도체 칩(211)은 일면(211A), 일면(211A)과 대향하는 타면(211B)을 갖는다. 제1반도체 칩(211)의 일면(211A)에는 제1본딩패드(211C)가 형성되고, 타면(211B)은 접착부재(217)를 매개로 지지층(212)에 부착된다. 제1반도체 칩(211)은 회로부(미도시)를 포함하며, 제1본딩패드(211C)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
컨트롤러 칩(218)은 지지층(212)에 제1반도체 칩(211)과 이격되도록 부착된다. 컨트롤러 칩(218)은 지지층(212)과 대향하는 제1면(218A), 지지층(212)에 부착되는 제2면(218B)을 갖는다. 컨트롤러 칩(218)의 제1면(218A)에는 제3본딩패드(218C)가 형성된다.
제1범프(213A)는 제1본딩패드(211A) 상에 형성되고, 제2범프(213B)는 제3본딩패드(218C)상에 형성된다. 절연층(214)은 제1반도체 칩(211) 및 컨트롤러 칩(218)을 포함한 지지층(212)을 덮고 제1, 제2범프(213A, 213B)의 상단부를 노출하도록 형성된다. 제1서브접속패드(215A)는 절연층(214)상에 제1범프(213A)와 연결되도록 형성되고, 제2서브접속패드(215B)는 절연층(214) 상에 제2범프(213B)와 연결되도록 형성된다. 솔더레지스트(216)는 절연층(214)상에 제1, 제2서브접속패드(215A, 215B)가 노출되도록 형성된다.
-제 4 실시예-
도 6은 본 발명의 제 4 실시예에 의한 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제 4 실시예에 의한 적층 반도체 패키지는, 반도체 칩 모듈(110), 메인기판(120), 제1연결부재(130)를 포함한다. 그 외에, 봉지부(140) 및 외부접속단자(150)를 더 포함할 수 있다.
반도체 칩 모듈(110)은 적어도 2개의 제4반도체 칩(300)들과, 제4반도체 칩(300)들 상에 적층되는 적어도 하나의 서브 반도체 칩 모듈(200)들을 포함한다. 본 실시예에서, 반도체 칩 모듈(100)은 메인기판(120) 상에 적층되는 4개의 제4반도체 칩(300)들과 3개의 서브 반도체 칩 모듈(200)들을 포함한다.
제4반도체 칩(300)들은 접착부재(400)를 매개로 메인기판(110) 상에 적층된다. 제4반도체 칩(300)은 메인기판(120)과 대향하는 제1면에 제4본딩패드(310)를 갖는다. 제4반도체 칩(300)은 내부에 회로부(미도시)를 포함하며, 제4본딩패드(310)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
제4반도체 칩(300)들은 제4본딩패드(310)들이 노출되도록 서로 어긋나게 적층된다. 본 실시예에서, 제4반도체 칩(300)들은 제4본딩패드(310)들이 노출되도록 계단 형태로 적층된다.
제4연결부재(500)는 제4본딩패드(310)와 메인접속패드(121)를 상호 연결한다. 제4연결부재(500)는 본딩 와이어를 포함할 수 있다.
서브 반도체 칩 모듈(200)들은 제4반도체 칩(300)들 상에 접착부재(160)를 매개로 적층된다.
서브 반도체 칩 모듈(200)은 앞서 도 1 내지도 2를 통해 설명된 제 1 실시예에 의한 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 도면부호를 부여하기로 한다.
이상에서 상세하게 설명한 바에 의하면, 적층 반도체 패키지가 칩 단위가 아니라 다수의 반도체 칩들이 적층된 구조의 서브 반도체 칩 모듈을 단위로 구성되므로, 적층 반도체 패키지 제작에 소요되는 시간을 단축시킬 수 있는 효과가 있다. 또한, 테스트를 통해 양호한 서브 반도체 패키지 모듈만을 사용하여 적층 반도체 패키지를 구성할 수 있으므로, 반도체 칩 불량 또는 반도체 칩 적층시 발생되는 불량에 의한 적층 반도체 패키지의 불량을 줄일 수 있는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 적층 반도체 패키지
110 : 반도체 칩 모듈
120 : 메인기판
200 : 서브 반도체 칩 모듈

Claims (18)

  1. 서브기판 및 상기 서브기판 상에 적층된 적어도 2개의 제2 반도체 칩들을 포함하는 서브 반도체 칩 모듈을 적어도 2개 이상 포함하는 반도체 칩 모듈;및
    상기 반도체 칩 모듈을 지지하는 메인기판;을 포함하며,
    상기 서브 기판은,
    지지층;
    제1 본딩패드를 갖는 제1 면, 상기 제1 면과 대향하고 상기 지지층의 상부면에 부착되는 제2 면을 갖는 제1반도체 칩;
    상기 제1본딩패드 상에 형성된 범프;
    상기 제1반도체 칩을 포함한 상기 지지층의 상부면을 덮고 상기 범프의 상단부를 노출하도록 형성된 절연층;
    상기 절연층 상에 형성되고 상기 범프와 연결되는 제1서브접속패드들을 포함하며,
    상기 각각의 제2반도체 칩들은 상기 제1서브접속패드와 연결된 제2 본딩 패드를 포함하고, 상기 메인 기판은 제1서브접속패드와 연결된 메인접속패드를 구비하며,
    상기 서브 반도체 칩 모듈들은 상부의 상기 서브 반도체 칩 모듈의 상기 서브 기판이 하부의 상기 서브 반도체 칩 모듈의 최상부 제2반도체 칩 상에 부착되도록 스택되는 적층 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 절연층 상에 상기 제1서브접속패드를 노출하도록 형성되는 솔더레지스트;를 더 포함하는 적층 반도체 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제2반도체 칩들은, 상기 각각의 제2본딩패드가 노출되도록 어긋나게 스택되는 적층 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제1서브접속패드와 상기 각각의 제2본딩패드는 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제1서브접속패드와 상기 메인접속패드는 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 반도체 칩 모듈 상에 부착되며 상기 반도체 칩 모듈을 구성하는 상기 서브 반도체 칩 모듈들 중 어느 하나의 서브 반도체 칩 모듈의 상기 제1서브접속패드와 연결되는 제3본딩패드를 갖는 컨트롤러 칩을 더 포함하는 적층 반도체 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 제3본딩패드와 상기 제1서브접속패드는 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 서브 반도체 칩 모듈들 중 적어도 하나의 서브 반도체 칩 모듈에 포함되는 상기 서브기판은,
    상기 절연층 상에 형성되며 상기 메인접속패드와 연결되는 제2서브접속패드;및
    상기 지지층 상에 형성되고 상기 절연층에 의해 덮혀지며, 상기 제2서브접속패드와 연결되는 제3본딩패드를 갖는 컨트롤러 칩;
    을 더 포함하는 적층 반도체 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 제3 본딩패드 상에 형성되며 상기 제3본딩패드와 상기 제2서브접속패드를 연결하는 제2범프;및
    상기 절연층 상에 상기 제1, 제2서브접속패드를 노출하도록 형성되는 솔더레지스트;
    를 더 포함하는 적층 반도체 패키지.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 메인접속패드와 제2서브접속패드는, 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 제2서브접속패드와 제3본딩패드는, 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  12. 메인접속패드가 형성된 상면 및 상기 상면과 대향하는 하면을 갖는 메인기판;
    상기 상면에 적층되며 상기 메인접속패드와 연결되는 제1본딩패드를 갖는 적어도 2개의 제1반도체 칩들;및
    상기 제1반도체 칩들 상에 적층되는 적어도 하나의 서브 반도체 칩 모듈들을 포함하며,
    상기 서브 반도체 칩 모듈은,
    상기 메인접속패드와 연결된 서브접속패드가 형성된 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 서브접속패드와 연결되는 제2본딩패드를 갖는 제2반도체 칩을 내장하는 서브기판과, 상기 제1면 상에 적층되며 상기 서브접속패드와 연결되는 제3본딩패드를 갖는 적어도 2개의 제3반도체 칩들을 포함하는 적층 반도체 패키지.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 서브기판은,
    상기 제2본딩패드가 위치하는 상기 제2반도체 칩의 일면과 대향하는 타면에 부착되는 지지층;
    상기 제2본딩패드 상에 형성되며 상기 제2본딩패드와 상기 서브접속패드를 연결하는 범프;
    상기 제2반도체 칩 포함한 상기 지지층의 상부를 덮고 상기 범프의 상단부를 노출하며 상기 서브접속패드를 지지하는 절연층;및
    상기 절연층 상에 상기 서브접속패드를 노출하도록 형성된 솔더레지스트;
    를 포함하는 적층 반도체 패키지.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 제1반도체 칩들은, 상기 제1본딩패드가 노출되도록 어긋나게 스택되는 적층 반도체 패키지.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 메인접속패드와 상기 제1본딩패드는 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 서브접속패드들과 상기 메인접속패드는, 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 제3반도체 칩들은, 상기 각각의 제3본딩패드가 노출되도록 어긋나게 스택되는 적층 반도체 패키지.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 서브접속패드와 상기 각각의 제3본딩패드는, 본딩 와이어를 매개로 연결되는 적층 반도체 패키지.
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