KR20140109134A - 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치 - Google Patents

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KR20140109134A
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곽민근
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/8388—Hardening the adhesive by cooling, e.g. for thermoplastics or hot-melt adhesives
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
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    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85466—Titanium (Ti) as principal constituent
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    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85469—Platinum (Pt) as principal constituent
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    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85476—Ruthenium (Ru) as principal constituent
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    • H01L2224/85481—Tantalum (Ta) as principal constituent
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Abstract

다수의 내부 배선들, 다수의 제1 핑거 전극들 및 다수의 제2 핑거 전극들을 갖고 제1 내지 제4 사분 면이 정의된 기판이 배치된다. 상기 기판의 하부에 상기 내부 배선들을 경유하여 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들에 접속된 외부 단자들이 형성된다. 상기 기판 상에 다수의 제1 반도체 칩들을 갖는 제1 타워가 형성된다. 상기 제1 반도체 칩들 및 상기 제1 핑거 전극들 사이에 제1 도전성 와이어들이 형성된다. 상기 기판 상에 상기 제1 타워와 떨어지고 다수의 제2 반도체 칩들을 갖는 제2 타워가 형성된다. 상기 제2 반도체 칩들 및 상기 제2 핑거 전극들 사이에 제2 도전성 와이어들이 형성된다. 상기 외부 단자들은 상기 제1 핑거 전극들에 접속되며 채널1을 구성하는 제1 그룹 및 상기 제1 그룹과 떨어지고 상기 제2 핑거 전극들에 접속되며 채널2를 구성하는 제2 그룹을 갖는다. 상기 제1 핑거 전극들은 상기 기판의 상기 제3 사분 면에 형성되고, 상기 제2 핑거 전극들은 상기 기판의 상기 제1 사분 면에 형성된다.

Description

멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치{Semiconductor package having multi-channel and related electronic system}
본 발명은 멀티-채널 및 멀티-타워를 갖는 반도체 패키지 및 관련된 전자 장치에 관한 것이다.
전자시스템의 경박단소화 필요에 따라 다수의 반도체 칩들을 하나의 패키지 내에 탑재하는 기술이 널리 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 다수의 반도체 칩들을 하나의 패키지 내에 탑재하면서 입출력 특성을 개선할 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 다수의 반도체 칩들을 하나의 패키지 내에 탑재하면서 입출력 특성을 개선할 수 있는 반도체 패키지를 포함하는 전자 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 이 패키지는 다수의 내부 배선들, 다수의 제1 핑거 전극들 및 다수의 제2 핑거 전극들을 갖고 제1 내지 제4 사분 면이 정의된 기판을 포함한다. 상기 기판의 하부에 상기 내부 배선들을 경유하여 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들에 접속된 외부 단자들이 형성된다. 상기 기판 상에 다수의 제1 반도체 칩들을 갖는 제1 타워가 형성된다. 상기 제1 반도체 칩들 및 상기 제1 핑거 전극들 사이에 제1 도전성 와이어들이 형성된다. 상기 기판 상에 상기 제1 타워와 떨어지고 다수의 제2 반도체 칩들을 갖는 제2 타워가 형성된다. 상기 제2 반도체 칩들 및 상기 제2 핑거 전극들 사이에 제2 도전성 와이어들이 형성된다. 상기 외부 단자들은 상기 제1 핑거 전극들에 접속되며 채널1을 구성하는 제1 그룹 및 상기 제1 그룹과 떨어지고 상기 제2 핑거 전극들에 접속되며 채널2를 구성하는 제2 그룹을 포함한다. 상기 제1 핑거 전극들은 상기 기판의 상기 제3 사분 면에 형성되고, 상기 제2 핑거 전극들은 상기 기판의 상기 제1 사분 면에 형성된다.
상기 외부 단자들의 상기 제1 그룹이 상기 제4 사분 면 상에 형성된 경우, 상기 외부 단자들의 상기 제2 그룹은 상기 제2 사분 면 상에 형성될 수 있다. 상기 외부 단자들의 상기 제1 그룹이 상기 제3 사분 면 상에 형성된 경우, 상기 외부 단자들의 상기 제2 그룹은 상기 제1 사분 면 상에 형성될 수 있다.
상기 제1 핑거 전극들 및 상기 제2 핑거 전극들은 상기 기판의 가장자리들에 가깝게 형성될 수 있다.
상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 동일한 수평 폭을 보일 수 있다.
상기 제1 타워 및 상기 제2 타워의 상단들은 동일한 수직 레벨에 배치될 수 있다.
상기 제1 타워 상에 상기 기판에 접속된 제3 반도체 칩이 탑재될 수 있다. 상기 제3 반도체 칩의 수평 폭은 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들과 다를 수 있다.
상기 제2 타워 상에 상기 제3 반도체 칩에 접속된 제4 반도체 칩이 탑재될 수 있다. 상기 제4 반도체 칩의 수평 폭은 상기 제1 반도체 칩들, 상기 제2 반도체 칩들, 및 상기 제3 반도체 칩과 다를 수 있다.
상기 기판 및 상기 제1 타워 사이에 상기 기판에 접속된 상기 제3 반도체 칩이 탑재될 수 있다.
상기 기판 및 상기 제2 타워 사이에 상기 기판에 접속된 상기 제4 반도체 칩이 탑재될 수 있다.
상기 기판 및 상기 제1 타워 사이에 제1 스페이서가 탑재될 수 있다. 상기 제3 반도체 칩 및 상기 제1 스페이서의 상단들은 동일한 수직 레벨에 배치될 수 있다. 상기 기판 및 상기 제2 타워 사이에 제2 스페이서가 탑재될 수 있다. 상기 제3 반도체 칩, 상기 제1 스페이서 및 상기 제2 스페이서의 상단들은 동일한 수직 레벨에 배치될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 전자 장치를 제공한다. 상기 전자 장치는 제어기(controller) 및 상기 제어기에 접속된 다수의 비-휘발성 메모리 패키지들을 포함한다. 상기 비-휘발성 메모리 패키지들의 각각은 다수의 내부 배선들, 다수의 제1 핑거 전극들 및 다수의 제2 핑거 전극들을 갖고 제1 내지 제4 사분 면이 정의된 기판을 포함한다. 상기 기판의 하부에 상기 내부 배선들을 경유하여 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들에 접속된 외부 단자들이 형성된다. 상기 기판 상에 다수의 제1 반도체 칩들을 갖는 제1 타워가 형성된다. 상기 제1 반도체 칩들 및 상기 제1 핑거 전극들 사이에 제1 도전성 와이어들이 형성된다. 상기 기판 상에 상기 제1 타워와 떨어지고 다수의 제2 반도체 칩들을 갖는 제2 타워가 형성된다. 상기 제2 반도체 칩들 및 상기 제2 핑거 전극들 사이에 제2 도전성 와이어들이 형성된다. 상기 외부 단자들은 상기 제1 핑거 전극들에 접속되며 채널1을 구성하는 제1 그룹 및 상기 제1 그룹과 떨어지고 상기 제2 핑거 전극들에 접속되며 채널2를 구성하는 제2 그룹을 포함한다. 상기 제1 핑거 전극들은 상기 기판의 상기 제3 사분 면에 형성되고, 상기 제2 핑거 전극들은 상기 기판의 상기 제1 사분 면에 형성된다.
상기 제1 핑거 전극들 및 상기 제2 핑거 전극들은 상기 기판의 가장자리들에 가깝게 형성될 수 있다. 상기 제1 타워 및 상기 제2 타워의 상단들은 동일한 수직 레벨에 배치될 수 있다.
상기 제어기에 접속된 인터페이스가 제공될 수 있다. 상기 제어기에 접속된 버퍼 메모리가 제공될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 제1 핑거 전극들 및 상기 제1 핑거 전극들과 대각선 방향으로 떨어진 제2 핑거 전극들을 갖는 기판이 제공된다. 상기 기판 상에 제1 타워 및 제2 타워가 형성된다. 상기 제1 타워에 포함된 제1 반도체 칩들은 상기 제1 핑거 전극들을 경유하여 상기 기판의 하부에 형성된 제1 그룹의 외부 단자들에 접속된다. 상기 제2 타워에 포함된 제2 반도체 칩들은 상기 제2 핑거 전극들을 경유하여 상기 기판의 하부에 형성된 제2 그룹의 외부 단자들에 접속된다. 상기 제1 그룹의 외부 단자들은 채널1을 구성할 수 있으며, 상기 제2 그룹의 외부 단자들은 채널2를 구성할 수 있다. 상기 제1 그룹의 외부 단자들이 제4 사분 면 상에 형성된 경우, 상기 제2 그룹의 외부 단자들은 제4 사분 면 상에 형성될 수 있다. 상기 제1 그룹의 외부 단자들이 제3 사분 면 상에 형성된 경우, 상기 제2 그룹의 외부 단자들은 제1 사분 면 상에 형성될 수 있다.
상기 제1 타워 및 상기 제2 타워의 구성은 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들과 상기 기판 사이의 신호 전달 경로를 단축할 수 있다. 상기 제1 및 제2 그룹의 외부 단자들 배치는 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들과 상기 외부 단자들 사이의 신호 전달 경로를 균등하게 하고 단순하게 하며 단축하는 효과를 보일 수 있다.
다수의 반도체 칩들을 하나의 패키지 내에 탑재하면서 입출력 특성을 개선할 수 있는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 2 및 도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃도들이다.
도 4 내지 도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 12 내지 도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 사시도들 및 단면도들이다.
도 20 내지 도 25는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 사시도이고, 도 2 및 도 3은 레이아웃도들이다. 도 4 내지 도 11은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(11) 상에 제1 타워(T1) 및 제2 타워(T2)가 형성될 수 있다. 상기 제1 타워(T1)는 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)을 포함할 수 있으며, 상기 제2 타워(T2)는 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)을 포함할 수 있다. 상기 제2 타워(T2)는 상기 제1 타워(T1)에 인접하게 배치될 수 있다. 상기 기판(11)의 하부 표면에 다수의 외부 단자들(5)이 형성될 수 있다. 상기 기판(11)의 상부 표면에 다수의 제1 핑거 전극들(17) 및 다수의 제2 핑거 전극들(18)이 형성될 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)은 제1 도전성 와이어들(21)에 의하여 상기 제1 핑거 전극들(17)에 접속될 수 있다. 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)은 제2 도전성 와이어들(22)에 의하여 상기 제2 핑거 전극들(18)에 접속될 수 있다. 상기 제1 타워(T1) 및 상기 제2 타워(T2)의 상단들은 동일한 수직 레벨에 배치될 수 있다. 상기 제8 반도체 칩(38) 및 상기 제16 반도체 칩(48)의 상단들은 동일한 수직 레벨에 배치될 수 있다.
상기 기판(11)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 이들의 조합을 포함할 수 있다. 상기 기판(11)은 패키지 기판으로 지칭될 수 있다. 상기 외부 단자들(5)은 상기 기판(11)의 하부에 노출될 수 있다. 상기 외부 단자들(5)의 각각은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다.
상기 제1 핑거 전극들(17) 및 상기 제2 핑거 전극들(18)은 상기 기판(11)의 상부 표면에 형성될 수 있다. 상기 제1 핑거 전극들(17) 및 상기 제2 핑거 전극들(18)은 상기 기판(11)의 가장자리를 따라 배치될 수 있다. 상기 제1 핑거 전극들(17)은 상기 제2 핑거 전극들(18)과 떨어지도록 배치될 수 있다. 상기 제1 핑거 전극들(17) 및 상기 제2 핑거 전극들(18)의 각각은 Cu, Ti, TiN, Ta, TaN, W, WN, Ni, Au, Ag, Pt, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전성 와이어들(21) 및 상기 제2 도전성 와이어들(22)의 각각은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 도전성 와이어들(21) 및 상기 제2 도전성 와이어들(22)의 각각은 골드 와이어(gold wire), 또는 알루미늄 와이어(aluminum wire)일 수 있다.
상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)은 휘발성 메모리(volatile memory) 또는 비-휘발성 메모리(non-volatile memory)와 같은 메모리 칩(memory chip)일 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)은 동일한 수평 폭을 보일 수 있다. 예를 들면, 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)의 각각은 플래시 메모리(flash memory)를 포함할 수 있다. 상기 제1 타워(T1)에 포함된 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)의 수는 상기 제2 타워(T2)에 포함된 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)의 수와 같을 수 있다. 다른 실시 예에서, 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38) 및 상기 제9 내지 제 16 반도체 칩들(41, 42, 43, 44, 45, 46, 47, 48)의 각각은 mobile DRAM(dynamic random access memory)을 포함할 수 있다.
도 2를 참조하면, 상기 기판(11)은 제1 내지 제4 사분 면들(Q1, Q2, Q3, Q4)을 포함할 수 있다. 상기 외부 단자들(5)은 멀티-채널(multi-channel)을 구성할 수 있다. 상기 외부 단자들(5)은 채널1을 구성하는 제1 그룹(CH1) 및 채널2을 구성하는 제2 그룹(CH2)을 포함할 수 있다. 상기 외부 단자들(5)은 제1 외부 단자(5A) 및 제2 외부 단자(5B)를 포함할 수 있다. 상기 제1 외부 단자(5A)는 상기 제1 그룹(CH1)에 포함될 수 있으며, 상기 제2 외부 단자(5B)는 상기 제2 그룹(CH2)에 포함될 수 있다. 상기 제2 그룹(CH2)은 상기 제1 그룹(CH1)에서 멀리 떨어지도록 배치하는 것이 동작 특성 측면에서 유리할 수 있다. 예를 들면, 상기 제1 그룹(CH1)은 상기 제4 사분 면(Q4) 상에 배치될 수 있으며, 상기 제2 그룹(CH2)은 상기 제2 사분 면(Q2) 상에 배치될 수 있다.
상기 제1 타워(T1)는 상기 제2 및 제3 사분 면들(Q2, Q3) 상에 배치될 수 있다. 상기 제2 타워(T2)는 상기 제1 및 제4 사분 면들(Q1, Q4) 상에 배치될 수 있다. 상기 제1 핑거 전극들(17)은 상기 제3 사분 면(Q3) 상에 형성될 수 있다. 상기 제2 핑거 전극들(18)은 상기 제1 사분 면(Q1) 상에 형성될 수 있다. 상기 제1 핑거 전극들(17) 중 선택된 적어도 하나는 제1 기판 배선(14A)을 경유하여 상기 제1 그룹(CH1)의 상기 제1 외부 단자(5A)에 접속될 수 있으며, 상기 제2 핑거 전극들(18) 중 선택된 적어도 하나는 제2 기판 배선(14B)을 경유하여 상기 제2 그룹(CH2)의 상기 제2 외부 단자(5B)에 접속될 수 있다.
상기 제1 사분 면(Q1)은 상기 제2 사분 면(Q2) 및 상기 제4 사분 면(Q4)과 접하고 상기 제3 사분 면(Q3)과 떨어질 수 있다. 상기 제2 사분 면(Q2)은 상기 제1 사분 면(Q1) 및 상기 제3 사분 면(Q3)과 접하고 상기 제4 사분 면(Q4)과 떨어질 수 있다. 상기 제3 사분 면(Q3)은 상기 제2 사분 면(Q2) 및 상기 제4 사분 면(Q4)과 접하고 상기 제1 사분 면(Q1)과 떨어질 수 있다. 상기 제4 사분 면(Q4)은 상기 제1 사분 면(Q1) 및 상기 제3 사분 면(Q3)과 접하고 상기 제2 사분 면(Q2)과 떨어질 수 있다.
다른 실시 예에서, 상기 외부 단자들(5)은 제1 내지 제4 채널들을 구성할 수 있다. 상기 제1 그룹(CH1)은 제1 및 제3 채널들에 해당될 수 있으며, 상기 제2 그룹(CH2)은 제2 및 제4 채널들에 해당될 수 있다.
도 3을 참조하면, 상기 외부 단자들(5)은 채널1을 구성하는 제1 그룹(CH1) 및 채널2을 구성하는 제2 그룹(CH2)을 포함할 수 있다. 상기 제1 그룹(CH1)은 상기 제3 사분 면(Q3) 상에 배치될 수 있으며, 상기 제2 그룹(CH2)은 상기 제1 사분 면(Q1) 상에 배치될 수 있다. 상기 제1 핑거 전극들(17)은 상기 제3 사분 면(Q3) 상에 형성될 수 있다. 상기 제2 핑거 전극들(18)은 상기 제1 사분 면(Q1) 상에 형성될 수 있다. 상기 제1 핑거 전극들(17) 중 선택된 적어도 하나는 제1 기판 배선(14A)을 경유하여 상기 제1 그룹(CH1)의 상기 제1 외부 단자(5A)에 접속될 수 있으며, 상기 제2 핑거 전극들(18) 중 선택된 적어도 하나는 제2 기판 배선(14B)을 경유하여 상기 제2 그룹(CH2)의 상기 제2 외부 단자(5B)에 접속될 수 있다.
도 4를 참조하면, 상기 기판(11)은 다수의 기판 배선들(14), 다수의 외부 전극들(13), 및 상기 제1 및 제2 핑거 전극들(17, 18)을 포함할 수 있다. 상기 제1 및 제2 핑거 전극들(17, 18)의 각각은 상기 기판 배선들(14)을 경유하여 상기 외부 전극들(13)에 접속될 수 있다. 상기 외부 단자들(5)은 상기 외부 전극들(13) 상에 형성될 수 있다. 상기 기판 배선들(14) 및 상기 외부 전극들(13)은 Cu, Ti, TiN, Ta, TaN, W, WN, Ni, Au, Ag, Pt, Ru, 또는 이들의 조합을 포함할 수 있다.
상기 기판(11) 상에 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)이 차례로 적층될 수 있다. 상기 제1 반도체 칩(31)은 제1 접착 막(23)을 이용하여 상기 기판(11) 상에 부착될 수 있다. 상기 제1 반도체 칩(31) 상에 상기 제1 접착 막(23)을 이용하여 상기 제2 반도체 칩(32)이 탑재될 수 있다. 상기 제2 반도체 칩(32)은 상기 제1 반도체 칩(31)과 오프셋(offset) 정렬될 수 있다. 상기 제2 반도체 칩(32) 및 상기 제1 반도체 칩(31)은 제1 와이어(21A)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 와이어(21A)는 상기 제1 반도체 칩(31) 및 상기 제2 반도체 칩(32)에 단계적으로(step by step) 접속될 수 있다.
상기 제2 반도체 칩(32) 상에 제2 접착 막(24)을 이용하여 상기 제3 반도체 칩(33)이 부착될 수 있다. 상기 제3 반도체 칩(33)은 상기 제2 반도체 칩(32)과 오프셋(offset) 정렬되고, 상기 제3 반도체 칩(33)은 상기 제1 반도체 칩(31) 상에 수직 정렬될 수 있다. 상기 제1 와이어(21A)의 일부분은 상기 제2 접착 막(24)을 관통할 수 있다. 상기 제3 반도체 칩(33) 상에 상기 제1 접착 막(23)을 이용하여 상기 제4 반도체 칩(34)이 부착될 수 있다. 상기 제4 반도체 칩(34)은 상기 제3 반도체 칩(33)과 오프셋(offset) 정렬되고, 상기 제4 반도체 칩(34)은 상기 제2 반도체 칩(32) 상에 수직 정렬될 수 있다. 상기 제4 반도체 칩(34) 및 상기 제3 반도체 칩(33)은 제2 와이어(21B)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제2 와이어(21B)는 상기 제3 반도체 칩(33) 및 상기 제4 반도체 칩(34)에 단계적으로(step by step) 접속될 수 있다.
상기 제4 반도체 칩(34) 상에 상기 제2 접착 막(24)을 이용하여 상기 제5 반도체 칩(35)이 부착될 수 있다. 상기 제5 반도체 칩(35)은 상기 제4 반도체 칩(34)과 오프셋(offset) 정렬되고, 상기 제5 반도체 칩(35)은 상기 제3 반도체 칩(33) 상에 수직 정렬될 수 있다. 상기 제2 와이어(21B)의 일부분은 상기 제2 접착 막(24)을 관통할 수 있다. 상기 제5 반도체 칩(35) 상에 상기 제1 접착 막(23)을 이용하여 상기 제6 반도체 칩(36)이 부착될 수 있다. 상기 제6 반도체 칩(36)은 상기 제5 반도체 칩(35)과 오프셋(offset) 정렬되고, 상기 제6 반도체 칩(36)은 상기 제4 반도체 칩(34) 상에 수직 정렬될 수 있다. 상기 제6 반도체 칩(36) 및 상기 제5 반도체 칩(35)은 제3 와이어(21C)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제3 와이어(21C)는 상기 제5 반도체 칩(35) 및 상기 제6 반도체 칩(36)에 단계적으로(step by step) 접속될 수 있다.
상기 제6 반도체 칩(36) 상에 상기 제2 접착 막(24)을 이용하여 상기 제7 반도체 칩(37)이 부착될 수 있다. 상기 제7 반도체 칩(37)은 상기 제6 반도체 칩(36)과 오프셋(offset) 정렬되고, 상기 제7 반도체 칩(37)은 상기 제5 반도체 칩(35) 상에 수직 정렬될 수 있다. 상기 제3 와이어(21C)의 일부분은 상기 제2 접착 막(24)을 관통할 수 있다. 상기 제7 반도체 칩(37) 상에 상기 제1 접착 막(23)을 이용하여 상기 제8 반도체 칩(38)이 부착될 수 있다. 상기 제8 반도체 칩(38)은 상기 제7 반도체 칩(37)과 오프셋(offset) 정렬되고, 상기 제8 반도체 칩(38)은 상기 제6 반도체 칩(36) 상에 수직 정렬될 수 있다. 상기 제8 반도체 칩(38) 및 상기 제7 반도체 칩(37)은 제4 와이어(21D)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제4 와이어(21D)는 상기 제7 반도체 칩(37) 및 상기 제8 반도체 칩(38)에 단계적으로(step by step) 접속될 수 있다.
상기 기판(11) 상에 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)을 덮는 봉지재(96)가 형성될 수 있다. 상기 봉지재(96)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)은 지그재그 적층으로 지칭될 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 실질적으로 동일한 수직 두께 및 수평 폭을 보일 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)은 상기 제1 타워(T1)를 구성할 수 있다. 상기 제1 내지 제8 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38)은 상기 제1 내지 제4 와이어들(21A, 21B, 21C, 21D), 상기 제1 핑거 전극(17), 상기 기판 배선들(14), 및 상기 외부 전극들(13)을 경유하여 상기 외부 단자들(5)에 접속될 수 있다.
상기 제2 접착 막(24)은 상기 제1 접착 막(23)보다 두꺼울 수 있다. 상기 제1 접착 막(23) 및 상기 제2 접착 막(24)은 테이프 형태의 물질 막, 액상 코팅 경화 물질 막, 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 막(23) 및 상기 제2 접착 막(24)은 써멀 세팅 구조체(thermal setting structure), 써멀 플라스틱(thermal plastic), 유브이 큐어 물질(UV cure material), 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 막(23) 및 상기 제2 접착 막(24)은 Epoxy 계열, Silicone 계열과 Phenol type, Acid Anhydride type, Amine type의 경화제 및 Acrylic Polymer, 또는 이들의 조합을 포함할 수 있다. 상기 제1 접착 막(23) 및 상기 제2 접착 막(24)은 DAF(die attach film) 또는 NCF(non-conductive film)로 지칭될 수 있다. 다른 실시 예에서, 상기 제1 접착 막(23) 및 상기 제2 접착 막(24)은 언더필(underfill) 물질을 포함할 수 있다.
다른 실시 예에서, 상기 외부 단자들(5)은 생략될 수 있다. 상기 외부 단자들(5)이 생략된 경우, 상기 외부 전극들(13)은 노출될 수 있다. 상기 외부 전극들(13)은 도전성 탭(conductive tab), 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다.
도 5를 참조하면, 상기 기판(11) 상에 상기 제1 접착 막(23)을 이용하여 제1 내지 제4 반도체 칩들(51, 52, 53, 54)이 차례로 적층될 수 있다. 상기 제2 내지 제4 반도체 칩들(52, 53, 54)은 상기 제1 반도체 칩(51) 상에 제1 방향으로 순차적으로 오프셋(offset) 정렬될 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)은 제1 와이어(21A)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 와이어(21A)는 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)에 단계적으로(step by step) 접속될 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)은 카스케이드(cascade) 적층으로 지칭될 수 있다.
상기 제4 반도체 칩(54) 상에 상기 제2 접착 막(24)을 이용하여 상기 제5 반도체 칩(55)이 부착될 수 있다. 상기 제5 반도체 칩(55)은 상기 제4 반도체 칩(54)과 제2 방향으로 오프셋(offset) 정렬될 수 있다. 상기 제5 반도체 칩(55)은 상기 제1 내지 제3 반도체 칩들(51, 52, 53) 중 하나와 수직 정렬될 수 있다. 예를 들면, 상기 제5 반도체 칩(55)은 상기 제1 반도체 칩(51)의 상부에 수직 정렬될 수 있다. 상기 제5 반도체 칩(55) 상에 상기 제1 접착 막(23)을 이용하여 제6 내지 제8 반도체 칩들(56, 57, 58)이 차례로 적층될 수 있다. 상기 제6 내지 제8 반도체 칩들(56, 57, 58)은 상기 제5 반도체 칩(55) 상에 상기 제1 방향으로 순차적으로 오프셋(offset) 정렬될 수 있다. 상기 제5 내지 제8 반도체 칩들(55, 56, 57, 58)은 제2 와이어(21B)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제2 와이어(21B)는 상기 제5 내지 제8 반도체 칩들(55, 56, 57, 58)에 단계적으로(step by step) 접속될 수 있다.
상기 제1 내지 제8 반도체 칩들(51, 52, 53, 54, 55, 56, 57, 58)의 각각은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제8 반도체 칩들(51, 52, 53, 54, 55, 56, 57, 58)의 각각은 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54) 및 상기 제6 내지 제8 반도체 칩들(56, 57, 58)의 각각은 실질적으로 동일한 수직 두께를 보일 수 있다. 상기 제5 반도체 칩(55)은 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54) 및 상기 제6 내지 제8 반도체 칩들(56, 57, 58)과 다른 수직 두께를 보일 수 있다. 상기 제5 반도체 칩(55)은 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54) 및 상기 제6 내지 제8 반도체 칩들(56, 57, 58)보다 두꺼울 수 있다. 상기 제1 내지 제8 반도체 칩들(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 타워(T1)를 구성할 수 있다. 몇몇 실시 예들에서, 제2 타워(T2) 또한 상기 제1 내지 제8 반도체 칩들(51, 52, 53, 54, 55, 56, 57, 58)과 유사한 구성을 보일 수 있다.
도 6을 참조하면, 상기 기판(11) 상에 상기 제1 접착 막(23)을 이용하여 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)이 차례로 적층될 수 있다. 상기 제2 내지 제8 반도체 칩들(62, 63, 64, 65, 66, 67, 68)은 상기 제1 반도체 칩(61) 상에 제1 방향으로 순차적으로 오프셋(offset) 정렬될 수 있다. 상기 제2 반도체 칩(62) 및 상기 제1 반도체 칩(61)은 제1 와이어(21A)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 와이어(21A)는 상기 제1 반도체 칩(61) 및 상기 제2 반도체 칩(62)에 단계적으로(step by step) 접속될 수 있다. 상기 제4 반도체 칩(64) 및 상기 제3 반도체 칩(63)은 제2 와이어(21B)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제2 와이어(21B)는 상기 제3 반도체 칩(63) 및 상기 제4 반도체 칩(64)에 단계적으로(step by step) 접속될 수 있다. 상기 제6 반도체 칩(66) 및 상기 제5 반도체 칩(65)은 제3 와이어(21C)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제3 와이어(21C)는 상기 제5 반도체 칩(65) 및 상기 제6 반도체 칩(66)에 단계적으로(step by step) 접속될 수 있다. 상기 제8 반도체 칩(68) 및 상기 제7 반도체 칩(67)은 제4 와이어(21D)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제4 와이어(21D)는 상기 제7 반도체 칩(67) 및 상기 제8 반도체 칩(68)에 단계적으로(step by step) 접속될 수 있다.
상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)은 카스케이드(cascade) 적층으로 지칭될 수 있다. 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)의 각각은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)의 각각은 실질적으로 동일한 수평 폭 및 수직 두께를 보일 수 있다. 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)은 제1 타워(T1)를 구성할 수 있다. 몇몇 실시 예들에서, 제2 타워(T2) 또한 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)과 유사한 구성을 보일 수 있다.
도 7을 참조하면, 상기 제2 내지 제8 반도체 칩들(62, 63, 64, 65, 66, 67, 68)은 상기 제1 반도체 칩(61) 상에 제1 방향으로 순차적으로 오프셋(offset) 정렬될 수 있다. 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)은 제1 도전성 와이어(21)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 도전성 와이어(21)는 상기 제1 내지 제8 반도체 칩들(61, 62, 63, 64, 65, 66, 67, 68)에 단계적으로(step by step) 접속될 수 있다.
도 8을 참조하면, 상기 기판(11) 상에 상기 제1 접착 막(23)을 이용하여 제1 내지 제4 반도체 칩들(51, 52, 53, 54)이 차례로 적층될 수 있다. 상기 제2 내지 제4 반도체 칩들(52, 53, 54)은 상기 제1 반도체 칩(51) 상에 제1 방향으로 순차적으로 오프셋(offset) 정렬될 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)은 제1 도전성 와이어(21)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 도전성 와이어(21)는 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)에 단계적으로(step by step) 접속될 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)은 카스케이드(cascade) 적층으로 지칭될 수 있다. 상기 기판(11) 상에 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)을 덮는 봉지재(96)가 형성될 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)의 각각은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)의 각각은 실질적으로 동일한 수직 두께 및 수평 폭을 보일 수 있다. 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)은 상기 제1 타워(T1)를 구성할 수 있다. 몇몇 실시 예들에서, 제2 타워(T2) 또한 상기 제1 내지 제4 반도체 칩들(51, 52, 53, 54)과 유사한 구성을 보일 수 있다.
도 9를 참조하면, 상기 기판(11) 상에 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)이 차례로 적층될 수 있다. 상기 제1 반도체 칩(31)은 제1 접착 막(23)을 이용하여 상기 기판(11) 상에 부착될 수 있다. 상기 제1 반도체 칩(31) 상에 상기 제1 접착 막(23)을 이용하여 상기 제2 반도체 칩(32)이 탑재될 수 있다. 상기 제2 반도체 칩(32)은 상기 제1 반도체 칩(31)과 오프셋(offset) 정렬될 수 있다. 상기 제2 반도체 칩(32) 및 상기 제1 반도체 칩(31)은 제1 와이어(21A)를 이용하여 제1 핑거 전극(17)에 접속될 수 있다. 상기 제1 와이어(21A)는 상기 제1 반도체 칩(31) 및 상기 제2 반도체 칩(32)에 단계적으로(step by step) 접속될 수 있다.
상기 제2 반도체 칩(32) 상에 제2 접착 막(24)을 이용하여 상기 제3 반도체 칩(33)이 부착될 수 있다. 상기 제3 반도체 칩(33)은 상기 제2 반도체 칩(32)과 오프셋(offset) 정렬되고, 상기 제3 반도체 칩(33)은 상기 제1 반도체 칩(31) 상에 수직 정렬될 수 있다. 상기 제1 와이어(21A)의 일부분은 상기 제2 접착 막(24)을 관통할 수 있다. 상기 제3 반도체 칩(33) 상에 상기 제1 접착 막(23)을 이용하여 상기 제4 반도체 칩(34)이 부착될 수 있다. 상기 제4 반도체 칩(34)은 상기 제3 반도체 칩(33)과 오프셋(offset) 정렬되고, 상기 제4 반도체 칩(34)은 상기 제2 반도체 칩(32) 상에 수직 정렬될 수 있다. 상기 제4 반도체 칩(34) 및 상기 제3 반도체 칩(33)은 제2 와이어(21B)를 이용하여 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제2 와이어(21B)는 상기 제3 반도체 칩(33) 및 상기 제4 반도체 칩(34)에 단계적으로(step by step) 접속될 수 있다.
상기 기판(11) 상에 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)을 덮는 봉지재(96)가 형성될 수 있다. 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)의 각각은 동일한 종류의 반도체 칩일 수 있다. 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)의 각각은 실질적으로 동일한 수직 두께 및 수평 폭을 보일 수 있다. 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)은 상기 제1 타워(T1)를 구성할 수 있다. 몇몇 실시 예들에서, 제2 타워(T2) 또한 상기 제1 내지 제4 반도체 칩들(31, 32, 33, 34)과 유사한 구성을 보일 수 있다.
도 10을 참조하면, 상기 기판(11)은 다양한 배열을 갖는 핑거 전극들(17A, 17B)을 포함할 수 있다. 상기 제1 와이어(21A) 및 상기 제2 와이어(21B)의 각각은 상기 핑거 전극들(17A, 17B) 중 선택된 하나에 접속될 수 있다.
도 11을 참조하면, 상기 외부 전극들(13)은 노출될 수 있다. 상기 외부 전극들(13)은 도전성 탭(conductive tab), 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(도 4의 5)은 생략될 수 있다.
도 12 내지 도 19는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 사시도들 및 단면도들이다.
도 12를 참조하면, 상기 제2 타워(T2) 상에 제17 반도체 칩(71)이 탑재될 수 있다. 상기 제17 반도체 칩(71)은 제3 도전성 와이어들(25)에 의하여 상기 기판(11)에 형성된 제3 핑거 전극들(19)에 접속될 수 있다. 상기 제17 반도체 칩(71)은 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)과 다른 종류의 반도체 칩일 수 있다. 상기 제17 반도체 칩(71)은 마이크로프로세서(microprocessor), 컨트롤러(controller), 어플리케이션 프로세서(application processor; AP), 또는 이들의 조합과 같은 로직 칩(logic chip)일 수 있다. 예를 들면, 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)의 각각은 메모리 칩(memory chip)이고, 상기 제17 반도체 칩(71)은 컨트롤러(controller)일 수 있다. 상기 제17 반도체 칩(71)은 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)과 다른 수평 폭을 보일 수 있다.
도 13을 참조하면, 상기 제2 타워(T2) 상에 상기 제17 반도체 칩(71)이 탑재될 수 있다. 상기 제17 반도체 칩(71)은 제3 도전성 와이어들(25)에 의하여 상기 기판(11)에 형성된 제3 핑거 전극들(19)에 접속될 수 있다. 상기 제1 타워(T1) 상에 제18 반도체 칩(72)이 탑재될 수 있다. 상기 제18 반도체 칩(72)은 제4 도전성 와이어들(26)에 의하여 상기 기판(11)에 접속될 수 있다. 상기 제18 반도체 칩(72)은 상기 제17 반도체 칩(71)과 동일한 종류의 반도체 칩일 수 있다. 예를 들면, 상기 제17 반도체 칩(71) 및 상기 제18 반도체 칩(72)은 컨트롤러(controller)일 수 있다.
도 14를 참조하면, 상기 제2 타워(T2) 상에 상기 제17 반도체 칩(71)이 탑재될 수 있다. 상기 제1 타워(T1) 상에 제19 반도체 칩(73)이 탑재될 수 있다. 상기 제19 반도체 칩(73)은 제5 도전성 와이어들(27)에 의하여 상기 제17 반도체 칩(71)에 접속될 수 있다. 상기 제19 반도체 칩(73)은 상기 제17 반도체 칩(71) 및 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)과 다른 종류의 반도체 칩일 수 있다. 상기 제19 반도체 칩(73)은 상기 제17 반도체 칩(71) 및 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)과 다른 수평 폭을 보일 수 있다. 예를 들면, 상기 제1 내지 제16 반도체 칩들(31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48)의 각각은 플래시 메모리(flash memory)를 포함할 수 있고, 상기 제17 반도체 칩(71)은 컨트롤러(controller)일 수 있으며, 상기 제19 반도체 칩(73)은 디램(DRAM) 또는 에스램(SRAM)과 같은 버퍼 칩(buffer chip)일 수 있다.
도 15를 참조하면, 상기 제2 타워(T2) 상에 인터포저(75) 및 상기 제17 반도체 칩(71)이 탑재될 수 있다. 상기 제1 타워(T1) 상에 상기 제19 반도체 칩(73)이 탑재될 수 있다. 상기 인터포저(75)는 다수의 중계 배선들(28)을 포함할 수 있다. 상기 제19 반도체 칩(73)은 제5 도전성 와이어들(27)에 의하여 상기 인터포저(75)의 상기 중계 배선들(28)에 접속될 수 있다. 상기 제17 반도체 칩(71)은 제6 도전성 와이어들(29)에 의하여 상기 인터포저(75)의 상기 중계 배선들(28)에 접속될 수 있다. 상기 제19 반도체 칩(73)은 상기 제5 도전성 와이어들(27), 상기 중계 배선들(28), 및 상기 제6 도전성 와이어들(29)을 경유하여 상기 제17 반도체 칩(71)에 접속될 수 있다.
도 16을 참조하면, 상기 기판(11) 상에 제3 접착 막들(84)을 이용하여 상기 제17 반도체 칩(71), 제1 스페이서(82), 및 제2 스페이서(83)가 부착될 수 있다. 상기 제2 스페이서(83) 상에 상기 제1 타워(T1)가 탑재될 수 있으며, 상기 제17 반도체 칩(71) 및 상기 제1 스페이서(82) 상에 상기 제2 타워(T2)가 탑재될 수 있다. 상기 제17 반도체 칩(71), 상기 제1 스페이서(82), 및 상기 제2 스페이서(83)는 실질적으로 동일한 수직 두께를 보일 수 있다. 상기 제17 반도체 칩(71), 상기 제1 스페이서(82), 및 상기 제2 스페이서(83)의 상단들은 실질적으로 동일한 수직 레벨에 배치될 수 있다. 상기 제2 스페이서(83)는 상기 제1 반도체 칩(31)과 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 제2 스페이서(83)는 상기 제1 반도체 칩(31)의 하부에 수직 정렬될 수 있다.
도 17을 참조하면, 상기 기판(11) 상에 제3 접착 막들(84)을 이용하여 상기 제17 반도체 칩(71) 및 제1 스페이서(82)가 부착될 수 있다. 상기 제17 반도체 칩(71) 및 상기 제1 스페이서(82) 상에 상기 제1 타워(T1)가 탑재될 수 있다. 상기 제17 반도체 칩(71)은 다수의 칩 패드들(85)을 포함할 수 있다. 상기 기판(11)은 다수의 기판 배선들(14), 다수의 외부 전극들(13), 제1 핑거 전극(17), 및 다수의 내부 전극들(16)을 포함할 수 있다. 상기 다수의 내부 전극들(16)은 상기 기판 배선들(14)을 경유하여 상기 외부 전극들(13) 또는 상기 제1 핑거 전극(17)에 접속될 수 있다. 상기 제17 반도체 칩(71)의 상기 칩 패드들(85) 및 상기 기판(11)의 상기 내부 전극들(16) 사이에 상기 제3 접착 막(84)을 관통하는 접속 단자들(86)이 형성될 수 있다. 상기 접속 단자들(86)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 페이스트, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 접속 단자들(86)의 각각은 마이크로 범프(micro bump)일 수 있다.
도 18을 참조하면, 상기 기판(11) 상에 상기 제3 접착 막들(84)을 이용하여 상기 제17 반도체 칩(71), 상기 제1 스페이서(82), 상기 제19 반도체 칩(73), 및 제2 스페이서(83)가 부착될 수 있다. 상기 제17 반도체 칩(71), 상기 제1 스페이서(82), 상기 제19 반도체 칩(73), 및 제2 스페이서(83)의 상단들은 실질적으로 동일한 수직 레벨에 배치될 수 있다. 상기 제19 반도체 칩(73) 및 상기 제2 스페이서(83) 상에 상기 제1 타워(T1)가 탑재될 수 있으며, 상기 제17 반도체 칩(71) 및 상기 제1 스페이서(82) 상에 상기 제2 타워(T2)가 탑재될 수 있다.
도 19를 참조하면, 상기 봉지재(96) 상에 히트 스프레더(heat spreader; 97)가 형성될 수 있다.
도 20 내지 도 25는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
도 20 및 도 21을 참조하면, 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 비-휘발성 메모리(non-volatile memory; 1118), 상기 버퍼 메모리(1119), 및 상기 제어기(1115)의 일부 또는 전부는 도 1 내지 도 19를 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
도 22 내지 도 24를 참조하면, 도 1 내지 도 19를 참조하여 설명된 반도체 패키지는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, eSSD(embedded Solid State Drive), 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 19를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 19를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 25를 참조하면, 도 1 내지 도 19를 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 19를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
T1, T2: 타워 Q1, Q2, Q3, Q4: 사분 면
5: 외부 단자 11: 기판
13: 외부 전극 14, 14A, 14B: 기판 배선
16: 내부 전극 17, 17A, 17B, 18, 19: 핑거 전극
21, 22, 25, 26, 27, 29: 도전성 와이어
23, 24, 84: 접착 막 28: 중계 배선
31, 32, 33, 34, 35, 36, 37, 38, 41, 42, 43, 44, 45, 46, 47, 48, 51, 52, 53, 54, 55, 56, 57, 58, 61, 62, 63, 64, 65, 66, 67, 68, 71, 72, 73: 반도체 칩
75: 인터포저 82, 83: 스페이서
85: 칩 패드 86: 접속 단자
96: 봉지재 97: 히트 스프레더(heat spreader)
1002: 호스트(Host) 1100: 솔리드 스테이트 디스크(SSD)
1113: 인터페이스 1115: 제어기(controller)
1118: 비-휘발성 메모리(non-volatile memory)
1119: 버퍼 메모리(buffer memory)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 다수의 내부 배선들, 다수의 제1 핑거 전극들 및 다수의 제2 핑거 전극들을 갖고 제1 내지 제4 사분 면이 정의된 기판;
    상기 기판의 하부에 형성되고 상기 내부 배선들을 경유하여 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들에 접속된 외부 단자들;
    상기 기판 상에 다수의 제1 반도체 칩들을 갖는 제1 타워;
    상기 제1 반도체 칩들 및 상기 제1 핑거 전극들 사이에 형성된 제1 도전성 와이어들;
    상기 기판 상에 배치되며 상기 제1 타워와 떨어지고 다수의 제2 반도체 칩들을 갖는 제2 타워; 및
    상기 제2 반도체 칩들 및 상기 제2 핑거 전극들 사이에 형성된 제2 도전성 와이어들을 포함하되,
    상기 외부 단자들은 상기 제1 핑거 전극들에 접속되며 채널1을 구성하는 제1 그룹 및 상기 제1 그룹과 떨어지고 상기 제2 핑거 전극들에 접속되며 채널2를 구성하는 제2 그룹을 포함하고,
    상기 제1 핑거 전극들은 상기 기판의 상기 제3 사분 면에 형성되고, 상기 제2 핑거 전극들은 상기 기판의 상기 제1 사분 면에 형성된 반도체 패키지.
  2. 제1 항에 있어서,
    상기 외부 단자들의 상기 제1 그룹은 상기 제4 사분 면 상에 형성되고, 상기 외부 단자들의 상기 제2 그룹은 상기 제2 사분 면 상에 형성된 반도체 패키지.
  3. 제1 항에 있어서,
    상기 외부 단자들의 상기 제1 그룹은 상기 제3 사분 면 상에 형성되고, 상기 외부 단자들의 상기 제2 그룹은 상기 제1 사분 면 상에 형성된 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 핑거 전극들 및 상기 제2 핑거 전극들은 상기 기판의 가장자리들에 가깝게 형성된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 반도체 칩들 및 상기 제2 반도체 칩들의 각각은 동일한 수평 폭을 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 타워 및 상기 제2 타워의 상단들은 동일한 수직 레벨에 배치된 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 타워 상에 탑재되고 상기 기판에 접속된 제3 반도체 칩을 더 포함하되,
    상기 제3 반도체 칩의 수평 폭은 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들과 다른 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 타워 상에 탑재되고 상기 제3 반도체 칩에 접속된 제4 반도체 칩을 더 포함하되,
    상기 제4 반도체 칩의 수평 폭은 상기 제1 반도체 칩들, 상기 제2 반도체 칩들, 및 상기 제3 반도체 칩과 다른 반도체 패키지.
  9. 제1 항에 있어서,
    상기 기판 및 상기 제1 타워 사이에 탑재되고 상기 기판에 접속된 제3 반도체 칩을 더 포함하되,
    상기 제3 반도체 칩의 수평 폭은 상기 제1 반도체 칩들 및 상기 제2 반도체 칩들과 다른 반도체 패키지.
  10. 제어기(controller); 및
    상기 제어기에 접속된 다수의 비-휘발성 메모리 패키지들을 포함하되,
    상기 비-휘발성 메모리 패키지들의 각각은
    다수의 내부 배선들, 다수의 제1 핑거 전극들 및 다수의 제2 핑거 전극들을 갖고 제1 내지 제4 사분 면이 정의된 기판;
    상기 기판의 하부에 형성되고 상기 내부 배선들을 경유하여 상기 제1 핑거 전극들 및 상기 제2 핑거 전극들에 접속된 외부 단자들;
    상기 기판 상에 다수의 제1 반도체 칩들을 갖는 제1 타워;
    상기 제1 반도체 칩들 및 상기 제1 핑거 전극들 사이에 형성된 제1 도전성 와이어들;
    상기 기판 상에 배치되며 상기 제1 타워와 떨어지고 다수의 제2 반도체 칩들을 갖는 제2 타워; 및
    상기 제2 반도체 칩들 및 상기 제2 핑거 전극들 사이에 형성된 제2 도전성 와이어들을 포함하고,
    상기 외부 단자들은 상기 제1 핑거 전극들에 접속되며 채널1을 구성하는 제1 그룹 및 상기 제1 그룹과 떨어지고 상기 제2 핑거 전극들에 접속되며 채널2를 구성하는 제2 그룹을 포함하고,
    상기 제1 핑거 전극들은 상기 기판의 상기 제3 사분 면에 형성되고, 상기 제2 핑거 전극들은 상기 기판의 상기 제1 사분 면에 형성된 전자 장치.
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