KR101909203B1 - 멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템 - Google Patents

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KR101909203B1
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Abstract

본 발명의 기술적 사상은 본 발명의 기술적 사상은 동일 덴서티(density) 기준으로 제품 크기를 더 작게 하면서도 고속 동작이 가능한 멀티-채널 패키지 및 그 멀티-채널 패키지를 포함한 전자 시스템을 제공한다. 그 멀티-채널 패키지는 제1 면 및 제2 면을 구비한 패키지 기판; 상기 패키지 기판의 상기 제1 면 상에 실장되고, 적어도 4개 채널에 대응하는 그룹들로 구분되는 반도체 칩들; 상기 반도체 칩들을 밀봉하는 밀봉재; 및 상기 패키지 기판의 상기 제2 면 상에 형성되고 상기 적어도 4개의 채널로 구별되는 외부 접속 단자들;을 포함한다. 그 전자 시스템은 메인 보드; 복수의 반도체 칩들 및 적어도 4개의 채널로 구별되는 외부 접속 단자들을 구비고, 상기 메인 보드 상에 실장되는 적어도 하나의 멀티-채널 패키지; 및 상기 멀티-채널 패키지를 제어하기 위한 4n(n은 2 이상의 정수)개의 채널을 구비고, 상기 메인 보드 상에 실장되는 컨트롤러 패키지;를 포함한다.

Description

멀티-채널 패키지 및 그 패키지를 포함한 전자 시스템{Multi-channel package and electronic system comprising the same package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 멀티-채널을 채용한 패키지 및 그 패키지를 포함한 전자 시스템에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 또한, 반도체 칩들의 고집적화 함께, 보다 나은 반도체 칩들의 성능과 신뢰성, 그리고 집적화된 반도체 칩들로 구성된 전자 시스템의 고속 동작에 대한 요구가 증대되고 있다.
본 발명의 기술적 사상은 동일 덴서티(density) 기준으로 제품 크기를 더 작게 하면서도 고속 동작이 가능한 멀티-채널 패키지 및 그 멀티-채널 패키지를 포함한 전자 시스템을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 면 및 제2 면을 구비한 패키지 기판; 상기 패키지 기판의 상기 제1 면 상에 실장되고, 적어도 4개 채널에 대응하는 그룹들로 구분되는 반도체 칩들; 및 상기 패키지 기판의 상기 제2 면 상에 형성되고, 상기 적어도 4개의 채널로 구분되어 대응하는 상기 반도체 칩들에 전기적으로 연결되는 외부 접속 단자들;을 포함하는 멀티-채널 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 그룹들 각각에 포함된 적어도 하나의 반도체 칩은 칩 패드들을 구비하고, 상기 패키지 기판의 제1 면에는 상기 적어도 4개의 채널에 대응하여 그룹들로 구분되는 본딩 패드들이 구비되며, 상기 칩 패드들과 상기 본딩 패드들은, 상기 적어도 4개의 채널로 구분되어, 전기적으로 서로 연결되며, 상기 본딩 패드들과 상기 외부 접속 단자들은, 상기 적어도 4개의 채널로 구분되어, 전기적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 채널은 4개이고, 상기 반도체 칩들은 4n(n은 자연수) 개이며, 상기 그룹들 각각은 n개의 반도체 칩을 포함할 수 있다. 또한, 상기 채널은 4개이고, 상기 반도체 칩들은 8개이고, 캐스케이드(cascade) 타입 또는 지그재그(zigzag) 타입으로 오프셋 적층되며, 상기 본딩 패드들은 상기 제1 면 상의 양쪽 외곽 영역에 2개씩의 채널로 구분되어 배치되거나, 상기 제1 면 상의 네 측면 외곽 영역 각각에 하나의 채널씩 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩들은 메모리 칩들이고, 상기 패키지 기판 상에 실장된 임베디드(embedded) 컨트롤 칩을 더 포함할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 메인 보드; 복수의 반도체 칩들 및 적어도 4개의 채널로 구별되는 외부 접속 단자들을 구비하고, 상기 메인 보드 상에 실장되는 적어도 하나의 멀티-채널 패키지; 및 상기 멀티-채널 패키지를 제어하기 위한 4n(n은 2 이상의 정수)개의 채널을 구비하고, 상기 메인 보드 상에 실장되는 컨트롤러 패키지;를 포함하는 전자 시스템을 제공한다.
본 발명의 일 실시예에 있어서, 상기 전자 시스템은 SSD(Solid State Drive) 장치이고, 상기 컨트롤러 패키지는 SSD 컨트롤러 패키지이며, 상기 SSD 컨트롤러 패키지는 8개의 채널을 구비할 수 있다. 한편, 상기 멀티-채널 패키지 내의 상기 반도체 칩들은 4개 채널에 대응하는 그룹들로 구분되거나 8개의 채널에 대응하는 그룹들로 구분되며, 상기 반도체 칩들은 4개 채널에 대응하는 그룹들로 구분되는 경우, 상기 전자 시스템은 2개의 상기 멀티-채널 패키지를 포함하며, 상기 반도체 칩들이 8개의 채널에 대응하는 그룹들로 구분되는 경우, 상기 전자 시스템은 1개의 상기 멀티-채널 패키지를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 멀티-채널 패키지 각각은, 상기 임베디드 컨트롤 칩을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 전자 시스템은, 메모리 컨트롤러 패키지를 더 포함하고, 상기 메모리 컨트롤러 패키지는, 8개의 채널을 하나의 칩으로 구성한 제1 패키지 구조, 4개의 채널을 하나의 칩으로 구성한 제2 패키지 구조, 2개의 채널을 하나의 칩으로 구성한 제3 패키지 구조, 및 1개의 채널을 하나의 칩으로 구성한 제4 패키지 구조 중 어느 하나의 구조를 가질 수 있다.
본 발명의 기술적 사상에 따른 멀티-채널 패키지는 4개 이상의 채널을 구비함으로써, 상기 멀티-채널 패키지를 제어하는 외부 컨트롤러와의 배선 길이를 축소하여 고속 동작을 수행할 수 있도록 한다.
또한, 본 발명의 기술적 사상에 따른 전자 시스템은 메모리 패키지로서 4개 이상의 채널을 구비한 멀티-채널 패키지를 포함함으로써, 컨트롤러와 메모리 패키지 간의 배선 길이가 감소하여 고속 동작을 수행할 수 있다.
더 나아가, 본 발명의 기술적 사상에 따른 전자 시스템은 메모리 패키지로서 4개 이상의 채널을 구비한 멀티-채널 패키지를 포함함으로써, 메모리 패키지의 개수를 줄일 수 있고, 그에 따라 전체 전자 시스템의 사이즈를 축소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 2는 도 1의 멀티-채널 패키지에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 7은 도 6의 멀티-채널 패키지에 대한 평면도이다.
도 8은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 9는 도 8의 멀티-채널 패키지에 대한 본딩 패드 위치를 보여주는 평면도이다.
도 10은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다.
도 13은 도 12의 멀티-채널 패키지에 대한 사시도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 블럭 구조도이다.
도 15는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블럭 구조도이다.
도 16은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다.
도 17은 도 16의 SSD 장치의 배선 연결 관계를 보여주는 블럭 구조도이다.
도 18은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다.
도 19는 도 18의 SSD 장치의 배선 연결 관계를 보여주는 블럭 구조도이다.
도 20은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다.
도 22는 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다.
도 23a 내지 23d는 본 발명의 일 실시예에 따른 메모리 컨트롤러 패키지를 개략적으로 보여주는 블럭 구조도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 도 2는 도 1의 멀티-채널 패키지에 대한 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 멀티-채널 패키지(100)는 패키지 기판(110), 반도체 칩들(120a, 120b, 120c, 120d), 외부 접속 단자들(130a, 130b, 130c, 130d) 및 밀봉재(150)를 포함할 수 있다.
패키지 기판(110)은 인쇄회로기판, 플렉서블(flexible) 기판, 테이프 기판 등 다양한 종류의 기판을 포함할 수 있다. 패키지 기판(110)은 제1 면(114) 및 제2 면(116)을 구비하며, 패키지 기판(110)의 제1 면(114) 상에 반도체 칩들(120a, 120b, 120c, 120d)이 실장될 수 있다. 한편, 패키지 기판(110)의 양쪽 가장자리 부분의 제1 면(114) 상에는 본딩 패드들(112a, 112b, 112c, 112d)이 형성될 수 있다. 그러나 본딩 패드들(112a, 112b, 112c, 112d) 위치가 패키지 기판(110) 양쪽 가장자리 부분에 한정되는 것은 아니다.
본딩 패드들(112a, 112b, 112c, 112d)은 4개의 채널을 위한 본딩 패드 그룹들로 분류될 수 있다. 즉, 제1 채널을 위한 제1 본딩 패드(112a)로 이루어진 제1 본딩 패드 그룹(BG1), 제2 채널을 위한 제2 본딩 패드(112b)로 이루어진 제2 본딩 패드 그룹(BG2), 제3 채널을 위한 제3 본딩 패드(112c)로 이루어진 제3 본딩 패드 그룹(BG3), 및 제4 채널을 위한 제4 본딩 패드(112d)로 이루어진 제4 본딩 패드 그룹(BG4)으로 분류될 수 있다. 여기서, 채널은 해당 반도체 칩들로 커맨드(command) 및 데이터를 전송하기 위한 독립적인 경로 또는 버스를 의미하며, 하나의 채널을 공유하는 메모리, 예컨대 플래시 메모리의 집합을 웨이(way)라고 한다. 서로 다른 채널에 접속된 플래시 메모리들은 각각 독립적으로 동작할 수 있다.
본딩 패드들(112a, 112b, 112c, 112d)은 도 2에 도시된 바와 같이 제1 본딩 패드(112a) 및 제2 본딩 패드(112b)가 패키지 기판(110) 제1 면(114) 상의 왼쪽 가장자리 부분에 각각 일렬로 배치되고, 제3 본딩 패드(112c) 및 제4 본딩 패드(112d)는 기판(110) 제1 면(114) 상의 오른쪽 가장자리 부분에 각각 일렬로 배치되는 식으로 형성될 수 있다. 그러나 본딩 패드들(112a, 112b, 112c, 112d) 위치가 본 실시예에 한정되는 것은 아니다. 예컨대, 제1 및 제2 본딩 패드(112a, 112b)가 번갈아 교대로 일렬로 배치되고, 제3 및 제4 본딩 패드(112c, 112d)가 번갈아 교대로 일렬로 배치될 수도 있다.
한편, 패키지 기판(110)의 제2 면(116) 상에는 다수의 범프 패드(115)가 형성될 수 있다. 이러한 범프 패드(115) 상에 외부 접속 단자들(130a, 130b, 130c, 130d)이 결합할 수 있다.
외부 접속 단자들(130a, 130b, 130c, 130d)은 예컨대, 범프 또는 솔더 볼일 수 있고, 4개의 채널에 대응하여 4개의 그룹으로 분류될 수 있다. 예컨대, 외부 접속 단자들(130a, 130b, 130c, 130d)은 제1 외부 접속 단자(130a)로 이루어진 제1 외부 접속 단자 그룹(SG1), 제2 외부 접속 단자(130b)로 이루어진 제2 외부 접속 단자 그룹(SG2), 제3 외부 접속 단자(130c)로 이루어진 제3 외부 접속 단자 그룹(SG3), 및 제4 외부 접속 단자(130d)로 이루어진 제4 외부 접속 단자 그룹(SG4)으로 분류될 수 있다.
제1 외부 접속 단자 그룹(SG1)은 범프 패드(115) 및 패키지 기판(110) 내부의 배선(미도시)을 통해 제1 본딩 패드 그룹(BG1)에 전기적으로 연결될 수 있다. 또한, 제2 외부 접속 단자 그룹(SG2)과 제2 본딩 패드 그룹(BG2), 제3 외부 접속 단자 그룹(SG3)과 제3 본딩 패드 그룹(BG3), 그리고 제4 외부 접속 단자 그룹(SG4)와 제4 본딩 패드 그룹(BG4) 역시 범프 패드(115) 및 내부 배선에 의해 각각 전기적으로 연결될 수 있다.
이러한 외부 접속 단자들(130a, 130b, 130c, 130d), 예컨대 솔더 볼들은 어레이 구조로 배치될 수 있고, 그에 따라 본 실시예의 멀티-채널 패키지(100)는 볼 그리드 어레이(ball grid array: BGA) 타입의 구조를 가질 수 있다.
제1 내지 제4 본딩 패드(112a, 112b, 112c, 112d), 범프 패드(115) 및 제1 내지 제4 외부 접속 단자(130a, 130b, 130c, 130d)의 수 및 배치는 예시적으로 도시되었고, 반도체 패키지의 종류 및 용도에 따라서 적절하게 선택될 수 있음은 물론이다.
반도체 칩들(120a, 120b, 120c, 120d)은 4개의 채널에 대응하여, 4개의 그룹으로 분류될 수 있다. 예컨대, 제1 반도체 칩(120a)으로 이루어진 제1 칩 그룹(CG1), 제2 반도체 칩(120b)으로 이루어진 제2 칩 그룹(CG2), 제3 반도체 칩(120c)으로 이루어진 제3 칩 그룹(CG3) 및 제4 반도체 칩(120d)으로 이루어진 제4 칩 그룹(CG4)으로 분류될 수 있다. 본 실시예에서, 칩 그룹들 각각이 2개씩의 반도체 칩들을 포함하고 있지만, 반도체 칩의 개수가 2개에 한정되는 것은 아니다. 예컨대, 칩 그룹들 각각은 3개 이상의 반도체 칩을 포함할 수도 있고, 또는 하나의 반도체 칩만을 포함할 수도 있다. 또한, 제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4) 각각에 속하는 반도체 칩들의 위치는 본 실시예와 다르게 배치될 수도 있다. 예컨대, 패키지 기판(110)으로부터 첫 번째와 세 번째 반도체 칩이 제1 칩 그룹(CG1)으로 포함되고, 두 번째와 네 번째 반도체 칩이 제2 칩 그룹(CG2)으로 포함될 수도 있다.
반도체 칩들(120a, 120b, 120c, 120d)은 메모리 칩들 및 로직 칩들일 수 있다. 경우에 따라, 일부는 메모리 칩들이고 나머지는 로직 칩들일 수도 있다. 메모리 칩인 경우에, 메모리 칩은 다양한 형태의 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 본 실시예에서, 반도체 칩들(120a, 120b, 120c, 120d)은 플래시 메모리 칩일 수 있다.
반도체 칩들(120a, 120b, 120c, 120d) 각각에는 본딩 패드들(112a, 112b, 112c, 112d)과의 전기적 연결을 위한 칩 패드들(122a, 122b, 122c, 122d)이 형성될 수 있다. 칩 패드들(122a, 122b, 122c, 122d)은 반도체 칩들의 그룹화에 따라 4개의 그룹으로 구별될 수 있다. 즉, 제1 반도체 칩(120a)에 형성되는 제1 칩 패드(122a), 제2 반도체 칩(120b)에 형성되는 제2 칩 패드(122b), 제3 반도체 칩(120c)에 형성되는 제3 칩 패드(122c), 그리고, 제4 반도체 칩(120d)에 형성되는 제4 칩 패드(122d)로 구별될 수 있다. 제1 내지 제4 칩 패드(122a, 122b, 122c, 122d)는 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)의 내부 회로로 신호를 입출력하기 위한 패드로 이용될 수 있다.
제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4)은 캐스케이드 타입(cascade type)의 오프셋 적층 구조를 가질 수 있다. 또한, 제1 및 제2 칩 그룹(CG1, CG2)의 오프셋 방향은 제3 및 제4 칩 그룹(CG3, CG4)의 오프셋 방향과 반대일 수 있다. 이러한 오프셋 배치로 인해서, 제1 내지 제4 칩 패드(122a, 122b, 122c, 122d)가 노출될 수 있다.
제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4) 각각은 제1 내지 제4 칩 패드(122a, 122b, 122c, 122d) 및 제1 내지 제4 커넥터(140a, 140b, 140c, 140d)를 통해 제1 내지 제4 본딩 패드 그룹(BG1, BG2, BG3, BG4)과 일대일로 전기적으로 연결될 수 있다. 예컨대, 제1 칩 그룹(CG1)의 제1 반도체 칩(120a)은 제1 칩 패드(122a) 및 제1 커넥터(140a)를 통해 제1 본딩 패드 그룹(BG1)의 제1 본딩 패드(112a)와 서로 전기적 연결될 수 있다. 또한, 제2 칩 그룹(CG2)의 제2 반도체 칩(120b)과 제2 본딩 패드 그룹(BG2)의 제2 본딩 패드(112b), 제3 칩 그룹(CG3)의 제3 반도체 칩(120c)과 제3 본딩 패드 그룹(BG3)의 제3 본딩 패드(112c), 그리고 제4 칩 그룹(CG4)의 제4 반도체 칩(120d)과 제4 본딩 패드 그룹(BG4)의 제4 본딩 패드(112d)각 각각의 해당 칩 패드와 커넥터를 통해 서로 전기적으로 연결될 수 있다. 여기서, 제1 내지 제4 커넥터(140a, 140b, 140c, 140d)는 메탈 와이어들일 수 있다.
참고로, 도 2에 도시된 제1 반도체 칩(120a)은 패키지 기판(110)으로부터 첫 번째 반도체 칩을 나타내고, 제2 반도체 칩(120b)은 세 번째 반도체 칩을 나타내며, 제3 반도체 칩(120c)은 다섯 번째 반도체 칩을 나타내며, 제4 반도체 칩(120d)은 일곱 번째 반도체 칩을 나타낸다. 그에 따라, 제2 반도체 칩(120b)과 제4 반도체 칩(120d)의 좌우 수평 방향으로 위치는 동일할 수 있다.
밀봉재(150)는 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)을 덮도록 패기지 기판(110) 상에 배치될 수 있다. 밀봉재(150)는 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)을 밀봉하여 외부의 물리적 및/또는 화학적 충격으로부터 보호한다. 예컨대. 밀봉재(150)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
본 실시예에 따른 멀티-채널 패키지에 따르면, 제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4) 각각으로 신호들이 서로 분리되어 입력 또는 출력될 수 있다. 즉, 4개의 채널로 분리되어, 해당 칩 그룹 내의 반도체 칩들로 신호들이 입출력될 수 있다. 그에 따라, 어느 하나의 칩 그룹에 결함이 발생된 경우, 멀티-채널 패키지 자체를 불량 처리하지 않고 해당 칩 그룹만 불량 처리할 수 있다. 또한, 제1 칩 그룹 내지 제4 칩 그룹(CG1, CG2, CG3, CG4) 각각으로 신호를 분리함으로써 패키지의 동작 속도를 높일 수 있다. 이러한 동작 속도 증가는 특히 볼 그리드 어레이(BGA) 패키지에서 더욱 두드러질 수 있다. 왜냐하면 BGA 패키지가 리드 프레임 패키지에 비해서 신호를 전달할 수 있는 터미널의 개수가 현저히 많기 때문이다.
덧붙여, 본 실시예에 따른 멀티-채널 패키지는 하나의 패키지 내에 4개의 채널을 구비함으로써, 그 이하의 채널을 구비한 반도체 패키지로 전자 시스템을 구축하는 것에 비해, 전자 시스템의 동작 속도를 현저히 증가시킬 수 있다. 이에 대해서는 도 16 내지 도 22의 설명 부분에서 좀더 상세히 기술한다.
한편, 본 실시예에서 멀티-채널 패키지가 4개의 채널을 구비하였지만, 이에 한정하지 않고 그 이상의 채널을 구비할 수도 있다. 예컨대 멀티-채널 패키지가 8개의 채널을 구비할 수도 있다. 그에 대해서는 도 12의 설명부분에서 기술한다.
이하, 설명의 편의를 위해, 해당 구성요소를 강조하여 설명할 때를 제외하고, 각 구성요소들의 참조번호 및 명칭은 통칭하여 사용한다. 예컨대, 제1 내지 4 반도체 칩(120a, 120b, 120c, 120d)은 반도체 칩(120)으로, 제1 내지 제4 본딩 패드(112a, 112b, 112c, 112d)는 본딩 패드(112)로, 제1 내지 제4 외부 접속 단자(130a, 130b, 130c, 130d)는 외부 접속 단자(130)로, 제1 내지 제4 칩 패드(122a, 122b, 122c, 122d)는 칩 패드(122)로, 그리고 제1 내지 제4 커넥터(140a, 140b, 140c, 140d)는 커넥터(140)로 통칭하여 사용하다.
도 3은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 3을 참조하면, 본 실시예의 멀티-채널 패키지(100a)는 도 1의 멀티-채널 패키지(100)와 유사하지만, 배선 연결 관계가 다르다. 즉, 본 실시예의 멀티-채널 패키지(100a)에서는, 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)을 각각 구성하는 2개의 반도체 칩들 중 어느 하나의 반도체 칩의 칩 패드만이 해당 본딩 패드와 커넥터에 의해 연결될 수 있다. 나머지 하나의 반도체 칩의 칩 패드는 커넥터를 통해 상기 어느 하나의 반도체 칩의 칩 패드로 연결될 수 있다.
예컨대, 제1 반도체 칩(120a) 중 하부 반도체 칩의 칩 패드는 제1 커넥터(140a)를 통해 제1 본딩 패드(112a)에 연결되고, 상부의 반도체 칩의 칩 패드는 제1 커넥터(140a)를 통해 하부 반도체 칩의 칩 패드로 연결되어, 제1 본딩 패드(112a)로 연결될 수 있다. 또한, 제2 내지 제4 반도체 칩(120b, 120c, 120d) 각각은 제1 반도체 칩(120a)과 동일한 방법으로 해당 본딩 패드에 연결될 수 있다.
이러한 연결 구조는 커넥터(140)의 길이를 짧게 하고 배치를 간단하게 하는 데 기여할 수 있다. 이에 따라, 커넥터(140)의 루프 높이도 낮아져, 와이어 스위핑이 발생될 가능성이 낮아질 수 있다.
도 4는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 멀티-채널 패키지(100b)의 복수의 반도체 칩(120)은 교대로 좌우로 엇갈려 배치될 수 있다. 즉, 본 실시예의 멀티-채널 패키지(100b)의 복수의 반도체 칩(120)은 지그재그(zigzag) 타입의 적층구조를 가질 수 있다. 예컨대, 제1 반도체 칩(120a)의 두 반도체 칩은 패키지 기판(110)으로부터 첫 번째와 세 번째에 배치되고, 제2 반도체 칩(120b)은 패키지 기판(110)으로부터 다섯 번째와 일곱 번째에 배치되며, 제3 반도체 칩(120c)은 패키지 기판(110)으로부터 두 번째와 네 번째에 배치되며, 제4 반도체 칩(120d)은 패키지 기판(110)으로부터 두 번째와 네 번째에 배치될 수 있다.
즉, 제1 및 제2 반도체 칩(120a, 120b)과 제3 및 제4 반도체 칩(120c, 120d)은 서로 반대 방향으로 오프셋 적층되며, 반도체 칩들 각각은 좌우로 지그재그 형태로 적층될 수 있다. 이러한 오프셋 배치로 인해서, 칩 패드(122)가 모두 노출될 수 있고, 커넥터(140)를 통해 해당 본딩 패드(112)와 일대일로 서로 연결될 수 있다.
한편, 제1 내지 제4 본딩 패드(112a, 112b, 112c, 122d)의 위치 관계를 바꿈으로써, 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)의 적층 순서도 바꿀 수 있음은 물론이다. 예컨대, 제2 본딩 패드(112b)와 제3 본딩 패드(112c)의 위치를 서로 바꾸는 경우에, 제2 반도체 칩(120b)이 오른쪽으로 오프셋 되어 두 번째와 네 번째에 배치되고, 제3 반도체 칩(120c)은 왼쪽으로 오프셋 되어 다섯 번째와 일곱 번째에 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 멀티-채널 패키지(100c)에서 복수의 반도체 칩(120)은 접착층 또는 언더필(125)을 개재하여 적층될 수 있다. 즉, 복수의 반도체 칩(120)은 오프셋 구조로 적층되지 않고, 반도체 칩들의 측면이 동일면을 이루도록 적층될 수 있다.
언더필(125)의 존재로 인해 인접한 반도체 칩과의 공간이 확보되어, 반도체 칩들 각각의 칩 패드가 커넥터를 통해 해당 본딩 패드와 연결될 수 있다. 반도체 칩들과 본딩 패드들의 연결관계는 도 1과 동일할 수 있다.
한편, 본 실시예에서는 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)이 패키지 기판(110)으로부터 순차적으로 형성되었지만, 도 4에서와 같이 번갈아 배치되게 할 수도 있다. 예컨대, 제1 반도체 칩(120a)은 첫 번째와 세 번째, 제2 반도체 칩(120b)은 다섯 번째와 일곱 번째, 제3 반도체 칩(120c)은 두 번째와 네 번째, 그리고 제4 반도체 칩(120d)은 여섯 번째와 여덟 번째에 위치하도록 배치할 수 있다. 이와 같이 교대로 배치하게 되면 커넥터들 간의 거리가 넓어져 와이어 스위핑 문제가 감소될 수 있다.
도 6은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 도 7은 도 6의 멀티-채널 패키지에 대한 평면도이다. 설명의 편의를 위해 도 1 및 도 2에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 본 실시예의 멀티-채널 패키지(100d)는 전술한 실시예들의 멀티-채널 패키지 구조와는 반도체 칩(120)의 적층 구조, 커넥터(140) 연결 관계 및 본딩 패드(112)의 위치가 다르다.
본 실시예의 멀티-채널 패키지(100d)에서, 본딩 패드(112)는 패키지 기판(110)의 네 측면의 가장 자리 부분에 배치될 수 있다. 예컨대, 도 7에 도시된 바와 같이, 제1 본딩 패드(112a)는 패키지 기판(110)의 왼쪽 가장 자리에 배치되고, 제2 본딩 패드(112b)는 패키지 기판(110)의 앞쪽 가장 자리에 배치되며, 제3 본딩 패드(112c)는 패키지 기판(110)의 오른쪽 가장 자리에 배치되며, 제4 본딩 패드(112d)는 패키지 기판(110)의 뒤쪽 가장 자리에 배치될 수 있다.
한편, 반도체 칩(120)은 2개씩 좌우 오프셋 및 전후 오프셋 되어 적층될 수 있다. 예컨대, 제1 반도체 칩(120a)의 두 반도체 칩들은 오른쪽으로 오프셋 되어 적층되고, 제3 반도체 칩(120c)의 두 반도체 칩들은 왼쪽으로 오프셋 되어 적층되며, 제2 반도체 칩(120b)의 두 반도체 칩들은 앞쪽으로 오프셋 되어 적층되며, 제4 반도체 칩(120c)의 두 반도체 칩들은 뒤쪽으로 오프셋 되어 적층될 수 있다. 이와 같이, 반도체 칩(120)이 좌우 및 전후로 오프셋 되어 배치됨으로써, 반도체 칩의 모든 칩 패드(122)가 노출될 수 있다.
즉, 제1 반도체 칩(120a)의 제1 칩 패드(122a)는 칩의 왼쪽 부분에 형성되어 패키지 기판(110)의 왼쪽 부분으로 노출되고, 제2 반도체 칩(120b)의 제2 칩 패드(122b)는 칩의 앞쪽 부분에 형성되어 패키지 기판(110)의 앞쪽 부분으로 노출되며, 제3 반도체 칩(120c)의 제3 칩 패드(122c)는 칩의 오른쪽 부분에 형성되어 패키지 기판(110)의 오른쪽 부분으로 노출되며, 제4 반도체 칩(120d)의 제4 칩 패드(122d)는 칩의 뒤쪽 부분에 형성되어 패키지 기판(110)의 뒤쪽 부분으로 노출될 수 있다.
칩 패드(122)의 노출 부분과 본딩 패드(122)의 배치 위치에 기인하여, 칩 패드(122)는 커넥터를 통해 해당 본딩 패드(122)에 연결될 수 있다. 예컨대, 제1 칩 패드(122a)는 패키지 기판(110)의 왼쪽에서 제1 커넥터(140a)를 통해 제1 본딩 패드(122a)에 연결될 수 있다. 제2 내지 제4 칩 패드(122b, 122c, 122d)와 제2 내지 제4 본딩 패드(122b, 122c, 122d)도 동일한 방법으로 패키지 기판(110)의 앞쪽, 오른쪽, 및 뒤쪽 부분에서 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 도 9는 도 8의 멀티-채널 패키지에 대한 본딩 패드 위치를 보여주는 평면도이다. 설명의 편의를 위해 도 1 및 도 2에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 8 및 도 9를 참조하면, 본 실시예의 멀티-채널 패키지(100e)는 도 5의 실시예의 멀티-채널 패키지(100c)와 유사하게 접착층 또는 언더 필(125)을 통해 반도체 칩들이 적층될 수 있다. 그러나 칩 패드(122)와 본딩 패드(112)를 연결하는 커넥터 구조가 다르다. 즉, 본 실시예의 멀티-채널 패키지(100e)에서, 칩 패드(122)와 본딩 패드(112)를 연결하는 커넥터는 반도체 칩을 관통하는 TSV(Through Silicon Via, 160a, 160b, 160c, 160d)일 수 있다.
도 9에 도시된 바와 같이 본딩 패드(112)는 패키지 기판(110)의 네 측면 가장 자리에 배치될 수 있다. 예컨대, 제1 본딩 패드(112a)는 패키지 기판(110)의 왼쪽 가장 자리에 배치될 수 있고, 제2 본딩 패드(112b)는 패키지 기판(110)의 앞쪽 가장 자리에 배치될 수 있으며, 제3 본딩 패드(112c)는 패키지 기판(110)의 오른쪽 가장 자리에 배치될 수 있으며, 제4 본딩 패드(112d)는 패키지 기판(110)의 뒤쪽 가장 자리에 배치될 수 있다.
이와 같이 본딩 패드(112)의 배치에 따라, 반도체 칩(120)의 칩 패드(122)가 반도체 칩 상에 배치될 수 있다. 즉, 제1 반도체 칩(120a)의 칩 패드(122a)는 반도체 칩의 왼쪽에 형성되고, 제2 반도체 칩(120b)의 칩 패드(122b)는 반도체 칩의 앞쪽에 형성되며, 제3 반도체 칩(120c)의 칩 패드(122c)는 반도체 칩의 오른쪽에 형성되며, 제4 반도체 칩(120d)의 칩 패드(112d)는 반도체 칩의 뒤쪽에 형성될 수 있다.
또한, TSV는 반도체 칩(120)의 칩 패드(122)의 위치에 따라 적절한 길이로 형성될 수 있다. 예컨대, 제1 TSV(160a)는 제1 반도체 칩(120a)의 칩 패드(122a)를 제1 본딩 패드(122a)로 연결하기 위하여 2개의 반도체 칩들을 관통하고, 제2 TSV(160b)는 제2 반도체 칩(120b)의 칩 패드(122b)를 제2 본딩 패드(122b)로 연결하기 위하여 4개의 반도체 칩들을 관통하며, 제3 TSV(160c)는 제3 반도체 칩(120c)의 칩 패드(122c)를 제3 본딩 패드(122c)로 연결하기 위하여 6개의 반도체 칩들을 관통하며, 제4 TSV(160d)는 제4 반도체 칩(120d)의 칩 패드(122d)를 제4 본딩 패드(122d)로 연결하기 위하여 8개의 반도체 칩들을 관통할 수 있다.
도 8에서, 제2 TSV(160b)와 제4 TSV(160d)가 2개씩 점선으로 도시되고 있는데, 이는 제2 TSV(160b)와 제4 TSV(160d)가 앞뒤로 배치됨을 보이기 위한 것으로서, 실제로는 2개씩이 아니라 도 9의 본딩 패드들에 대응하여 다수 개 배치될 수 있다.
본 실시예의 멀티-채널 패키지(100e)에서, TSV(160a, 160b, 160c, 160d)가 서로 다른 길이로 형성되었지만, 모든 TSV(160a, 160b, 160c, 160d)가 8개의 반도체 칩들을 관통하도록 형성될 수도 있다. 모든 TSV(160a, 160b, 160c, 160d)가 8개의 반도체 칩을 관통한다고 하더라도, 제4 TSV(160d)와 같이 해당되지 않은 반도체 칩들, 즉 제1 내지 3 반도체 칩(120a, 120b, 120c)의 칩 패드들과는 콘택하지 않으면 아무런 문제가 없다.
때에 따라, 반도체 칩(120)에 더미 패드를 형성하고, TSV가 그러한 더미 패드를 통과하도록 할 수도 있다. 예컨대, 제2 내지 제4 반도체 칩(120b, 120c, 120d)의 왼쪽 부분에 더미 패드들을 형성하고, 제1 TSV(160a)가 더미 패드들과 제1 반도체 칩(120a)의 제1 칩 패드(122a)를 관통하도록 할 수 있다. 여기서, 더미 패드들은 반도체 칩 내부의 회로들과 전기적으로 연결되어 있지 않은 여분의 패드를 의미하며, 이러한 더미 패드들은 적층되는 반도체 칩들의 정렬(Align)에 유용하게 이용될 수 있다.
모든 TSV(160a, 160b, 160c, 160d)가 8개의 반도체 칩을 관통하도록 형성하는 경우에는 반도체 칩들을 모두 적층한 후에, TSV를 일괄적으로 형성할 수 있다. 그에 따라, 패키지 공정의 단순화, 시간 감축 및 비용 절감 등에 기여할 수 있다.
도 10은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 10을 참조하면, 본 실시예의 멀티-채널 패키지(100f)는 다른 실시예에 달리 4개의 반도체 칩(120)이 패키지 기판(110) 상에 적층될 수 있다. 그에 따라, 칩 그룹(CG1, CG2, CG3, CG4) 각각은 하나의 반도체 칩만을 포함할 수 있다. 즉, 패키지 기판(110)으로부터 첫 번째 반도체 칩이 제1 반도체 칩(120a)이고, 두 번째 반도체 칩이 제2 반도체 칩(120b)이며, 세 번째 반도체 칩이 제3 반도체 칩(120c)이며, 네 번째 반도체 칩이 제4 반도체 칩(120d)일 수 있다. 반도체 칩(120)과 본딩 패드(112)의 연결 관계는 하나의 반도체 칩의 칩 패드만이 해당 본딩 패드로 커넥터를 통해 연결된다는 것을 제외하고 도 1의 반도체 칩(120)과 본딩 패드(112)의 연결 관계와 동일할 수 있다.
도 11은 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 11을 참조하면, 본 실시예의 멀티-채널 패키지(100g)는 다른 실시예들의 멀티-채널 패키지와 칩 그룹, 본딩 패드 그룹, 및 외부 접속 단자 그룹 등의 개수가 다르다. 즉, 본 실시예의 멀티-채널 패키지(100g)에서, 칩 그룹, 본딩 패드 그룹, 및 외부 접속 단자 그룹은 8개로 구성될 수 있다. 그에 따라, 8개의 반도체 칩 각각이 하나의 칩 그룹을 구성할 수 있다.
한편, 도 7에 도시된 배치와 유사하게, 본딩 패드(112)가 패키지 기판(110)에 배치될 수 있다. 즉, 본딩 패드(112)는 패키지 기판(110)의 네 측면 가장 자리에 2열씩 배치될 수 있다. 하나의 열의 본딩 패드가 본딩 패드 그룹을 구성할 수 있다.
반도체 칩(120)은 도 6에서와 같이 좌우 및 전후로 오프셋 되어 적층될 수 있고, 그에 따라 반도체 칩(120)의 칩 패드(122)가 노출될 수 있다. 칩 패드(122)와 본딩 패드(122)의 연결관계는 네 측면 가장 자리부분에서, 8개의 반도체 칩 각각의 칩 패드가 해당 커넥터를 통해 8개의 본딩 패드 그룹 각각에 연결될 수 있다.
본 실시예는 8개의 채널을 구비한 멀티-채널 패키지(100g)를 예시한다. 즉, 앞서, 4개의 채널을 구비한 멀티-채널 패키지들에 대해서만 설명하였지만, 본 실시예의 멀티-채널 패키지는 8개의 채널을 구비할 수 있음을 보여준다. 더 나아가, 4개와 8개의 채널에 한하지 않고 4개의 이상의 채널을 갖는 다른 구조의 멀티-채널 패키지들이 본 발명의 기술적 사상에 포함될 수 있음은 자명하다.
도 12는 본 발명의 일 실시예에 따른 멀티-채널 패키지에 대한 단면도이다. 도 13은 도 12의 멀티-채널 패키지에 대한 사시도이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 본 실시예의 멀티-채널 패키지(100h)는 패키지 기판(110)의 제 1 면(114) 상에 실장된 임베디드(embedded) 컨트롤 칩(200)을 더 포함할 수 있다. 임베디드 컨트롤 칩(200)은 반도체 칩들을 제어할 수 있다. 예컨대, 임베디드 컨트롤 칩(200)은 메모리의 성능과 신뢰성 향상을 위해 ECC(Error Correction Code) 및 FTL(Flash Translation Layer) 등의 처리를 수행할 수 있다. 여기서, FTL 처리는 논리/물리 주소 변환(Logical/Physical Address Translation), 웨어 레벨링(Wear Leveling), 가비지 컬렉션(Garbage Collection), 베드 블럭 관리(Bad Block Management or Control)를 포함할 수 있다.
임베디드 컨트롤 칩(200)은 채널당 1개의 칩, 2개의 채널당 1개의 칩, 또는 4개의 채널당 1개의 칩 등 다양하게 구성될 수 있다. 본 실시예에서는 하나의 칩에 4개의 채널이 구비되도록 구성될 수 있다.
임베디드 컨트롤 칩(200)은 컨트롤 칩 패드(210)를 포함할 수 있고, 이러한 컨트롤 칩 패드(210)는 커넥터, 즉 컨트롤 칩 본딩 와이어(220)를 통해 패기지 기판(110) 상에 배치된 컨트롤 칩 본딩 패드(112e)에 전기적으로 연결될 수 있다. 컨트롤 칩 본딩 패드(112e)는 패키지 기판(110) 내부 배선을 통해 본딩 패드(112)와 전기적으로 연결될 수 있다. 이에 따라, 제1 내지 제4 반도체 칩(120a, 120b, 120c, 120d)이 임베디드 컨트롤 칩(200)에 전기적으로 연결될 수 있다. 또한, 임베디드 컨트롤 칩(200)은 컨트롤 칩 본딩 패드(112e)를 통해 외부 접속 단자(130)에 전기적으로 연결될 수 있다.
한편, 패키지 기판(110)의 제2 면(116) 상의 외부 접속 단자(130)는 그룹으로 분리되지 않을 수 있다. 본 실시예에서, 외부 접속 단자(130)는 외형적으로 제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4)에 따라서 외형적으로 분리되지는 않을 수 있다. 그러나 제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4)은 패키지 기판(110)의 제 1 내지 제4 본딩 그룹(BG1, BG2, BG3, BF$)과 여전히 일대일로 연결될 수 있다. 따라서, 임베디드 컨트롤 칩(200)과 제1 내지 제4 칩 그룹(CG1, CG2, CG3, CG4)의 연결을 제어하여, 결합이 있는 칩 그룹을 배제할 수 있다.
또한, 본 실시예에 따른 멀티-채널 패키지는 임베디드 컨트롤 칩(200)을 포함함으로써, 외장형 메모리 카드로 활용이 가능할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 블럭 구조도이다.
도 14를 참조하면, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 도 1 내지 도 13에 예시된 본 발명의 실시예들 중 어느 하나에 따른 멀티-채널 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 15는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블럭 구조도이다.
도 15를 참조하면, 전자 시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자 시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자 시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자 시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자 시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 도 1 내지 도 13에 예시된 본 발명의 실시예들 중 어느 하나에 따른 멀티-채널 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 전자 시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances) 등에 이용될 수 있다.
도 16은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다. 도 16의 SSD 장치의 배선 연결 관계를 보여주는 블럭 구조도이다.
도 16 및 17을 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(1000)는 멀티-채널 패키지(100), SSD 컨트롤러(300) 및 DRAM(Dynamic Random Access Memory, 400) 및 메인 기판(500)을 포함할 수 있다.
멀티-채널 패키지(100)는 도 1 내지 도 10에 예시된 4개의 채널을 구비한 멀티-채널 패키지일 수 있다. 그러나 이에 한하지 않고, 4개의 채널이 구비된다면 도 1 내지 도 10과 다른 구조 및 다른 개수의 반도체 칩을 구비한 멀티-채널 패키지를 채용하는 것도 본 발명의 기술적 사상에 포함됨은 물론이다.
이러한 멀티-채널 패키지(100)는 메인 보드(500) 상에 외부 접속 단자(130)를 통해 실장될 수 있으며, 도시된 바와 같이 2개(PKG1, PKG2)가 구비될 수 있다. 만약, SSD 컨트롤러(300)가 8채널 이상을 지원하는 경우에는 2개 이상의 멀티-채널 패키지(100)가 구비될 수도 있다.
멀티-채널 패키지(100)의 각 채널에는 신호 단자들이 개별적으로 구비될 수 있다. 신호 단자들은 외부 접속 단자일 수 있다. 도면상 I/O 0 ~ 7은 여덟 개의 입출력 단자를 의미하고, I/O 0 ~ 7을 통해 데이터, 어드레스(address) 및 커멘드(command) 신호가 입출력될 수 있다. CE 0 ~ 8은 제어신호들이 전달되는 단자로서, 예컨대, nRE(read enable), CLE(command latch enable), ALE(address latch enable), nWE(write enable), nWP(write protect), R/B 1(read/busy out), R/B2, nCE 1(chip enable), nCE 2를 포함할 수 있다. 또한, 각 채널은 상기 I/O와 CE 이외에도 전원을 인가하는 Vcc와 그라운드를 인가하는 Vss 단자를 포함할 수 있다. 또한, N.C.(not connected)라고 하여 어떤 회로에도 연결되지 않는 더미 단자를 포함할 수도 있다.
멀티-채널 패키지(100)는 범프나 솔더 볼과 같은 외부 접속 단자(130)를 통해 메인 보드(500)에 BGA(ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 실장될 수 있다.
SSD 컨트롤러(300)는 도 17에 도시된 바와 같이 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 2개의 멀티-채널 패키지(PKG1, PKG2)의 해당 채널들과 일대일로 연결되어, 멀티-채널 패키지(PKG1, PKG2) 내의 반도체 칩들을 제어할 수 있다.
본 실시예에서 SSD 컨트롤러(300)는 8개의 채널을 구비하고 있지만, 본 발명의 기술적 사상이 그에 한정되는 것은 아니며, SSD 컨트롤러(300)는 8개 이하 또는 8개 이상의 채널을 구비할 수도 있다. 예컨대, SSD 컨트롤러는 16개의 채널을 구비할 수 있고, 그러한 경우에는 4개의 채널을 구비한 멀티-채널 패키지 4개가 적용되거나 8개의 채널을 구비한 멀티-채널 패키지 2개가 적용될 수 있다.
SSD 컨트롤러(300)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기 SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러(300)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러(300)도 패키지 형태로 메인 보드(500) 상에 실장될 수 있다. SSD 컨트롤러(300)는 멀티-채널 패키지(100)와 같이 BGA (ball grid array) 방식, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 메인 보드(500)에 실장될 수 있다.
DRAM(400)은 보조 메모리 장치로서, SSD 컨트롤러(300)와 멀티-채널 패키지(100) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(400) 역시 메인 기판(500)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(500)는 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다. 메인 보드(500)는, 예를 들면, 상면 및 하면을 갖는 코어 보드(미도시)와, 상면 및 하면 상에 각각 형성된 수지층(미도시)을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(500) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(500)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(520)가 형성될 수 있다.
멀티-채널 패키지(100), SSD 컨트롤러(300) 및 DRAM(400)의 연결관계는 도 17에 도시된 바와 같다. 도시된 바와 같이 SSD 컨트롤러(300)의 각 채널들은 멀티-채널 패키지(100)의 해당 채널들로 연결될 수 있고, 그에 따라 병렬적으로 멀티-채널 패키지 내의 반도체 칩들의 데이터 입출력을 제어할 수 있다. 한편, 본 실시예의 멀티-채널 패키지는 4개의 채널을 구비하며, 그에 따라, 8개의 채널에 대응하여 2개의 멀티-채널 패키지가 메인 기판(500)으로 실장될 수 있다.
만약, 메모리 패키지가 2개의 채널 또는 1개의 채널을 구비하는 경우에, SSD 컨트롤러(300)의 8개 채널에 대응하여 4개의 메모리 패키지 또는 8개의 메모리 패키지가 실장되어야 한다. 그러한 경우에, 메모리 패키지와 SSD 컨트롤러 간에 배선 길이가 길어져 SSD 장치의 고속 동작에 심각한 장애가 될 수 있다. 예컨대, 4개의 메모리 패키지가 일렬로 배치되고, 메모리 패키지가 본 실시예의 멀티-채널 패키지와 사이즈가 동일한 경우, SSD 컨트롤러로부터 세 번째와 네 번째 위치, 특히 네 번째 위치의 메모리 패키지는 SSD 컨트롤러로부터 멀어져 SSD 장치의 고속 동작의 장애로서 작용할 수 있다.
예컨대, 본 실시예의 SSD 장치는 4개의 채널을 구비한 멀티-채널 패키지 2개만을 구비하므로, 2개의 채널을 구비한 메모리 패키지 4개를 사용하는 것에 비해 2개의 패키지 폭의 길이만큼 배선 길이의 축소가 가능하고, 그에 상응하여, 전체 SSD 장치의 동작 속도를 증가시킬 수 있다.
더 나아가, 본 실시예의 SSD 장치는 개의 채널을 구비한 멀티-채널 패키지 2개를 구비함으로써, 동일 덴서티(density) 기준으로 제품 크기를 더 작게 구현할 수 있다. 예컨대, 본 실시예의 SSD 장치는 2개의 채널을 구비한 메모리 패키지 4개를 사용하는 SSD 장치에 비해, 2개의 메모리 패키지 사이즈만큼 전체 SSD 장치의 사이즈를 감소시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다. 도 19는 도 18의 SSD 장치의 배선 연결 관계를 보여주는 블럭 구조도이다. 설명의 편의를 위해 도 16 및 17에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 본 실시예의 SSD 장치(1000a)는 도 16의 SSD 장치(1000)와 유사하나, 메모리 컨트롤러 패키지(600, PKG3)를 더 포함한다는 데에 차이가 있다. 메모리 컨트롤 패키지(600)는 앞서 도 12에서 설명한 임베디드 컨트롤 칩(200)을 개별 패키지화하여 메인 기판(500)에 실장한 것으로서, 임베디드 컨트롤러 칩(200)과 같이 멀티-채널 패키지(100) 내의 반도체 칩들의 성능과 신뢰성 향상을 위해 ECC 및 FTL 등의 처리를 수행할 수 있다.
본 실시예의 SSD 장치(1000a)는 멀티-채널 패키지(100)와 SSD 컨트롤러(300) 사이에 별도로 메모리 컨트롤러 패키지(600, PKG3)를 배치함으로써, SSD 컨트롤러(300)가 메모리 패키지, 예컨대 멀티-채널 패키지까지 액세스해야 하는 배선 길이의 부담을 메모리 컨트롤러 패키지(600)까지만 액세스하는 것으로 감소시킬 수 있다. 그에 따라, 배선 길이 단축의 효과를 증가시킬 수 있다.
한편, 최근 용량 증대 추세에 따라 패키지 내에 반도체 칩들의 적층의 수가 증가하고, 그에 따라 패키지의 칩 인풋 커패시턴스(Chip Input Capacitance: Cin)가 증가하게 된다. 그러나, 본 실시예의 SSD 장치(1000a)에서는 메모리 컨트롤러 패키지(600)가 칩 인풋 커패시턴스를 커버함으로써, SSD 장치가 보다 고속 및 고성능으로 동작할 수 있도록 한다. 참고로, 칩 인풋 커패시턴스(Cin)은 컨트롤러가 메모리 패키지를 동작시킬 때 감지되는 커패시턴스로서, 메모리 패키지 내의 패키지 기판의 커패시턴스와 칩의 개수에 따른 커패시턴스의 합으로 나타나게 되고, 패키지 기판은 어차피 1개이므로, 칩의 개수가 증가하면 Cin이 증가하게 된다. 그러나 본 실시예의 SSD 장치(1000a)에서는 SSD 컨트롤러(300)가 메모리 컨트롤러 패키지(600)까지만 액세스하면 되므로, 칩 인풋 커패시턴스(Cin)는 메모리 컨트롤러 패키지(600)에 의해 결정될 수 있다. 따라서, 메모리 패키지 내의 반도체 칩의 증가에도 불구하고 칩 인풋 커패시턴스(Cin)는 어느 정도 일정하게 유지될 수 있다. 따라서, 본 실시예의 SSD 장치(1000a)는 감소된 배선 길이 및 낮은 칩 인풋 커패시턴스(Cin)에 기인하여 고속 및 고성능 SSD 장치를 구현할 수 있게 할 수 있다.
메모리 컨트롤러 패키지(600)는 도시된 바와 같이 2개의 칩을 구비하여 각 칩이 4개의 채널을 담당하도록 구성될 수 있다. 그러나 메모리 컨트롤 패키지(600)의 구조가 그에 한정되는 것은 아니다. 메모리 컨트롤 패키지(600) 구조에 대해서는 도 23a 내지 도 23d 부분에서 좀더 상세히 기술한다.
도 20은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다. 설명의 편의를 위해 도 16에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 20을 참조하면, 본 실시예의 SSD 장치(1000b)는 도 16의 SSD 장치(1000)와 유사하나, 멀티-채널 패키지 구조에서 다르다. 즉, 본 실시예의 SSD 장치(1000b)는 도 12의 멀티-채널 패키지(100h)를 포함할 수 있다. 즉, 멀티-채널 패키지(100h)는 임베디드 컨트롤러 칩(200)을 포함할 수 있다. 임베디드 컨트롤러 칩(200)이 멀티-채널 패키지(100h) 내의 반도체 칩들의 성능과 신뢰성 향상을 위해 ECC 및 FTL 등의 처리를 수행함은 전술한 바와 같다.
도 21은 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다. 설명의 편의를 위해 도 16에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 21을 참조하면, 본 실시예의 SSD 장치(1000c)는 다른 실시예들의 SSD 장치와 달리 8개의 채널을 구비한 멀티-채널 패키지(100g)를 포함할 수 있다. 8개의 채널을 구비한 멀티-채널 패키지(100g)는 도 11의 멀티-채널 패키지 구조를 가질 수 있다. 그러나 본 실시예의 SSD 장치(1000c)에 적용되는 멀티-채널 패키지 구조가 도 11의 멀티-채널 패키지 구조에 한정되는 것은 아니다.
멀티-채널 패키지(100g)가 8개의 채널을 구비함에 따라, 본 실시예의 SSD 장치(100c)는 하나의 멀티-채널 패키지(100g)를 포함할 수 있다. 물론, SSD 컨트롤러(300)의 채널의 개수가 증가하면 멀티-채널 패키지(100g)의 개수가 증가할 수 있다. 예컨대, SSD 컨트롤러(300)가 16개의 채널을 구비하는 경우에는 SSD 장치는 2개의 멀티-채널 패키지(100g)를 포함할 수 있다.
본 실시예의 SSD 장치(100c)는 하나의 멀티-채널 패키지(100g)만을 채용함으로써, 배선 길이 감소의 효과는 증가할 수 있다. 예컨대, 패키지 사이즈가 동일한 경우에, 4개의 메모리 패키지를 사용하던 것에 비해 3개의 메모리 패키지 폭의 길이만큼 배선 길이가 줄어들 수 있다. 따라서, 본 실시예의 SSD 장치(100c)는 배선 길이 감소에 기인하여 고속 동작을 수행할 수 있다.
도 22는 본 발명의 일 실시예에 따른 SSD 장치를 보여주는 평면도이다. 설명의 편의를 위해 도 16, 18 및 도 21에서 이미 설명한 내용은 간략히 설명하거나 생략한다.
도 22를 참조하면, 본 실시예의 SSD 장치(1000e)는 도 21의 SSD 장치(1000c)와 같이 8개의 채널을 구비한 멀티-채널 패키지(100g)를 포함하고, 또한, 도 18에서와 같은 메모리 컨트롤러 패키지(600)를 포함할 수 있다. 8개의 채널을 구비한 멀티-채널 패키지(100g)를 채용함에 따른 이점은 도 21에서 설명한 바와 같고, 메모리 컨트롤러 패키지(600)를 채용함에 따른 이점은 도 18 및 도 19에서 설명한 바와 같다.
도 23a 내지 23d는 본 발명의 일 실시예에 따른 메모리 컨트롤러 패키지를 개략적으로 보여주는 블럭 구조도들이다.
도 23a 내지 도 23d를 참조하면, 메모리 컨트롤러 패키지는 다양하게 구조로 형성될 수 있다. 예컨대, 도 23a에 도시된 바와 같이 하나의 칩이 8개의 채널을 구비하도록 함으로써, 메모리 컨트롤러 패키지(600a)가 하나의 반도체 칩을 포함하도록 구성할 수 있다. 또한, 도 23b에 도시된 바와 같이 하나의 칩이 4개의 채널을 구비하도록 함으로써, 메모리 컨트롤러 패키지(600b)가 두 개의 반도체 칩을 포함하도록 구성할 수 있다. 더 나아가, 도 23c에 도시된 바와 같이 하나의 칩이 2개의 채널을 구비하도록 함으로써, 메모리 컨트롤러 패키지(600c)가 네 개의 반도체 칩을 포함하도록 구성할 수 있다. 한편, 도 23d에 도시된 바와 같이 하나의 칩이 1개의 채널을 구비하도록 함으로써, 메모리 컨트롤러 패키지(600c)가 8 개의 반도체 칩을 포함하도록 구성할 수도 있다.
메모리 컨트롤러 패키지를 1, 2, 4, 및 8개의 반도체 칩을 포함하는 구조들 중 어느 구조로 구현할 것인가는, 반도체 칩에 다른 개수의 채널 형성에 따른 수율 및 성능에 따라 달라질 수 있다. 그에 따라, 제조하고자 하는 SSD 장치의 요구되는 수율과 성능에 따라, 적절한 개수의 채널이 형성된 반도체 칩을 포함한 메모리 컨트롤러 패키지를 채용할 수 있다. 예컨대, 하나의 반도체 칩에 8개의 채널을 형성한 경우에도 수율과 성능이 해당 SSD 장치의 기준치에 도달한다면, 1개의 반도체 칩을 포함하는 구조로 메모리 컨트롤러 패키지를 제조할 수 있다. 1 개의 반도체 칩을 포함하는 구조로 메모리 컨트롤러 패키지를 제조하는 경우, 패키지 사이즈 축소 면에서 유리할 수 있고, 전체 SSD 장치의 사이즈 축소에 기여할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h: 멀티-채널 패키지
110: 패키지 기판
112a, 112b, 112c, 112d, 112e, 112f, 112g, 112h: 제1 내지 제8 본딩 패드
112e: 컨트롤 칩 본딩 패드
120a, 120b, 120c, 120d, 120e, 120f, 120g, 120h: 제1 내지 제8 반도체 칩
122a, 122b, 122c, 122d, 122e, 122f: 제1 내지 제6 칩 패드
130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h: 제1 내지 제8 외부 접속 단자
140a, 140b, 140c, 140d, 140e, 140f: 제1 내지 제6 본딩 와이어
125: 언더 필 150: 밀봉재
160a, 160b, 160c, 160d: 제1 내지 제4 비아 콘택들
200: 임베디드 컨트롤 칩, 210: 컨트롤 칩 패드
220: 컨트롤 칩 본딩 와이어 300: SSD 컨트롤러 패키지
400: DRAM 패키지 500: 메인 보드
520: 인터페이스
600, 600a, 600b, 600c, 600d: 메모리 컨트롤러 패키지
1000a, 1000b, 1000c, 1000d, 1000e: SSD 장치
7000: 메모리 카드 7100, 8100: 제어기
7200, 8300: 메모리 8000: 전자 시스템
8200: 입출력 장치 8400: 인터페이스

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 메인 보드;
    복수의 반도체 칩들 및 적어도 4개의 채널로 구별되는 외부 접속 단자들을 구비하고, 상기 메인 보드 상에 실장되는 적어도 하나의 멀티-채널 패키지;
    상기 멀티-채널 패키지를 제어하기 위한 4n(n은 2 이상의 정수)개의 채널을 구비하고, 상기 메인 보드 상에 실장되는 컨트롤러 패키지;
    상기 컨트롤러 패키지와 상기 멀티-채널 패키지 사이의 데이터 교환에서 버퍼 역할을 하는 DRAM; 및
    상기 반도체 칩들을 제어하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 컨트롤러는 메모리 컨트롤러 패키지로 상기 메인 보드 상에 실장되고,
    상기 메모리 컨트롤러 패키지는,
    8개의 채널을 하나의 칩으로 구성하여 1개의 칩을 포함한 제1 패키지 구조, 4개의 채널을 하나의 칩으로 구성하여 2개의 칩을 포함한 제2 패키지 구조, 2개의 채널을 하나의 칩으로 구성하여 4개의 칩을 포함한 제3 패키지 구조, 및 1개의 채널을 하나의 칩으로 구성하여 8개의 칩을 포함한 제4 패키지 구조 중 어느 하나의 구조를 갖는 것을 특징으로 하는 전자 시스템.
  7. 제6 항에 있어서,
    상기 전자 시스템은 SSD(Solid State Drive) 장치이고,
    상기 컨트롤러 패키지는 SSD 컨트롤러 패키지이며,
    상기 SSD 컨트롤러 패키지는 8개의 채널을 구비하는 것을 특징으로 하는 전자 시스템.
  8. 제7 항에 있어서,
    상기 멀티-채널 패키지 내의 상기 반도체 칩들은 4개 채널에 대응하는 그룹들로 구분되거나 8개의 채널에 대응하는 그룹들로 구분되며,
    상기 반도체 칩들은 4개 채널에 대응하는 그룹들로 구분되는 경우,
    상기 전자 시스템은 2개의 상기 멀티-채널 패키지를 포함하며,
    상기 반도체 칩들이 8개의 채널에 대응하는 그룹들로 구분되는 경우,
    상기 전자 시스템은 1개의 상기 멀티-채널 패키지를 포함하는 것을 특징으로 하는 전자 시스템.
  9. 제6 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 멀티-채널 패키지 각각에 임베디드 컨트롤 칩으로 포함된 것을 특징으로 하는 전자 시스템.
  10. 삭제
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