KR20160014475A - 스택 패키지 - Google Patents

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KR20160014475A
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KR
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semiconductor chips
stacked
substrate
stack
semiconductor chip
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KR1020140096770A
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English (en)
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이철우
박완호
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삼성전자주식회사
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Abstract

스택 패키지는 기판과, 기판 상에 일측 가장자리 영역이 노출되도록 스택된 복수의 스택 반도체 칩들과, 스택 반도체 칩들의 노출된 일측 가장자리 영역에 부착되는 적어도 하나 이상의 측면 반도체 칩과, 측면 반도체 칩의 하면에 형성되어 측면 반도체 칩을 스택 반도체 칩들에 부착시키도록 구성된 접착 부재를 포함한다.

Description

스택 패키지{Stack package}
본 발명의 기술적 사상은 스택 패키지에 관한 것으로, 보다 상세하게는 이종의 반도체 칩들이 적층된 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구를 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있다. 또한, 전기 및 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고집적, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 이러한 기술의 일환으로서, 하나의 패키지에 복수의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 기술이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 이종 반도체 칩들을 고집적 패키징할 수 있는 스택 패키지를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 스택 패키지는 기판과, 상기 기판 상에, 일측 가장자리 영역이 노출되도록 스택된 복수의 스택 반도체 칩들과, 상기 스택 반도체 칩들의 노출된 상기 일측 가장자리 영역에 부착되는 적어도 하나 이상의 측면 반도체 칩과, 상기 측면 반도체 칩의 하면에 형성되어 상기 측면 반도체 칩을 상기 스택 반도체 칩들에 부착시키도록 구성된 접착 부재를 포함한다.
상기 측면 반도체 칩은 상기 기판에 대하여 경사를 가지도록 부착될 수 있다. 또한, 상기 스택 반도체 칩들은 계단식으로 스택되고, 상기 측면 반도체 칩은 상기 스택 반도체 칩들에 대하여 경사를 가지도록 부착될 수 있다.
일부 실시예에서, 상기 스택 반도체 칩들은 상기 스택 반도체 칩들 중 최하부에 위치하여 상기 기판 상에 부착되는 하부 스택 반도체 칩과, 상기 스택 반도체 칩들 중 최상부에 위치하는 상부 스택 반도체 칩과, 상기 하부 스택 반도체 칩 및 상기 상부 스택 반도체 칩 사이에 스택된 적어도 하나 이상의 중간 스택 반도체 칩을 포함하고, 상기 측면 반도체 칩은 상기 중간 스택 반도체 칩의 상기 일측 가장자리 영역과 수직으로 오버랩되도록 위치할 수 있다.
일부 실시예에서, 상기 스택 패키지는 상기 스택 반도체 칩들과 상기 기판을 전기적으로 연결시키는 제1 연결 부재와, 상기 측면 반도체 칩과 상기 기판을 전기적으로 연결시키는 제2 연결 부재를 더 포함하며, 상기 제1 연결 부재의 적어도 일부는 상기 접착 부재 내부에 매립될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 스택 패키지는 적어도 일측 가장자리 영역에 복수의 접속 패드들을 구비한 기판과, 적어도 일측 가장자리 영역에 복수의 스택 칩 접속 패드들을 구비하고, 상기 스택 칩 접속 패드들이 노출되도록 상기 기판 상에 계단식으로 스택된 복수의 스택 반도체 칩들과, 상면에 복수의 측면 칩 접속 패드들을 구비하고, 접착 부재를 매개로 하여 상기 스택 칩 접속 패드들이 노출된 상기 일측 가장자리 영역에 부착되는 적어도 하나 이상의 측면 반도체 칩을 포함한다.
상기 접착 부재는 상기 제1 연결 부재의 적어도 일부를 덮도록 형성될 수 있다. 또한, 상기 접착 부재는 상기 기판의 상면과 이격되도록 위치할 수 있다. 상기 접착 부재는 FOW (film over wire) 특성을 가질 수 있다. 상기 접착 부재는 상기 스택 반도체 칩들 중 최상부의 스택 반도체 칩과 이격되도록 위치할 수 있다.
일부 실시예에서, 상기 스택 반도체 칩은 메모리 소자이고, 상기 측면 반도체 칩은 로직 소자일 수 있다.
상기 측면 반도체 칩은 상기 측면 칩 접속 패드들이 위치하는 제1 가장자리 영역과, 상기 제1 가장자리 영역에 대향하는 제2 가장자리 영역을 구비하고, 상기 측면 반도체 칩의 상기 제1 가장자리 영역은 상기 제2 가장자리 영역보다 낮은 레벨에 위치할 수 있다.
상기 측면 반도체 칩의 크기는 상기 스택 반도체 칩의 크기보다 작을 수 있다.
일부 실시예에서, 상기 스택 패키지는 상기 접속 패드들 중 적어도 하나 이상의 접속 패드와 상기 스택 칩 접속 패드들을 상호 전기적으로 연결하는 제1 연결 부재와, 상기 접속 패드들 중 적어도 하나 이상의 접속 패드와 상기 측면 칩 접속 패드들을 상호 전기적으로 연결하는 제2 연결 부재를 더 포함할 수 있다.
상기 제1 연결 부재 및 상기 제2 연결 부재 중 적어도 하나는 본딩 와이어일 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 스택 패키지는 기판과, 일측 가장자리 영역에 배치된 복수의 제1 스택 칩 접속 패드들이 노출되도록 제1 방향을 따라 상기 기판 상에 계단식으로 스택된 제1 스택 반도체 칩들과, 상기 일측 가장자리 영역에 대향하는 타측 가장자리 영역에 배치된 복수의 제2 스택 칩 접속 패드들이 노출되도록 상기 제1 방향과 반대되는 제2 방향을 따라 상기 제1 스택 반도체 칩들 중 최상부의 제1 스택 반도체 칩 상에 계단식으로 스택된 제2 스택 반도체 칩들과, 접착 부재를 매개로 하여 상기 제1 스택 반도체 칩들의 노출된 상기 일측 가장자리 영역에 부착되는 제1 측면 반도체 칩을 포함한다.
상기 접착 부재는 상기 제1 스택 반도체 칩들 중 적어도 하나 이상의 제1 스택 반도체 칩의 일측 측벽을 덮도록 형성될 수 있다.
일부 실시예에서, 상기 스택 패키지는 상기 제2 스택 반도체 칩들의 노출된 상기 타측 가장자리 영역에 배치되는 제2 측면 반도체 칩을 더 포함한다.
상기 기판은 제1 가장자리 영역에 배치된 복수의 제1 접속 패드들과, 상기 기판의 상기 제1 가장자리 영역에 대향하는 제2 가장자리 영역에 배치된 복수의 제2 접속 패드들을 포함하고, 상기 제1 스택 반도체 칩들 및 상기 제1 측면 반도체 칩은 상기 복수의 제1 접속 패드들 중 적어도 하나 이상의 제1 접속 패드를 통해 상기 기판과 전기적으로 연결되며, 상기 제2 스택 반도체 칩들 및 상기 제2 측면 반도체 칩은 상기 제2 접속 패드들 중 적어도 하나 이상의 제2 접속 패드를 통해 상기 기판과 전기적으로 연결될 수 있다.
상기 스택 패키지는 상기 기판 상에서 상기 제1 스택 반도체 칩들, 상기 제2 스택 반도체 칩들, 상기 제1 측면 반도체 칩 및 상기 제2 측면 반도체 칩을 덮는 몰드부를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 스택 패키지는 측면 반도체 칩을 계단식으로 스택된 스택 반도체 칩들의 일측 가장자리 영역 상에 배치함으로써 스택 패키지의 높이 또는 단면적을 감소시킬 수 있으며, 이에 따라 반도체 디바이스의 고집적, 고용량화를 구현할 수 있다. 또한, 기판과 측면 반도체 칩 간의 거리를 줄여, 연결 부재의 저항을 감소시킴으로써 기판과 측면 반도체 칩 간의 신호 전달 효율을 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다.
도 1b는 도 1a의 B1 - B1' 선 단면도이다.
도 1c는 도 1b의 A 영역 부분 확대도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지로서, 도 1a의 B1 - B1' 선에 대응하는 선 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다.
도 5b는 도 5a의 B5 - B5' 선 단면도이다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 일 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 일부 실시예에 따른 스택 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 9는 본 발명의 일부 실시예에 따른 스택 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 10은 본 발명의 일부 실시예들에 따른 스택 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 9의 전자시스템이 SSD 장치에 적용되는 예를 보여주고 있다.
도 11은 본 발명의 일부 실시예들에 따른 스택 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다. 도 1b는 도 1a의 B1 - B1' 선 단면도이다. 도 1c는 도 1b의 A 영역 부분 확대도이다.
도 1a 내지 도 1b를 참조하면, 스택 패키지(100)는 기판(101), 기판(101) 상에 스택된 스택 반도체 칩들(110), 스택 반도체 칩들(110)에 부착된 측면 반도체 칩(130) 및 스택 반도체 칩들(110) 및 측면 반도체 칩(130)을 덮는 몰드부(190)를 포함한다.
기판(101)은 스택 반도체 칩들(110) 및 측면 반도체 칩(130)이 실장되는 기판으로서, 기판(101)은 예를 들면 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 상기 인쇄회로기판은 단면기판(single-sided PCB) 또는 양면기판(double-sided PCB)일 수 있고, 기판 내부에 하나 이상의 내부 배선 패턴을 포함한 다층기판(multi-layer PCB)일 수 있다. 나아가 상기 인쇄회로기판은 경성 인쇄회로기판(rigid-PCB) 또는 연성 인쇄회로기판(flexible-PCB)일 수 있다.
기판(101)은 기판(101) 내에 형성된 배선 패턴(미도시)과, 기판(101)의 상면에 형성되어 상기 배선 패턴에 전기적으로 연결되는 복수의 접속 패드들(102)을 포함할 수 있다.
도시하지 않았으나, 기판(101)은 기판(101)의 하면에 형성되어 상기 배선 패턴에 전기적으로 연결되는 복수의 하부 접속 패드들(미도시) 및 상기 복수의 하부 접속 패드들 상에 형성되어 스택 패키지(100)를 외부의 시스템 기판이나 메인 보드에 실장시키는 기능을 수행하는 외부 접속 부재(미도시)를 더 포함할 수도 있다.
복수의 접속 패드들(102)은 기판(101)의 상면에 도전성 물질로 형성되어, 연결 부재들(114, 134)을 통해 기판(101)과 반도체 칩들(110, 130)을 전기적으로 연결하는 역할을 수행할 수 있다. 복수의 접속 패드들(102)은 예를 들면 알루미늄(Al) 또는 구리(Cu) 등으로 형성될 수 있고, 펄스 도금 또는 직류 도금 방법을 통해 형성될 수 있다.
도 1a에 도시된 바와 같이, 복수의 접속 패드들(102)은 제1 방향(도 1a의 X 축 방향)에 교차하는 제2 방향(도 1a의 Y 축 방향)을 따라 기판(101)의 일측 가장자리 영역(E)에 상호 이격되어 배치될 수 있다. 다만, 복수의 접속 패드들(102)의 배치 구조는 이에 한정되지 않으며, 도 3에 도시된 바와 같이 복수의 가장자리 영역(Ea, Eb, 도 3 참조)에 배치될 수도 있다.
스택 반도체 칩들(110) 각각은 복수의 스택 칩 접속 패드들(112)이 배치된 일면(110T) 및 일면(110T)에 대향하는 타면(110B)을 가진다.
스택 반도체 칩들(110)은 메모리 소자 또는 로직 소자로 기능할 수 있다. 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다.
스택 반도체 칩들(110) 각각의 일면(110T)의 일측 가장자리 영역(S) 상에는 복수의 스택 칩 접속 패드들(112)이 위치한다. 구체적으로, 복수의 스택 칩 접속 패드들(112)은 스택 반도체 칩들(110) 각각의 일면(110T) 중 적어도 일측 가장자리 영역(S)에, 제2 방향(Y 축 방향)을 따라 상호 이격되어 배치될 수 있다. 이러한 스택 반도체 칩들(110)은 기판(101)의 상면 상에 각각의 복수의 스택 칩 접속 패드들(112)이 노출되도록 제1 방향(X 축 방향)을 따라 계단식으로 스택된다.
스택 반도체 칩들(110) 각각의 타면(110B)에는, 접착 부재(116)가 형성되어 있다. 접착 부재(116)는 예를 들면 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제 및 NCP(Non-Conductive Paste) 중 어느 하나로 이루어 질 수 있다.
본 실시예에서의 스택 반도체 칩들(110)은 스택 반도체 칩들(110) 각각의 일면(110T)이 제1 방향(X 축 방향) 및 제2 방향(Y 축 방향)이 이루는 평면의 법선방향인 제3 방향(도 1b의 Z 축 방향)을 향하는 페이스 업(face up) 타입으로 적층되었으나, 이에 한정되는 것은 아니다. 예를 들어, 스택 반도체 칩들(110)은 스택 반도체 칩들(110) 각각의 타면(110B)이 제3 방향(Z 축 방향)을 향하는 페이스 다운(face down) 타입으로 적층될 수도 있다. 이 경우, 스택 반도체 칩들(110)은 각각 TSV(through silicon via, 미도시)를 구비하여 상호 전기적으로 연결될 수 있다.
스택된 스택 반도체 칩들(110)은 제1 연결 부재(114)를 통해 기판(101)과 전기적으로 연결된다. 예를 들면, 스택 반도체 칩들(110)은 상호간에 제1 연결 부재(114a)를 통해 전기적으로 연결되고, 스택 반도체 칩들(110) 중 적어도 하나의 스택 반도체 칩은 제1 연결 부재(114b)를 통해 기판(101)과 전기적으로 연결될 수 있다.
일부 실시예에서, 제1 연결 부재(114)는 본딩 와이어(bonding wire)일 수 있다. 상기 본딩 와이어는 금, 은, 구리, 알루미늄, 또는 이들의 합금일 수 있다.
본 실시예에서의 제1 연결 부재(114)는 본딩 와이어로 도시되어 있으나 이에 한정되지 않고, 제1 연결 부재(114)는 기판(101)과 스택 반도체 칩들(110)을 상호 전기적으로 연결할 수 있는 모든 연결 수단 중 어느 하나일 수 있다. 예를 들어, 제1 연결 부재(114)는, 솔더 볼, 플립칩(flip-chip) 본딩 부재, 범프, 또는 TSV(though silicon via)와 같은 전도성 비아 및 이들의 조합으로 이루어질 수 있다
측면 반도체 칩(130)은 접착 부재(136)를 통해 스택된 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 부착된다. 측면 반도체 칩(130)이 일측 가장자리 영역(S) 상에 부착됨에 따라, 측면 반도체 칩(130)은 기판(101) 또는 스택 반도체 칩들(110)에 대하여 경사를 가질 수 있다. 측면 반도체 칩(130)의 크기는 스택 반도체 칩들(110) 각각의 크기보다 작을 수 있다.
일부 실시예에서, 측면 반도체 칩(130)은 측면 칩 접속 패드들(132)이 위치하는 제1 가장자리 영역(Xa)과, 제1 가장자리 영역(Xa)에 대향하는 제2 가장자리 영역(Xb)을 구비하고, 측면 반도체 칩(130)의 제1 가장자리 영역(Xa)은 제2 가장자리 영역(Xb)보다 낮은 레벨에 위치할 수 있다.
일부 실시예에서, 측면 반도체 칩(130) 및 접착 부재(136)는 스택 반도체 칩들(110) 중 최상부의 스택 반도체 칩(110x) 및 최하부의 스택 반도체 칩(110y) 중 적어도 하나와 이격되도록 위치할 수도 있다.
이러한 측면 반도체 칩(130)은 메모리 소자 또는 로직 소자일 수 있다. 한편, 스택 반도체 칩들(110) 및 측면 반도체 칩(130) 모두 메모리 소자 또는 로직 소자일 수 있고, 또는 어느 하나는 메모리 소자이고 다른 하나는 로직 소자일 수 있다. 예컨대, 스택 반도체 칩들(110)은 메모리 소자이고 측면 반도체 칩(130)은 로직 소자일 수 있다.
접착 부재(136)는 측면 반도체 칩(130)을 스택된 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 고정시키는 역할을 수행한다. 접착 부재(136)는 액상 접착제 또는 접착 필름일 수 있다. 예를 들면, 접착 부재(136)는 접착 부재(116)와 유사하게 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제 및 NCP 중 어느 하나로 이루어 질 수 있다.
일부 실시예에서, 접착 부재(136)는 FOW(Film Over Wire) 특성을 가질 수 있다.
상기 FOW 특성이란, 기판(101) 상의 스택 반도체 칩들(110) 및 제1 연결 부재(112)에 간섭 영향을 주지 않는 점도를 갖는 특성으로서, 마치 젤과 같은 특성을 의미한다. 이 경우, 접착 부재(136)는 경화되기 전에 마치 젤(gel)과 같은 특성을 갖기 때문에 자체 접착력에 의하여 일측 가장자리 영역(S) 상에 부착되고, 동시에 제1 연결 부재(112)가 접착 부재(136) 내에 내재되는 상태가 된다. 접착 부재(136) 내의 제1 연결 부재(112)는 접착 부재(136)의 자체적인 점도 특성으로 인하여 단락되는 등의 간섭을 받지 않는다.
측면 반도체 칩(130)은 제2 연결 부재(134)를 통해 기판(101)과 전기적으로 연결된다. 구체적으로, 제2 연결 부재(134)는 측면 반도체 칩(130)의 상면에 형성된 복수의 측면 칩 접속 패드들(132)와, 기판(101)의 상면에 형성된 복수의 접속 패드들(102) 중 적어도 하나 이상의 접속 패드를 연결하는 역할을 수행할 수 있다.
제2 연결 부재(134)는 기판(101)과 측면 반도체 칩(130)을 상호 전기적으로 연결할 수 있는 모든 연결 수단 중 어느 하나일 수 있다.
일부 실시예에서, 제2 연결 부재(134)는 본딩 와이어일 수 있다. 제2 연결 부재(134)가 본딩 와이어인 경우, 제2 연결 부재(134)는 도 1c에 도시된 바와 같이 본딩 범프(134x) 및 본딩 와이어(134y)로 이루어질 수 있다. 본딩 범프(134x)는 측면 반도체 칩(130)을 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 부착시키기 전에 형성될 수 있으며, 측면 반도체 칩(130)을 일측 가장자리 영역(S) 상에 부착시킨 후 형성될 수도 있다. 본 실시예에서의 본딩 범프(134x)는 측면 반도체 칩(130)의 스택 칩 접속 패드(132) 상에 형성되어 있으나, 본딩 범프(134x)는 기판(101)의 상부 접속 패드(102) 상에 형성될 수 있으며, 스택 칩 접속 패드(132) 및 상부 접속 패드(102) 모두에 형성될 수도 있다.
다른 일부 실시예에서, 도시된 바와 달리 제2 연결 부재(134)는 도전성 박막 등을 사용한 탭 본딩(TAB: tape automated bonding) 방식에 의해 형성될 수도 있다.
몰드부(190)는 기판(101) 상에서 반도체 칩들(110, 120) 및 연결 부재들(114, 134)을 덮도록 형성되어, 반도체 칩들(110, 120) 및 연결 부재들(114, 134)을 외부로부터 보호하는 역할을 수행할 수 있다.
일부 실시예에서, 몰드부(190)는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있으며, 이에 대한 상세한 설명은 도 6d를 참조하여 후술하기로 한다.
본 실시예에 따른 스택 패키지(100)는 측면 반도체 칩(130)을 스택된 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 배치함으로써, 제2 연결 부재(134)의 길이를 단축시켜 기판(101)과 측면 반도체 칩(130) 간의 신호 전달 효율을 개선할 수 있다. 또한, 측면 반도체 칩(130)을 기판(101) 상에 스택 반도체 칩들(110)과 이격되도록 배치하는 경우보다 스택 패키지(100)의 단면적을 감소시킬 수 있으며, 측면 반도체 칩(130)을 스택 반도체 칩들(110) 중 최상부의 스택 반도체 칩(110x)에 배치하는 경우보다 스택 패키지(100)의 높이를 감소시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 스택 패키지(200)는 기판(101), 기판(101) 상에 스택된 스택 반도체 칩들(110) 및 스택 반도체 칩들(110)에 부착된 측면 반도체 칩(230_1, 230_2)을 포함한다.
본 실시예에서의 측면 반도체 칩(230_1, 230_2)은 두 개의 측면 반도체 칩으로 도시되었으나, 상기 측면 반도체 칩의 개수는 이에 한정되지 않는다.
측면 반도체 칩(230_1, 230_2)은 스택된 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 상호 이격되어 부착될 수 있다. 도시하지 않았으나, 측면 반도체 칩(230_1, 230_2) 각각은 별개의 접속 부재(미도시)를 통해 일측 가장자리 영역(S) 상에 부착될 수 있다. 도 1b를 참조하여 설명한 측면 반도체 칩(130)과 유사하게, 측면 반도체 칩(230_1, 230_2)은 기판(101) 또는 스택 반도체 칩들(110)에 대하여 경사를 가질 수 있다. 측면 반도체 칩(230_1, 230_2) 각각의 크기는 스택 반도체 칩들(110) 각각의 크기보다 작을 수 있다.
본 실시예에서의 측면 반도체 칩(230_1, 230_2)은 제2 방향 (Y 축 방향)으로 나란히 정렬되도록 배치되었으나, 측면 반도체 칩(230_1, 230_2) 중 어느 하나가 제1 방향(X 축 방향)으로 쉬프트(shift)되어 어긋나도록 정렬될 수도 있다.
이러한 측면 반도체 칩(230_1, 230_2)은 메모리 소자 또는 로직 소자일 수 있다. 측면 반도체 칩(230_1) 및 측면 반도체 칩(230_2)은 서로 다른 반도체 칩일 수 있으나 이에 한정되지 않고, 측면 반도체 칩(230_1) 및 측면 반도체 칩(230_2)은 서로 동일한 반도체 칩으로 이루어질 수도 있다.
측면 반도체 칩(230_1, 230_2)은 제2 연결 부재들(234_1, 234_2)을 통해 기판(101)과 전기적으로 연결된다. 구체적으로, 제2 연결 부재(234_1)는 측면 반도체 칩(230_1)의 상면에 형성된 복수의 측면 칩 접속 패드들(232_1)와 기판(101)의 상면에 형성된 복수의 접속 패드들(102) 중 적어도 하나 이상의 접속 패드를 연결하고, 제2 연결 부재(234_2)는 측면 반도체 칩(230_2)의 상면에 형성된 복수의 측면 칩 접속 패드들(232_2)와 기판(101)의 상면에 형성된 복수의 접속 패드들(102) 중 적어도 하나 이상의 접속 패드를 연결하는 역할을 수행할 수 있다.
제2 연결 부재들(234_1, 234_2)은 예를 들면 본딩 와이어일 수 있다. 제2 연결 부재들(234_1, 234_2)은 제1 연결 부재(114)와 유사하게, 기판(101)과 측면 반도체 칩(230_1, 230_2)을 상호 전기적으로 연결할 수 있는 모든 연결 수단 중 어느 하나일 수 있다. 제2 연결 부재(234_1) 및 제2 연결 부재(234_2)는 서로 동일한 연결 수단일 수 있으나, 이에 한정되지 않는다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다. 도 3에 있어서, 도 1a 내지 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 스택 패키지(300)는 기판(301), 기판(301) 상에 스택된 스택 반도체 칩들(310) 및 스택 반도체 칩들(310)에 부착된 측면 반도체 칩들(330_1, 330_2)을 포함한다.
기판(301)은 스택 반도체 칩들(310) 및 측면 반도체 칩(330_1, 330_2)이 실장되는 기판으로서, 기판(301)은 도 1a 내지 도 1b를 참조하여 설명한 기판(101)과 유사하게 인쇄회로기판일 수 있다. 본 실시예에서의 기판(301)은 제1 가장자리 영역(Ea)에 제1 방향(X 축 방향)을 따라 상호 이격되어 배치된 복수의 접속 패드들(302_1) 및 제2 가장자리 영역(Eb)에 제2 방향 (Y 축 방향)을 따라 상호 이격되어 배치된 복수의 접속 패드들(302_2)을 구비하는 점에서 도 1a 내지 도 1b를 참조하여 설명한 기판(101)과 차이점이 있다.
복수의 상부 접속 패드들(302_1, 302_2)은 기판(301)의 상면에 도전성 물질로 형성되어, 연결 부재들(314_1, 314_2, 334_1, 334_2)을 통해 기판(101)과 반도체 칩들(310, 330_1, 330_2)을 전기적으로 연결하는 역할을 수행할 수 있다. 복수의 상부 접속 패드들(302_1, 302_2)은 예를 들면 알루미늄 또는 구리 등으로 형성될 수 있고, 펄스 도금 또는 직류 도금 방법을 통해 형성될 수 있다.
도 1a 및 도 1b를 참조하여 설명한 스택 반도체 칩들(110)과 유사하게, 스택 반도체 칩들(310)은 메모리 소자 또는 로직 소자일 수 있다.
스택 반도체 칩들(310) 각각은 제1 가장자리 영역(Sa)에 제1 방향 (X 방향)을 따라 상호 이격되어 배치된 복수의 스택 칩 접속 패드들(312_1) 및 제2 가장자리 영역(Sb)에 제2 방향 (Y 방향)을 따라 상호 이격되어 배치된 복수의 측면 칩 접속 패드들(312_2)을 구비한다. 이러한 스택 반도체 칩들(310)은 기판(301)의 상면 상에 각각의 복수의 스택 칩 접속 패드들(312_1, 312_2)이 노출되도록 계단식으로 스택된다.
스택 반도체 칩들(310)은 제1 연결 부재들(314_1, 314_2)을 통해 기판(301)과 전기적으로 연결된다. 구체적으로, 제1 연결 부재(314_1)는 스택 반도체 칩들(310)의 상면에 형성된 복수의 스택 칩 접속 패드들(312_1)와 기판(101)의 상면에 형성된 복수의 접속 패드들(302_1) 중 적어도 하나 이상의 접속 패드를 순차적으로 연결하고, 제1 연결 부재(314_2)는 스택 반도체 칩들(310)의 상면에 형성된 복수의 스택 칩 접속 패드들(312_2)와 기판(101)의 상면에 형성된 복수의 접속 패드들(302_2) 중 적어도 하나 이상의 접속 패드를 순차적으로 연결하는 역할을 수행할 수 있다.
제1 연결 부재들(314_1, 314_2)은 예를 들면 본딩 와이어일 수 있다. 제1 연결 부재들(314_1, 314_2)은 도 1a 및 도 1b를 참조하여 설명한 제1 연결 부재(114)와 유사하게, 기판(301)과 스택 반도체 칩들(310)을 상호 전기적으로 연결할 수 있는 모든 연결 수단 중 어느 하나일 수 있다. 제1 연결 부재(314_1) 및 제1 연결 부재(314_2)는 서로 동일한 연결 수단일 수 있으나, 이에 한정되지 않는다.
측면 반도체 칩들(330_1, 330_2) 각각은 스택된 스택 반도체 칩들(310)의 제1 가장자리 영역(Sa) 및 제2 가장자리 영역(Sb) 상에 상호 이격되어 부착될 수 있다. 본 실시예에서는 제1 가장자리 영역(Sa) 상에 측면 반도체 칩(330_1)이 부착되고, 제2 가장자리 영역(Sb) 상에 측면 반도체 칩(330_2)이 부착되는 경우를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 가장자리 영역(Sa) 및 제2 가장자리 영역(Sb) 중 하나의 가장자리 영역에만 측면 반도체 칩들(330_1, 330_2)이 부착될 수도 있다. 또한, 측면 반도체 칩들(330_1, 330_2) 중 하나의 측면 반도체 칩만이 가장자리 영역에 부착되고, 다른 하나의 측면 반도체 칩은 기판(301)의 상면 또는 스택 반도체 칩들(310) 중 최상부의 스택 반도체 칩의 상면 등에 부착될 수도 있다.
본 실시예에서의 측면 반도체 칩들(330_1, 330_2)은 두 개의 측면 반도체 칩으로 도시되었으나, 상기 측면 반도체 칩의 개수는 이에 한정되지 않는다.
도 1b를 참조하여 설명한 측면 반도체 칩(130)과 유사하게, 측면 반도체 칩들(330_1, 330_2)은 기판(301) 또는 스택 반도체 칩들(310)에 대하여 경사를 가질 수 있다. 측면 반도체 칩들(330_1, 330_2) 각각의 크기는 스택 반도체 칩들(310) 각각의 크기보다 작을 수 있다.
이러한 측면 반도체 칩들(330_1, 330_2)은 메모리 소자 또는 로직 소자일 수 있다. 측면 반도체 칩(330_1) 및 측면 반도체 칩(330_2)은 서로 다른 칩일 수 있으나 이에 한정되지 않고, 측면 반도체 칩(330_1) 및 측면 반도체 칩(330_2)은 서로 동일한 칩으로 이루어질 수도 있다.
측면 반도체 칩들(330_1, 330_2)은 제2 연결 부재들(334_1, 334_2)을 통해 기판(301)과 전기적으로 연결된다. 구체적으로, 제2 연결 부재(334_1)는 측면 반도체 칩(330_1)의 상면에 형성된 복수의 측면 칩 접속 패드들(332_1)와 기판(301)의 상면에 형성된 복수의 접속 패드들(302_1) 중 적어도 하나 이상의 접속 패드를 연결하고, 제2 연결 부재(334_2)는 측면 반도체 칩(330_2)의 상면에 형성된 복수의 측면 칩 접속 패드들(332_2)와 기판(301)의 상면에 형성된 복수의 접속 패드들(302_2) 중 적어도 하나 이상의 접속 패드를 연결하는 역할을 수행할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지로서, 도 1a의 B1 - B1' 선에 대응하는 선 단면도이다. 도 4에 있어서, 도 1a 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 스택 패키지(400)는 기판(401), 기판(401) 상에 스택된 제1 및 제2 스택 반도체 칩들(410, 420) 및 제1 및 제2 스택 반도체 칩들(410, 420) 각각에 부착된 제1 및 제2 측면 반도체 칩(430, 440)을 포함한다.
기판(401)은 제1 스택 반도체 칩들(410) 및 제1 측면 반도체 칩들(430_1, 330_2)이 실장되는 기판으로서, 기판(401)은 도 1a 내지 도 1b를 참조하여 설명한 기판(101)과 유사하게 인쇄회로기판일 수 있다. 본 실시예에서의 기판(401)은 일측 가장자리 영역에 제2 방향 (Y 축 방향)을 따라 상호 이격되어 배치된 복수의 접속 패드들(402_1) 및 상기 일측 가장자리 영역에 대향하는 타측 가장자리 영역에 제2 방향 (Y 축 방향)을 따라 상호 이격되어 배치된 복수의 접속 패드들(402_2)을 구비하는 점에서 도 1a 내지 도 1b를 참조하여 설명한 기판(101)과 차이점이 있다.
복수의 접속 패드들(402_1, 402_2)은 기판(401)의 상면에 도전성 물질로 형성되어, 연결 부재들(414, 424, 434, 444)을 통해 기판(401)과 반도체 칩들(410, 420, 430, 440)을 전기적으로 연결하는 역할을 수행할 수 있다.
도 1a 및 도 1b를 참조하여 설명한 제1 스택 반도체 칩들(110)과 유사하게, 제1 스택 반도체 칩들(410) 및 제2 스택 반도체 칩들(420)은 메모리 소자 또는 로직 소자일 수 있다. 제1 스택 반도체 칩들(410) 및 제2 스택 반도체 칩들(420)은 서로 동일한 반도체 칩으로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 스택 반도체 칩들(410) 각각은 일측 가장자리 영역(Sa4)에 제2 방향 (Y 방향)을 따라 상호 이격되어 배치된 복수의 제1 스택 칩 접속 패드들(412)을 구비하고, 제2 스택 반도체 칩들(420) 각각은 일측 가장자리 영역(Sa4)에 대향하는 타측 가장자리 영역(Sb4)에 제2 방향(Y 방향)을 따라 상호 이격되어 배치된 복수의 제2 스택 칩 접속 패드들(422)을 구비한다.
이러한 제1 스택 반도체 칩들(410)은 기판(401)의 상면 상에 각각의 복수의 제1 스택 칩 접속 패드들(412)이 노출되도록 제1 방향 (도 4의 X 방향)을 따라 계단식으로 스택되고, 제2 스택 반도체 칩들(420)은 제1 스택 반도체 칩들(410) 중 최상부의 제1 스택 반도체 칩 상에 각각의 복수의 제2 스택 칩 접속 패드들(422)이 노출되도록 상기 제1 방향에 반대되는 방향(도 4의 -X 방향)을 따라 계단식으로 스택된다.
제1 스택 반도체 칩들(410) 및 제2 스택 반도체 칩들(420)은 연결 부재들(414, 424)을 통해 기판(401)과 전기적으로 연결된다. 구체적으로, 제1 연결 부재(414)는 제1 스택 반도체 칩들(410)의 상면에 형성된 복수의 제1 스택 칩 접속 패드들(412)와 기판(401)의 상면에 형성된 복수의 접속 패드들(402_1) 중 적어도 하나 이상의 접속 패드를 순차적으로 연결하고, 제2 연결 부재(424)는 제2 스택 반도체 칩들(420)의 상면에 형성된 복수의 제2 스택 칩 접속 패드들(422)와 기판(401)의 상면에 형성된 복수의 접속 패드들(402_2) 중 적어도 하나 이상의 접속 패드를 순차적으로 연결하는 역할을 수행할 수 있다.
제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440) 각각은 접착 부재(436, 446)를 통해 일측 가장자리 영역(Sa4) 및 타측 가장자리 영역(Sb4) 상에 경사를 가지고 부착될 수 있다.
본 실시예에서는 일측 가장자리 영역(Sa4) 상에 제1 측면 반도체 칩(430)이 부착되고, 타측 가장자리 영역(Sb4) 상에 제2 측면 반도체 칩(440)이 부착되는 경우를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 일측 가장자리 영역(Sa4) 및 타측 가장자리 영역(Sb4) 중 하나의 가장자리 영역에만 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)이 부착될 수도 있다. 또한, 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440) 중 하나의 반도체 칩만이 가장자리 영역에 부착되고, 다른 하나의 반도체 칩은 기판(401)의 상면 등에 부착될 수도 있다. 본 실시예에서는 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)을 모두 도시하였으나, 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440) 중 어느 하나는 생략될 수도 있다.
제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)은 메모리 소자 또는 로직 소자일 수 있다. 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)은 서로 다른 반도체 칩일 수 있으나 이에 한정되지 않고, 제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)은 서로 동일한 반도체 칩으로 이루어질 수도 있다.
제1 측면 반도체 칩(430) 및 제2 측면 반도체 칩(440)은 연결 부재들(434, 444)을 통해 기판(401)과 전기적으로 연결된다. 구체적으로, 제3 연결 부재(434)는 제1 측면 반도체 칩(430)의 상면에 형성된 복수의 제1 측면 칩 접속 패드들(432)와 기판(401)의 상면에 형성된 복수의 접속 패드들(402_1) 중 적어도 하나 이상의 접속 패드를 연결하고, 제4 연결 부재(444)는 제2 측면 반도체 칩(440)의 상면에 형성된 복수의 제2 측면 칩 접속 패드들(442)와 기판(401)의 상면에 형성된 복수의 접속 패드들(402_2) 중 적어도 하나 이상의 접속 패드를 연결하는 역할을 수행할 수 있다.
본 실시예에서의 스택 패키지(400)는 제1 및 제2 스택 반도체 칩들(410, 420)을 계단식으로 스택하고, 제3 및 제2 측면 반도체 칩(430, 440)을 가장자리 영역(Sa4, Sb4)에 배치함으로써 고집적, 고용량의 스택 패키지를 제공할 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 개략적인 레이아웃을 나타낸 평면도이다. 도 5b는 도 5a의 B5 - B5' 선 단면도이다. 도 5a 및 도 5b에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5a 및 도 5b를 참조하면, 스택 패키지(500)는 기판(501), 기판(501) 상에 스택된 제1 및 제2 스택 반도체 칩들(510, 520) 및 제1 및 제2 스택 반도체 칩들(510, 520) 각각에 부착된 제3 및 제2 측면 반도체 칩(530, 540)을 포함한다.
기판(501)은 일면(501T), 일면(501T)에 대향하는 타면(501B), 일면(501T)에 형성된 복수의 접속 패드들(502), 및 일면(501T)과 타면(501B)을 관통하도록 형성된 개구부(501G)를 구비한다. 기판(501)은 도 1a 내지 도 1b를 참조하여 설명한 기판(101)과 유사하게 인쇄회로기판일 수 있다.
복수의 접속 패드들(502)은 기판(501)의 일면(501T) 상에, 개구부(501G)와 인접한 영역에서 제2 방향 (Y 축 방향)을 따라 상호 이격되어 배치된다.
복수의 접속 패드들(502)은 도전성 물질로 형성되어, 연결 부재들(514, 524, 534, 544)을 통해 기판(501)과 반도체 칩들(510, 520, 530, 540)을 전기적으로 연결하는 역할을 수행할 수 있다.
개구부(501G)는 기판(501)의 타면(501B)에 스택되는 제2 스택 반도체 칩들(520) 및 제2 측면 반도체 칩(540)과 기판(501)의 전기적 접속을 위한 통로 역할을 수행한다. 즉, 제2 스택 반도체 칩들(520)과 기판(501)을 전기적으로 연결하는 제2 연결 부재(522), 제2 측면 반도체 칩(540)과 기판(501)을 전기적으로 연결하는 제4 연결 부재(544)가 기판(501)의 타면(501B)에서 일면(501T)으로 개구부(501G)를 통과하여 연결될 수 있도록 한다.
한편, 개구부(501G)는 기판(501)의 표면 또는 내부에 형성된 배선 패턴이 형성되어 있지 않은 부분에 마련될 수 있다.
여기서, 개구부(501G)의 크기는 기판(501)의 타면(501B)에 스택되는 제2 스택 반도체 칩들(520) 및 제2 측면 반도체 칩(540)의 크기나 접속 패드들(522, 542)의 위치 등 필요에 따라 적정 크기로 선택할 수 있다. 즉, 개구부(501G)의 크기를 도 5a 및 도 5b에 도시된 바와 같이 기판(501) 타면(501B)에 위치하는 접속 패드들(522, 542)이 모두 노출될 수 있도록 할 수도 있고, 접속 패드들(522, 542) 중 일부만 노출되도록 할 수도 있다.
복수의 접속 패드들(502)은 기판(501) 일면(501T) 상의 제1 스택 반도체 칩들(510)과 개구부(501G) 사이에 형성되며, 연결 부재들(514, 524, 534, 544)을 통해 기판(501)과 반도체 칩들(510, 520, 530, 540)을 전기적으로 연결하는 기능을 수행한다.
도 1a 및 도 1b를 참조하여 설명한 제1 스택 반도체 칩들(110)과 유사하게, 제1 스택 반도체 칩들(510) 및 제2 스택 반도체 칩들(520)은 메모리 소자 또는 로직 소자일 수 있다. 제1 스택 반도체 칩들(510) 및 제2 스택 반도체 칩들(520)은 서로 동일한 반도체 칩으로 이루어질 수 있으나, 이에 한정되지 않는다.
제1 스택 반도체 칩들(510)은 제1 스택 반도체 칩들(510) 각각은 일측 가장자리 영역(Sa5)에 제2 방향 (Y 방향)을 따라 상호 이격되어 배치된 복수의 제1 스택 칩 접속 패드들(512)을 구비하고, 제2 스택 반도체 칩들(520)은 제2 스택 반도체 칩들(520) 각각의 일측 가장자리 영역(Sb5) 에 제2 방향 (Y 방향)을 따라 상호 이격되어 배치된 복수의 제2 스택 칩 접속 패드들(522)을 구비한다.
이러한 제1 스택 반도체 칩들(510)은 기판(501)의 일면(501T) 상에 각각의 복수의 제1 스택 칩 접속 패드들(512)이 노출되도록 계단식으로 스택되고, 제2 스택 반도체 칩들(520)은 기판(501)의 타면(501B) 상에 각각의 복수의 제2 스택 칩 접속 패드들(522)이 노출되도록 계단식으로 스택된다.
도시하지 않았으나, 각각의 제1 및 제2 스택 반도체 칩들(510, 520) 및 기판(501) 사이에는 접착 필름 등의 접착 부재(미도시)가 형성될 수 있다.
제1 연결 부재(514)는 제1 스택 반도체 칩들(510)의 상면에 형성된 복수의 제1 스택 칩 접속 패드들(512)와 기판(501)의 상면에 형성된 복수의 접속 패드들(502) 중 적어도 하나 이상의 접속 패드를 순차적으로 연결하고, 제2 연결 부재(524)는 제2 스택 반도체 칩들(520)의 상면에 형성된 복수의 제2 스택 칩 접속 패드들(522)과 기판(501)의 상면에 형성된 복수의 접속 패드들(502) 중 적어도 하나 이상의 접속 패드를 개구부(501G)를 통과하여 순차적으로 연결하는 역할을 수행할 수 있다.
제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540) 각각은 접착 부재(436, 446)를 통해 제1 스택 반도체 칩들(510)의 일측 가장자리 영역(Sa5) 및 제2 스택 반도체 칩들(520)의 일측 가장자리 영역(Sb5) 상에 경사를 가지고 부착될 수 있다.
본 실시예에서는 제1 스택 반도체 칩들(510)의 일측 가장자리 영역(Sa5) 상에 제1 측면 반도체 칩(530)이 부착되고, 제2 스택 반도체 칩들(520)의 일측 가장자리 영역(Sb5) 상에 제2 측면 반도체 칩(540)이 부착되는 경우를 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 스택 반도체 칩들(510)의 일측 가장자리 영역(Sa5) 및 제2 스택 반도체 칩들(520)의 일측 가장자리 영역(Sb5) 중 하나의 가장자리 영역에만 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)이 부착될 수도 있다. 또한, 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540) 중 하나의 반도체 칩만이 가장자리 영역에 부착되고, 다른 하나의 반도체 칩은 기판(501)의 상면 등에 부착될 수도 있다. 본 실시예에서는 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)을 모두 도시하였으나, 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540) 중 어느 하나는 생략될 수도 있다.
제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)은 메모리 소자 또는 로직 소자일 수 있다. 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)은 서로 다른 반도체 칩일 수 있으나 이에 한정되지 않고, 제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)은 서로 동일한 반도체 칩으로 이루어질 수도 있다.
제1 측면 반도체 칩(530) 및 제2 측면 반도체 칩(540)은 연결 부재들(534, 544)을 통해 기판(501)과 전기적으로 연결된다. 제3 연결 부재(534)는 제1 측면 반도체 칩(530)의 상면에 형성된 복수의 제1 측면 칩 접속 패드들(532)와 기판(501)의 상면에 형성된 복수의 접속 패드들(502) 중 적어도 하나 이상의 접속 패드를 연결하고, 제4 연결 부재(544)는 제2 측면 반도체 칩(540)의 상면에 형성된 복수의 제2 측면 칩 접속 패드들(542)와 기판(501)의 상면에 형성된 복수의 접속 패드들(502) 중 적어도 하나 이상의 접속 패드를 개구부(501G)를 통과하여 연결하는 역할을 수행할 수 있다.
본 실시예에서의 스택 패키지(500)는 기판(501)을 중심으로 하여 제1 및 제2 스택 반도체 칩들(510, 520)을 계단식으로 스택하고, 제3 및 제2 측면 반도체 칩(530, 540)을 가장자리 영역(Sa5, Sb5)에 배치함으로써 고집적, 고용량의 스택 패키지를 제공할 수 있다.
도 6a 내지 도 6d는 본 발명의 기술적 사상에 의한 일 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6d에 있어서, 도 1a 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6a를 참조하면, 일면(101T)에 복수의 접속 패드들(102)이 형성된 기판(101)과, 일면(110T)에 복수의 스택 칩 접속 패드들(112)이 형성된 스택 반도체 칩들(110)을 준비한다. 도시하지 않았으나, 스택 반도체 칩들(110) 각각의 타면(110B)에는 접착 부재(미도시)가 형성되어 있을 수 있다. 상기 접착 부재는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제 및 NCP 등의 액상 접착제 및 접착 필름 중 어느 하나일 수 있으며, 스핀 코팅(spin coating), 페인팅(painting) 또는 스프레잉(spraying) 등의 방법에 의해 형성될 수 있다.
그 후, 도 1a 내지 도 5b를 참조하여 설명한 바와 같이 기판(101) 상에 스택 반도체 칩들(110)을 복수의 스택 칩 접속 패드들(112)이 노출되도록 계단식으로 스택하고, 제1 연결 부재(114)를 형성한다.
한편, 스택 반도체 칩들(110) 각각의 타면(110B)에 형성된 접착 부재를 경화시키기 위한 경화 공정이 추가적으로 수행될 수도 있다. 상기 경화 공정은 예를 들면 열처리 공정, 열압착 공정 또는 UV 처리 공정 등일 수 있으며, 상기 경화 공정은 상기 접착 부재의 조성에 따라 상이해질 수 있다.
제1 연결 부재(114)의 형성 방법은 제1 연결 부재(114)의 종류에 따라서 상이해 질 수 있다.
제1 연결 부재(114)가 본딩 와이어인 경우를 예를 들면, 제1 연결 부재(114)는 포워드 폴디드 루프 모드(Forward Folded Loop Mode) 또는 리버스 루프 모드(Reverse Loop Mode) 방식으로 형성할 수 있다.
여기서, 포워드 폴디드 루프 모드(Forward Folded Loop Mode) 방식이란 제1 연결 부재(114)의 일단이 1차로 복수의 스택 칩 접속 패드들(112) 중 어느 하나에 볼 본딩(ball bonding)되고, 타단이 2차로 복수의 스택 칩 접속 패드들(112) 및 복수의 접속 패드들(102) 중 어느 하나에 스티치 본딩(stitch bonding)되는 방식을 말한다.
이와 달리, 리버스 루프 모드(Reverse Loop Mode) 방식이란 제1 연결 부재(114)의 일단이 1차로 복수의 스택 칩 접속 패드들(112) 및 복수의 접속 패드들(102) 중 어느 하나에 볼 본딩되고, 타단이 2차로 복수의 스택 칩 접속 패드들(112)에 미리 형성된 도전성 범프(stud bump, 미도시)에 스티치 본딩되는 방식을 말한다.
도 6b를 참조하면, 일면(130T)에 복수의 측면 칩 접속 패드들(132)가 형성되고, 타면(130B)에 접착층(136x)이 형성된 측면 반도체 칩(130)을 준비한다.
측면 반도체 칩(130)을 준비하는 공정은 예를 들면 일면에 복수의 측면 칩 접속 패드들(132)가 형성된 웨이퍼(미도시)를 준비하는 단계, 상기 웨이퍼의 타면에 접착층(136x)을 형성하는 단계, 상기 웨이퍼를 블레이드(blade) 등의 공정 설비로 소잉(sawing)하여 복수의 측면 반도체 칩(130)으로 분리하는 단계를 포함할 수 있다.
일부 실시예에서, 측면 반도체 칩(130)의 복수의 측면 칩 접속 패드들(132) 상에는 상술한 리버스 루프 모드 방식의 와이어 본딩 공정을 위한 도전성 범프(미도시)가 추가적으로 형성될 수도 있다.
접착층(136x)은 예를 들면 NCF, ACF, UV 필름 또는 NCP 등일 수 있으며, 접착층(136x)은 FOW 특성(도 1a 내지 도 1c의 설명 부분 참조)을 가질 수 있다.
도 6c를 참조하면, 측면 반도체 칩(130)을 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 부착하고, 제2 연결 부재(114)를 형성하여 기판(101)과 측면 반도체 칩(130)을 전기적으로 연결시킨다.
측면 반도체 칩(130)을 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 부착하는 공정은 예를 들면 픽업 툴(pick-up tool, 미도시)로 측면 반도체 칩(130)의 일면(130T)을 진공 흡착하는 단계, 측면 반도체 칩(130)이 스택 반도체 칩들(110)에 대하여 경사를 가지도록 상기 픽업 툴의 헤드를 소정 각도만큼 회전시키는 단계, 접착층(136x, 도 6b 참조)을 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 접촉시키는 단계를 포함할 수 있다.
측면 반도체 칩(130)을 부착시키는 과정에서, 접착 부재(136)가 가지는 상기 FOW 특성 의해 제1 연결 부재(112)의 적어도 일부 영역이 접착 부재(136) 내부에 매립될 수 있다.
측면 반도체 칩(130)을 부착시킨 후, 접착 부재(136)를 경화시키기 위한 경화 공정이 추가적으로 수행될 수도 있다. 상기 경화 공정은 예를 들면 열처리 공정, 열압착 공정 또는 UV 처리 공정 등일 수 있으며, 상기 경화 공정은 접착 부재(136)의 조성에 따라 상이해질 수 있다.
제2 연결 부재(114)의 형성 방법은 상술한 제1 연결 부재(114)의 형성 방법과 유사한 공정에 의해 수행될 수 있다.
도 6d를 참조하면, 기판(101) 상에서 반도체 칩들(110, 130) 및 연결 부재들(114, 134)을 덮는 몰드부(190)를 형성하여 스택 패키지(100)를 완성한다.
몰드부(190)는 주입요소(예를 들어 노즐)등에 의하여 적절한 양의 몰딩 수지가 기판(101) 상에 주입되고, 이어서 프레스와 같은 가압요소(미도시)를 사용하여 상기 몰딩 수지를 가압함으로써 형성될 수 있다.
여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 및 가압온도 및 압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다.
일부 실시예에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다. 상기 에폭시계 성형수지는 예를 들어, 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 디사이클로펜타디엔 에폭시 수지(Dicyeclopentadiene Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 페놀 노블락계 에폭시 수지(Phenol Novolac Epoxy Resin) 등일 수 있다.
일부 실시예에서, 상기 몰딩 수지는 착색제인 카본 블랙(carbon black)을 함유할 수 있다. 상기 몰딩 수지는 카본 블랙 외에도 경화제, 경화촉진제, 충진재, 난연제 등을 더 함유할 수도 있다.
상기 경화제로서는, 예를 들면 아민(Amine), 다방향족 페놀 수지(Polycyclic Aromatic Phenol Resin), 페놀 노볼락계 수지(Phenol Novolac Resin), 크레졸 노볼락계 수지(Cresol Novolac Resin), 디사이클로펜타디엔 페놀 수지(Dicyeclopentadiene Phenol Resin), 자일록계 수지, 나프탈렌계 수지 등이 사용될 수 있다.
상기 경화촉진제는 상기 에폭시계 성형수지와 상기 경화제의 경화 반응을 촉진하기 위한 촉매 성분으로서, 예를 들면 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디메틸아미노에탄올, 트리(디메틸아미노메틸)페놀 등의 3급 아민류 2-메틸이미다졸, 2-페닐이미다졸 등의 이미다졸류 트리페닐포스핀, 디페닐포스핀, 페닐포스핀 등의 유기 포스핀류 테트라페닐포스포니움 테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트 등의 테트라페닐보론염 등이 사용될 수 있다.
일부 실시예에서, 충진재로서는 실리카 충진재 등을, 난연제로서는 브롬화 에폭시 수지, 산화 안티몬, 금속 수화물 등을 사용할 수 있다.
나아가, 상기 몰딩 수지는 필요에 따라 고급 지방산, 고급 지방산 금속염, 에스테르계 왁스 등의 이형제와, 변성 실리콘 오일, 실리콘 파우더, 실리콘 레진 등의 응력 완화제 등을 더 함유할 수도 있다.
상기 몰딩 수지는 몰딩 조건에 적절한 점도를 가질 수 있다. 예를 들어, 상기 몰딩 수지는 젤과 같은 유동성 고체일 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7e에 있어서, 도 1a 내지 도 6d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7a를 참조하면, 도 6a를 참조하여 설명한 바와 같이 기판(101) 상에 스택 반도체 칩들(110)을 복수의 스택 칩 접속 패드들(112)이 노출되도록 계단식으로 스택하고, 제1 연결 부재(114)를 형성한다.
도 7b를 참조하면, 스택된 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 접착제(736x)를 도포한다.
접착제(736x)는 예를 들면, 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 고무변성 에폭시 수지 등의 에폭시 수지, 또는 트리메틸올프로판 트리아크릴레이트, 테트라메틸올 메탄 테트라아크릴레이트, 펜타에리스리톨 트리아크릴레이트, 에폭시 아크릴레이트 등의 아크릴레이트 화합물 등을 포함할 수 있다.
일부 실시예에서, 접착제(736x)는 제1 연결 부재(112)가 접착제(736x) 내부에 몰드될 수 있을 정도의 저분자 화합물을 포함할 수 있다. 예를 들어, 접착제(736x)는 크레졸 노볼락 에폭시 수지, 고상의 비스페놀 A형 에폭시 수지, 액상의 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 고무변성 에폭시 수지 등의 WPE (weight per equivalent epoxy)가 100 내지 1000인 에폭시 수지를 포함할 수 있다.
일부 실시예에서, 접착제(736x)는 경화제 또는 경화촉진제 등을 더 함유할 수도 있다.
상기 경화제로서는, 예를 들면 아민, 다방향족 페놀 수지, 페놀 노볼락계 수지, 크레졸 노볼락계 수지, 디사이클로펜타디엔 페놀 수지, 자일록계 수지, 나프탈렌계 수지 등이 사용될 수 있다.
상기 경화촉진제는 경화 반응을 촉진하기 위한 촉매 성분으로서, 예를 들면 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디메틸아미노에탄올, 트리(디메틸아미노메틸)페놀 등의 3급 아민류 2-메틸이미다졸, 2-페닐이미다졸 등의 이미다졸류 트리페닐포스핀, 디페닐포스핀, 페닐포스핀 등의 유기 포스핀류 테트라페닐포스포니움 테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트 등의 테트라페닐보론염 등이 사용될 수 있다.
도 7c를 참조하면, 일면(130T)에 복수의 측면 칩 접속 패드들(132)이 형성된 측면 반도체 칩(130)을 준비한다. 측면 반도체 칩(130)을 준비하는 공정은 도 6b를 참조하여 설명한 제조 공정과 유사한 방법에 의해 수행될 수 있다.
도 7d를 참조하면, 측면 반도체 칩(130)을 스택 반도체 칩들(110)의 일측 가장자리 영역(S) 상에 형성된 접착제(736x)에 부착하고, 제2 연결 부재(114)를 형성하여 기판(101)과 측면 반도체 칩(130)을 전기적으로 연결시킨다.
측면 반도체 칩(130)을 부착시킨 후, 접착 부재(736)를 경화시키기 위한 경화 공정이 추가적으로 수행될 수도 있다. 상기 경화 공정은 예를 들면 열처리 공정, 열압착 공정 또는 UV 처리 공정 등일 수 있으며, 상기 경화 공정은 접착 부재(736)의 조성에 따라 상이해질 수 있다.
도 7e를 참조하면, 기판(101) 상에서 반도체 칩들(110, 130) 및 연결 부재들(114, 134)을 덮는 몰드부(190)를 형성하여 스택 패키지(700)를 완성한다.
도 8은 본 발명의 일부 실시예에 따른 스택 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 8을 참조하면, 메모리 카드(10) 내에서 제어기(11)와 메모리(12)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(11)에서 명령을 내리면, 메모리(12)는 데이터를 전송할 수 있다. 제어기(11) 및/또는 메모리(12)는 본 발명의 실시예들 중 어느 하나에 따른 스택 패키지를 포함할 수 있다. 메모리(12)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(10)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card: SM), 씨큐어 디지털 카드(secure digital: SD), 미니 씨큐어 디지털 카드(mini secure digital card: mini SD), 또는 멀티 미디어 카드(multi media card: MMC)와 같은 메모리 장치에 이용될 수 있다.
도 9는 본 발명의 일부 실시예에 따른 스택 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 9를 참조하면, 전자시스템(80)은 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)를 포함할 수 있다. 전자시스템(80)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(81)는 프로그램을 실행하고, 전자시스템(80)을 제어하는 역할을 할 수 있다. 제어기(81)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(82)는 전자시스템(80)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(80)은 입/출력 장치(82)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(82)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(83)는 제어기(81)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(81)에서 처리된 데이터를 저장할 수 있다. 제어기(81) 및 메모리(83)는 본 발명의 실시예들 중 어느 하나에 따른 스택 패키지를 포함할 수 있다. 인터페이스(84)는 상기 전자시스템(80)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(81), 입/출력 장치(82), 메모리(83) 및 인터페이스(84)는 버스(85)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(80)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk: SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 스택 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 9의 전자시스템(80)이 SSD 장치(30)에 적용되는 예를 보여주고 있다.
도 10을 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(30)는 메모리 패키지(31), SSD 컨트롤러(33), DRAM(Dynamic Random Access Memory, 35) 및 메인 보드(37)을 포함할 수 있다.
메모리 패키지(31), SSD 컨트롤러(33), DRAM(35) 등은 본 발명의 실시예들 중 어느 하나에 따른 스택 패키지를 포함할 수 있다. 그러나 이에 한하지 않고, 서로 다른 모듈러스를 갖는 내부 밀봉재와 외부 밀봉재를 채용하는 다른 구조의 스택 패키지를 이용한 SSD 장치도 본 발명의 기술적 사상에 포함됨은 물론이다.
이러한 메모리 패키지(31)는 메인 보드(37) 상에 외부 접속 부재(도 1의 2400)를 통해 실장될 수 있으며, 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러(33)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(31)가 실장될 수 있다. 한편, 메모리 패키지(31)가 멀티 채널로 구성된 경우에는 메모리 패키지(31)가 4개 미만으로 감소될 수도 있다.
메모리 패키지(31)는 솔더 볼과 같은 외부 접속 부재(2400)를 통해 메인 보드(37)에 BGA (ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 실장될 수 있다.
SSD 컨트롤러(33)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(31) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러(33)는 SATA (serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러(33)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러(33)도 패키지 형태로 메인 보드(37) 상에 실장될 수 있다. SSD 컨트롤러(33)는 메모리 패키지(31)와 같이 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등으로 메인 보드(37)에 실장될 수 있다.
DRAM(35)은 보조 메모리 장치로서, SSD 컨트롤러(33)와 메모리 패키지(31) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(35) 역시 메인 보드(37)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(37)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(37)는, 예를 들면, 상면 및 하면을 갖는 코어 보드(미도시)와, 상면 및 하면 상에 각각 형성된 수지층(미도시)을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(37) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(37)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(39)가 형성될 수 있다.
도 11은 본 발명의 일부 실시예들에 따른 스택 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 11은 도 10의 전자 시스템(80)이 모바일 폰(40)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(80)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk: SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 스택 패키지
101: 기판
102: 접속 패드들
110: 스택 반도체 칩들
112: 스택 칩 접속 패드들
114: 제1 연결 부재
116: 접착 부재
130: 측면 반도체 칩
132: 측면 칩 접속 패드들
134: 제2 연결 부재
136: 접착 부재
190: 몰드부
410: 제1 스택 반도체 칩
420: 제2 스택 반도체 칩
430: 제1 측면 반도체 칩
440: 제2 측면 반도체 칩

Claims (10)

  1. 기판과,
    상기 기판 상에, 일측 가장자리 영역이 노출되도록 스택된 복수의 스택 반도체 칩들과,
    상기 스택 반도체 칩들의 노출된 상기 일측 가장자리 영역에 부착되는 적어도 하나 이상의 측면 반도체 칩과,
    상기 측면 반도체 칩의 하면에 형성되어 상기 측면 반도체 칩을 상기 스택 반도체 칩들에 부착시키도록 구성된 접착 부재를 포함하는 스택 패키지.
  2. 제1 항에 있어서,
    상기 스택 반도체 칩들은 계단식으로 스택되고,
    상기 측면 반도체 칩은 상기 스택 반도체 칩들에 대하여 경사를 가지도록 부착되는 것을 특징으로 하는 스택 패키지.
  3. 적어도 일측 가장자리 영역에 복수의 접속 패드들을 구비한 기판과,
    적어도 일측 가장자리 영역에 복수의 스택 칩 접속 패드들을 구비하고, 상기 스택 칩 접속 패드들이 노출되도록 상기 기판 상에 계단식으로 스택된 복수의 스택 반도체 칩들과,
    상면에 복수의 측면 칩 접속 패드들을 구비하고, 접착 부재를 매개로 하여 상기 스택 칩 접속 패드들이 노출된 상기 일측 가장자리 영역에 부착되는 적어도 하나 이상의 측면 반도체 칩을 포함하는 스택 패키지.
  4. 제3 항에 있어서,
    상기 접착 부재는 상기 제1 연결 부재의 적어도 일부를 덮도록 형성되는 것을 특징으로 하는 스택 패키지.
  5. 제3 항에 있어서,
    상기 접착 부재는 상기 기판의 상면과 이격되도록 위치하는 것을 특징으로 하는 스택 패키지.
  6. 제3 항에 있어서,
    상기 접착 부재는 FOW (film over wire) 특성을 가지는 접착 필름인 것을 특징으로 하는 스택 패키지.
  7. 제3 항에 있어서,
    상기 접착 부재는 상기 스택 반도체 칩들 중 최상부의 스택 반도체 칩과 이격되도록 위치하는 것을 특징으로 하는 스택 패키지.
  8. 제3 항에 있어서,
    상기 측면 반도체 칩은 상기 측면 칩 접속 패드들이 위치하는 제1 가장자리 영역과, 상기 제1 가장자리 영역에 대향하는 제2 가장자리 영역을 구비하고,
    상기 측면 반도체 칩의 상기 제1 가장자리 영역은 상기 제2 가장자리 영역보다 낮은 레벨에 위치하는 것을 특징으로 하는 스택 패키지.
  9. 제3 항에 있어서,
    상기 측면 반도체 칩의 크기는 상기 스택 반도체 칩의 크기보다 작은 것을 특징으로 하는 스택 패키지.
  10. 기판과,
    일측 가장자리 영역에 배치된 복수의 제1 스택 칩 접속 패드들이 노출되도록 제1 방향을 따라 상기 기판 상에 계단식으로 스택된 제1 스택 반도체 칩들과,
    상기 일측 가장자리 영역에 대향하는 타측 가장자리 영역에 배치된 복수의 제2 스택 칩 접속 패드들이 노출되도록 상기 제1 방향과 반대되는 제2 방향을 따라 상기 제1 스택 반도체 칩들 중 최상부의 제1 스택 반도체 칩 상에 계단식으로 스택된 제2 스택 반도체 칩들과,
    접착 부재를 매개로 하여 상기 제1 스택 반도체 칩들의 노출된 상기 일측 가장자리 영역에 부착되는 제1 측면 반도체 칩을 포함하는 스택 패키지.
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