KR20170015077A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20170015077A
KR20170015077A KR1020150177360A KR20150177360A KR20170015077A KR 20170015077 A KR20170015077 A KR 20170015077A KR 1020150177360 A KR1020150177360 A KR 1020150177360A KR 20150177360 A KR20150177360 A KR 20150177360A KR 20170015077 A KR20170015077 A KR 20170015077A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
semiconductor package
present
semiconductor
Prior art date
Application number
KR1020150177360A
Other languages
English (en)
Other versions
KR102432860B1 (ko
Inventor
구 리췬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US15/222,933 priority Critical patent/US9871016B2/en
Publication of KR20170015077A publication Critical patent/KR20170015077A/ko
Application granted granted Critical
Publication of KR102432860B1 publication Critical patent/KR102432860B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는, 기판, 기판 상에 실장되는 적어도 하나의 반도체 칩, 기판 상에 형성되고 반도체 칩을 밀봉하는 몰딩 부재, 및 몰딩 부재 내에 형성되는 격자 부재를 포함하고, 격자 부재는 제1 리브 및 제2 리브에 의해 정의되는 복수의 개구를 가지는 몸체부를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 기판의 휘어짐 현상을 완화하는 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 반도체 패키지가 소형화 및 경량화될수록 반도체 패키지의 두께는 얇아진다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 두께가 얇으면서도 신뢰성을 확보할 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 실장되는 적어도 하나의 반도체 칩; 상기 기판 상에 형성되고 상기 반도체 칩을 밀봉하는 몰딩 부재; 및 상기 몰딩 부재 내에 형성되는 격자 부재를 포함하고, 상기 격자 부재는 제1 리브 및 제2 리브에 의해 정의되는 복수의 개구를 가지는 몸체부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 격자 부재는 상기 기판으로부터 상기 몸체부까지 연장되는 복수의 지지부를 더 포함하고, 상기 지지부는 상기 몸체부를 고정하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 격자 부재는 전도성 물질이고, 상기 지지부는 상기 기판과 전기적으로 연결되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 리브 및 상기 제2 리브는 서로 실질적으로 수직으로 교차하고, 상기 지지부와 상기 몸체부는 서로 실질적으로 수직으로 만나는 것을 특징으로 한다.
예시적인 실시예들에서, 서로 이웃하는 상기 지지부 사이의 영역에 상기 개구가 적어도 하나 존재하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 개구 각각의 면적은 상기 반도체 칩의 상면의 면적보다 작은 것을 특징으로 한다.
예시적인 실시예들에서, 상기 몰딩 부재의 기계적 강도보다 상기 격자 부재의 기계적 강도가 더 큰 것을 특징으로 한다.
예시적인 실시예들에서, 상기 기판으로부터 몸체부까지의 거리는 상기 기판으로부터 상기 반도체 칩의 상면까지의 거리보다 더 큰 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지는, 기판; 상기 기판 상에 실장되는 적어도 하나의 반도체 칩; 상기 기판 상에 형성되고 상기 반도체 칩을 밀봉하는 몰딩 부재; 및 상기 몰딩 부재 내에 형성되는 격자 부재를 포함하고, 상기 격자 부재는 제1 리브 및 제2 리브에 의해 정의되는 복수의 개구를 가지는 스크린 층이 복수의 층으로 구성된 몸체부; 및 상기 몸체부를 지지하는 복수의 지지부를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 스크린 층은 제1 스크린 층 및 제2 스크린 층으로 구성되고, 상기 제1 스크린 층 및 상기 제2 스크린 층은 상기 기판과 각각 평행하도록 이격되어 존재하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 스크린 층에 존재하는 개구 및 상기 제2 스크린 층에 존재하는 개구는 엇갈려 존재하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 격자 부재는 상기 제1 스크린 층 및 상기 제2 스크린 층을 연결하는 연결부를 더 포함하고, 상기 연결부는 상기 스크린 층의 배열 방향과 실질적으로 수직으로 배열되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 스크린 층 및 상기 제2 스크린 층에 존재하는 개구의 크기는 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 이웃하는 상기 반도체 칩 사이에 상기 지지부는 적어도 하나 존재하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 기판으로부터 상기 지지부와 상기 몸체부가 맞닿는 레벨은 상기 기판으로부터 상기 반도체 칩의 상면까지의 레벨보다 높은 것을 특징으로 한다.
본 발명의 기술적 사상인 반도체 패키지에 따르면, 반도체 칩을 밀봉하는 몰딩 부재 내부에 격자 부재를 포함하여, 두께가 얇으면서도 신뢰성을 확보할 수 있는 반도체 패키지를 제공한다.
도 1은 비교예에 따른 반도체 패키지를 모식적으로 나타낸 도면이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 나타낸 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 요부를 나타낸 사시도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 일부분을 나타낸 확대 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재의 개구 배치를 나타낸 도면이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 절삭 가공한 후 하나의 반도체 패키지 형상을 나타낸 도면이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 절삭 가공한 후 하나의 반도체 패키지 형상을 나타낸 도면이다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈의 평면도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 갖는 시스템을 나타내는 구성도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 패키지 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 기판에 대한 반대 면을 의미하고, 하면이라는 것은 패키지 기판을 향하는 면을 의미한다.
본 명세서에서 설정된 제1 온도 미만의 온도는 저온과 동일한 의미로, 설정된 제2 온도 이상의 온도는 고온과 동일한 의미로 사용된다. 또한, 설정된 제1 점도 미만은 낮은 점도와 동일한 의미로, 설정된 제1 점도 이상은 높은 점도와 동일한 의미로 사용된다. 상기 설정된 제1 온도 및 상기 설정된 제1 점도는 본 발명의 실시예에서 사용되는 제1 용액의 종류에 따라 달라질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 비교예에 따른 반도체 패키지를 모식적으로 나타낸 도면이다.
도 1을 참조하면, 반도체 패키지(11)에 있어서 반도체 패키지(11) 내의 각각의 구성 부재는 서로 다른 열 팽창 계수(Coefficient of Thermal Expansion, CTE)를 가지므로 휘어짐이 일어날 수 있고, 이러한 반도체 패키지(11)의 휘어짐을 와피지(warpage) 현상이라고 한다. 예를 들어, 기판(13)과 같은 제1 구성 부재 상에 실장된 반도체 칩을 밀봉시키기 위해 몰딩 부재(15)와 같은 제2 구성 부재가 사용되고, 반도체 패키지(11)는 서로 다른 열 팽창 계수를 가지는 제1 구성 부재 및 제2 구성 부재의 열적 팽창 및 수축에 의하여 와피지 현상이 발생할 수 있다. 상기 와피지 현상은 후속의 표면 실장 공정 및 기판의 절단 공정에 영향을 미칠 수 있다.
도 1의 (a) 및 (b)는 비교예에 따른 반도체 패키지(11)의 휘어짐을 나타내는 단면도이다. 도 1의 (a) 및 (b)는 각각 기판(13)의 표면에 반도체 칩을 실장하고, 상기 기판(13) 및 상기 반도체 칩 상에 몰딩 부재(15)를 형성한 후 반도체 패키지(11)의 상태를 나타낸다.
기판(13) 및 몰딩 부재(15) 각각은 높은 온도에서 종종 큐어링(curing) 공정을 거치므로, 상기 기판(13) 및 몰딩 부재(15)는 큐어링 공정 동안 실질적으로 가열된다. 상기 가열된 온도에서, 상기 기판(13) 및 상기 몰딩 부재(15)는 서로 다른 열 팽창 계수를 가지고, 열적 팽창 및 수축에 의하여 서로 간에 영향을 미친다.
도 1의 (a) 및 (b)는 반도체 패키지(11)의 와피지 현상을 나타낸 모식도이다. 상기 반도체 패키지(11)를 구성하는 상기 기판(13) 및 상기 몰딩 부재(15)의 열 팽창 계수가 서로 다른 경우, 예를 들면, 상기 몰딩 부재(15)의 열 팽창 계수가 상기 기판(13)의 열 팽창 계수보다 큰 경우는 다음과 같다. 상온에서는 상대적으로 열 팽창 계수가 큰 상기 몰딩 부재(15)가 수축하여 상기 기판(13)에 인장 응력이 작용하게 되고, 이로 인하여 상기 기판(13)이 도 1의 (a)과 같이 중심부가 아래로 휘어진 모양으로 와피지 현상이 발생하게 된다. 고온에서는 상대적으로 열 팽창 계수가 큰 상기 몰딩 부재(15)가 팽창하여 상기 기판(13)에 압축 응력이 작용하게 되고, 이로 인하여 상기 기판(13)이 도 1의 (b)와 같이 중심부가 위로 휘어진 모양으로 와피지 현상이 발생하게 된다.
이와 반대로, 상기 몰딩 부재(15)의 열 팽창 계수가 상기 기판(13)의 열 팽창 계수보다 작은 경우는 다음과 같다. 상온에서는 상대적으로 열 팽창 계수가 작은 상기 몰딩 부재(15)가 팽창하여 상기 기판(13)에 압축 응력이 작용하게 되고, 이로 인하여 상기 기판(13)이 도 1의 (b)와 같이 중심부가 위로 휘어진 모양으로 와피지 현상이 발생하게 된다. 고온에서는 상대적으로 열 팽창 계수가 작은 상기 몰딩 부재(15)가 수축하여 상기 기판(13)에 인장 응력이 작용하게 되고, 이로 인하여 상기 기판(13)이 도 1의 (a)와 같이 중심부가 아래로 휘어진 모양으로 와피지 현상이 발생하게 된다.
즉, 어느 경우에 있어서나 상기 반도체 패키지(11)는 와피지 현상으로 인하여 상기 기판(13)이 편평하지 않고 중심부 및 주변부의 높이 차가 발생하게 된다.
이와 같이, 상기 몰딩 부재(15)의 열 팽창 계수 및 상기 기판(13)의 열 팽창 계수가 서로 다른 경우, 패키지 공정 설비에서 상기 기판(13)을 진공으로 척킹(chucking) 시, 상기 기판(13)이 패키지 공정 설비에 정확히 장착되지 않을 수 있고, 상기 기판(13)이 원하는 위치에 고정되지 않아 패키지 공정 과정 중 작업 불량 및 공정 손실을 초래할 수 있다.
더욱이, 반도체 패키지는 더욱 얇아지는 추세이고, 반도체 패키지의 와피지 현상은 계속 증가할 수 있다. 따라서, 반도체 패키지의 와피지 현상을 방지할 수 있는 새로운 해결책의 제공이 필요하다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(10)는 기판(110), 상기 기판(110) 상에 실장된 반도체 칩(120), 상기 기판(110) 상에 위치하고 상기 반도체 칩(120)을 밀봉하는 몰딩 부재(150) 및 상기 몰딩 부재(150)의 내부에 배치되는 격자 부재(140)를 포함한다.
본 발명의 실시예에 따른 반도체 패키지(10)의 기판(110)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 상기 인쇄회로기판은 단면기판(single-sided PCB) 또는 양면기판(double-sided PCB)일 수 있고, 기판 내부에 하나 이상의 내부 배선 패턴을 포함한 다층기판(multi-layer PCB)일 수 있다. 나아가 인쇄회로기판은 강성 인쇄회로기판(rigid PCB) 또는 연성 인쇄회로기판(flexible PCB)일 수 있다.
도시하지 않았으나, 인쇄회로기판은 적어도 하나 이상의 절연층 및 금속 배선층을 포함할 수 있다. 상기 금속 배선층은 인쇄회로기판에 형성된 회로 패턴으로서, 상기 금속 배선층은 예를 들면 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다. 일부 실시예에서, 금속 배선층의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금될 수도 있다.
또한, 인쇄회로기판은 상면 및 하면을 구비한 평판 구조를 가질 수 있다. 인쇄회로기판의 상면에는 도전 패드(112), 하면에는 외부 접속 패드(114)가 각각 형성될 수 있다. 인쇄회로기판은 베이스 기판의 상면에 형성되고 반도체 칩(120)과 연결되는 도전 패드(112), 베이스 기판의 상면 및 하면을 관통하여 도전 패드(112)와 외부 접속 패드(114)를 서로 연결하는 비아 콘택을 더 포함할 수 있다. 도전 패드(112) 및 외부 접속 패드(114)는, 예를 들면, 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다.
본 실시예의 도전 패드(112)는 기판(110)의 상면보다 높은 레벨에 위치하나, 이에 한정되지 않고, 상기 도전 패드(112)는 기판(110)에 매립됨으로써 기판(110)의 상면과 동일 레벨 또는 낮을 레벨에 위치할 수도 있다.
나아가, 인쇄회로기판은 도전 패드(112)와 외부 접속 패드(114)만을 노출하고, 나머지 영역을 모두 덮는 보호층을 더 포함할 수 있다. 이때, 상기 보호층은 사진 공정을 통해 패터닝이 가능한 포토 솔더 레지스트(photo solder resist)를 재질로 사용할 수 있다. 상기 보호층은 도전 패드(112)와 외부 접속 패드(114)를 부분적으로 노출시키는 SMD(solder mask define)형으로 형성할 수도 있고, 도전 패드(112)와 외부 접속 패드(114)를 전체적으로 노출시키는 NSMD(non solder mask define)형으로 형성할 수도 있다.
기판(110)은, 예를 들면, 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 유리, 감광성 액상 유전체(photosensitive liquid dielectrics), 감광성 건식 필름 유전체(photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 수지 코팅된 구리 호일(Resin coated copper foil), 열전플라스틱(Thermoplastic), 또는 가요성 수지(flexible resin)를 포함할 수 있다.
한편, 기판(110)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들어, 기판(110)은 하나의 강성 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다. 또한, 기판(110)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.
기판(110)의 하면에는 복수의 외부 접속 패드(114)가 형성되고, 복수의 외부 접속 패드(114)에 각각 솔더볼(116)이 부착될 수 있다. 외부 접속 패드(114)는, 예를 들면, 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다. 일부 실시예에서, 외부 접속 패드(114)의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금될 수도 있다.
반도체 칩(120)은 기판(110)의 상면에 실장된다. 반도체 칩(120)은 메모리, 로직, 마이크로 프로세서, 아날로그 소자, 디지털 시그널 프로세서(digital signal processor), 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 또한, 반도체 칩(120)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 갖는 멀티-칩(multi-chip)일 수도 있다. 예를 들어, 적어도 두 개 이상의 반도체 칩들이 모두 동일한 종류의 메모리 소자일 수도 있고, 두 개 이상의 반도체 칩 중 하나는 메모리 소자이고, 다른 하나는 마이크로 컨트롤러(Micro-controller) 소자일 수 있다.
반도체 칩(120)은 도시된 바와 같이 와이어 본딩 방식으로 실장되거나, 솔더볼 본딩 방식(도 10 참조)으로 실장될 수 있다.
본 실시예에서와 같이, 반도체 칩(120)이 와이어 본딩 방식으로 실장될 경우, 반도체 칩(120)은 기판(110)의 상면에 접착 테이프 등을 통해 부착되고, 반도체 칩(120)과 기판(110)은 본딩 와이어(130)를 통해 전기적으로 연결된다. 예를 들어, 본딩 와이어(130)의 일단은 기판(110)의 상면에 형성된 도전 패드(112)에 연결되고, 타단은 반도체 칩(120) 상에 형성된 칩 도전 패드(122)에 연결되어, 반도체 칩(120)과 기판(110)을 전기적으로 연결할 수 있다.
일부 실시예에서, 본딩 와이어(130)는 금(Au) 또는 알루미늄(Al) 와이어로 형성될 수 있으며, 본딩 와이어(130)는 볼 접속(ball bonding) 및 쐐기 접속(wedge bonding) 중 어느 하나의 모양을 가질 수 있다.
일부 실시예에서, 본딩 와이어(130)는 열 압착(thermo compression) 접속 및 초음파(ultra sonic) 접속 중 어느 하나의 방법에 의해 결속될 수 있으며, 열 압착 접속 및 초음파 접속 방법을 혼합한 열 음파(thermo sonic) 접속 방법에 의해 연결될 수도 있다.
몰딩 부재(150)는 반도체 칩(120)과 본딩 와이어(130)를 기판(110)의 상면에서 밀봉하여, 반도체 칩(120)과 본딩 와이어(130)를 외부 환경의 위험 요소들로부터 보호하는 역할을 수행한다.
몰딩 부재(150)는 주입 공정에 의하여 적절한 양의 몰딩 수지가 반도체 칩(120) 상에 주입되고, 경화 공정을 통해 반도체 패키지(10)의 외형을 형성한다. 필요에 따라 프레스와 같은 가압 공정에서 상기 몰딩 수지에 덮인 반도체 칩(120)에 압력을 가하여 반도체 패키지(10)의 외형을 형성한다.
여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 및 가압 온도 및 압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다.
일부 실시예에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 상기 에폭시계 성형 수지는 예를 들어, 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 디사이클로펜타디엔 에폭시 수지(Dicyeclopentadiene Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 페놀 노블락계 에폭시 수지(Phenol Novolac Epoxy Resin) 등일 수 있다.
일부 실시예에서, 상기 몰딩 수지는 착색제인 카본 블랙(carbon black)을 함유할 수 있다. 한편, 상기 몰딩 수지는 착색제로서 카본 블랙(carbon black) 외에도 경화제, 경화촉진제, 충진제, 난연제 등을 더 함유할 수도 있다.
상기 경화제로서는, 예를 들면 아민(Amine), 다방향족 페놀 수지(Polycyclic Aromatic Phenol Resin), 페놀 노볼락계 수지(Phenol Novolac Resin), 크레졸 노볼락계 수지(Cresol Novolac Resin), 디사이클로펜타디엔 페놀 수지(Dicyeclopentadiene Phenol Resin), 자일록계 수지, 나프탈렌계 수지 등이 사용될 수 있다.
상기 경화촉진제는 상기 에폭시계 성형 수지와 상기 경화제의 경화 반응을 촉진하기 위한 촉매 성분으로서, 예를 들면 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디메틸아미노에탄올, 트리(디메틸아미노메틸)페놀 등의 3급 아민류 2-메틸이미다졸, 2-페닐이미다졸 등의 이미다졸류 트리페닐포스핀, 디페닐포스핀, 페닐포스핀 등의 유기 포스핀류 테트라페닐포스포니움 테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트 등의 테트라페닐보론염 등이 사용될 수 있다.
일부 실시예에서, 충진제로서는 실리카 충진제 등을, 난연제로서는 브롬화 에폭시 수지, 산화 안티몬, 금속 수화물 등을 사용할 수 있다.
나아가, 상기 몰딩 수지는 필요에 따라 고급 지방산, 고급 지방산 금속염, 에스테르계 왁스 등의 이형제와, 변성 실리콘 오일, 실리콘 파우더, 실리콘 수지 등의 응력 완화제 등을 더 함유할 수도 있다.
상기 몰딩 수지는 몰딩 조건에 적절한 점도를 가질 수 있다. 예를 들어, 상기 몰딩 수지는 젤과 같은 유동성 고체일 수 있다.
격자 부재(140)는 몸체부 및 지지부를 포함하고, 상기 몸체부는 다수의 개구를 가지도록 구성될 수 있다. 상기 몰딩 부재(150) 내부에 다수의 개구를 포함하는 격자 부재(140)를 형성함으로써, 상기 몰딩 부재(150)를 다수의 블록으로 나눌 수 있다. 상기 격자 부재(140)는 상기 몰딩 부재(150)의 열적 팽창 및 수축을 억제하고 따라서 반도체 패키지(10)의 와피지 현상을 완화할 수 있다. 또한, 상기 격자 부재(140)는 상기 몰딩 부재(150)에 비하여 기계적 강도가 우수한 물질, 예를 들어, 금속으로 구성될 수 있으므로, 반도체 패키지(10)의 와피지 현상을 완화할 수 있다. 상기 격자 부재(140)에 대하여는 도 3에서 자세히 살펴보도록 한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 나타낸 도면이다.
도 3을 참조하면, 도 2의 X 영역에 존재하는 본 발명의 실시예에 따른 반도체 패키지의 격자 부재(140)는 몸체부(143) 및 상기 몸체부(143)를 지지하는 지지부(145)를 포함할 수 있다. 상기 몸체부(143)는 제1 방향으로 형성되는 제1 리브(143A) 및 상기 제1 방향과 수직하는 제2 방향으로 상기 제1 리브(143A)와 교차하는 제2 리브(143B) 및 제1 리브(143A) 및 제2 리브(143B)로 정의되는 개구(143C)를 포함할 수 있다.
상기 복수의 제1 리브(143A)는 서로 평행하고, 각각은 서로 이격되고 간격이 일정하게 배치될 수 있다. 상기 제1 리브(143A)는 제1 방향으로 연장될 수 있다. 상기 복수의 제2 리브(143B)는 서로 평행하고, 각각은 서로 이격되고 간격이 일정하게 배치될 수 있다. 상기 제2 리브(143B)는 제2 방향으로 연장될 수 있다. 상기 제1 리브(143A) 및 상기 제2 리브(143B)는 복수의 개구(143C)를 형성하도록 수직으로 교차할 수 있다. 지지부(145)는 몸체부(143)로부터 상기 제1 방향 및 상기 제2 방향과 각각 수직하는 제3 방향으로 연장될 수 있고, 몸체부(143)를 지지하기 위해 몸체부(143)의 제1 리브(143A) 및 제2 리브(143B)와 접합할 수 있다. 상기 지지부(145)에 의하여 상기 몸체부(143)는 상기 몰딩 부재(150, 도 2 참조) 내부의 일정한 위치에 배치될 수 있다.
본 발명의 실시예에 따르면, 격자 부재(140)는 단단한 물질 및/또는 전도성의 물질로 형성될 수 있다. 전도성 물질로 형성된 격자 부재(140)는 접지 후에 전자파 간섭을 억제하는 기능을 가질 수 있다. 단단한 물질로 형성된 격자 부재(140)는 반도체 패키지(10)의 기계적 강도를 증가시킬 수 있다. 또한, 격자 부재(140)는 열 전도성이 우수한 물질로 형성될 수 있으며, 격자 부재(140)가 더 좋은 열 전도성을 가진다면, 반도체 패키지(10)의 열적 순환을 향상시킬 수 있다.
격자 부재(140)는 반도체 패키지에서 발생된 전자파가 방출되어 전자 장치에 실장된 다른 전자 부품에 전자파 간섭(Electro-Magnetic Interference, EMI)을 줄 수 있는 것을 방지하기 위한 기능을 수행할 수 있다. 전자파 간섭으로 인해 반도체 패키지가 실장된 전자 장치에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성이 저하된다. 최근에 개발된 반도체 패키지, 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지의 경우 전자파 방출로 인한 전자파 간섭의 문제는 더욱 심각해지고 있다. 따라서, 격자 부재(140)는 본 발명의 실시예에 따른 반도체 패키지를 동작시킬 경우 반도체 패키지의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 억제하는 기능을 수행할 수 있다.
상기 격자 부재(140)는 기판(110)의 접지 패드와 전기적으로 연결되도록 형성될 수 있다. 이러한 공정을 통하여 격자 부재(140)를 외부와 접지시킴으로써 전자파 간섭을 억제시킬 수 있다.
즉, 상기 격자 부재(140)는 반도체 패키지에서 발생하는 와피지 현상을 완화함은 물론, 전자파 간섭을 억제하는 기능을 수행할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 요부를 나타낸 사시도이다.
도 4를 참조하면, 도 2의 X 영역을 3차원으로 확대하여, 격자 부재(140)를 반도체 칩(120)이 실장되어 있는 기판(110)의 상면에 지지부(145)를 이용하여 배치하는 모습을 몰딩 부재(150, 도 2 참조)를 제외하고 나타낸 형상이다. 상기 반도체 칩(120) 상에 위치하는 격자 부재(140)는 앞서 살핀 바와 같이, 몸체부(143) 및 지지부(145)를 포함할 수 있다. 자세히 살펴보면, 격자 부재(140)의 지지부(145)는 반도체 칩(120)이 실장된 기판(110)의 상면에 형성된 접지 패드에 접촉될 수 있다. 상기 지지부(145)를 통하여 격자 부재(140)의 몸체부(143)는 반도체 칩(120) 상에 일정 거리를 이격하여 고정될 수 있다. 격자 부재(140)는 기판(110) 상의 접지 패드와 접촉되도록 배치될 수 있다. 따라서 상기 격자 부재(140)가 전도성을 가지는 물질로 제작되는 경우, 전자파 간섭을 억제하는 역할을 수행할 수 있다.
또한, 상기 제2 방향으로 이웃하는 지지부(145) 사이의 간격은 상기 기판(110) 상에 실장되는 반도체 칩(120)의 제2 방향의 한 변의 길이보다 길 수 있다. 따라서 하나의 반도체 칩(120)은 상기 제2 방향으로 이웃하는 지지부(145) 사이에 위치할 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 예를 들면, 두 개 이상의 반도체 칩(120)들이 상기 제2 방향으로 이웃하는 지지부(145) 사이에 위치할 수 있다.
본 발명의 실시예에 따른 반도체 패키지에서 본딩 와이어(130)를 통하여 기판(110) 상의 도전 패드(112)와 반도체 칩(120) 상의 칩 도전 패드(122)가 전기적으로 연결되는 경우, 제2 방향으로 이웃하는 지지부(145) 사이에는 반도체 칩(120) 및 도전 패드(112)가 위치할 수 있다.
지지부(145)의 높이, 예를 들면, 반도체 칩(120)이 실장된 기판(110)의 상면으로부터 몸체부(143)까지의 제3 방향으로의 거리는 반도체 칩(120)의 제3 방향으로의 두께보다 클 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 예를 들면, 몰딩 부재(150, 도 2 참조) 내부에 있는 지지부(145)에 의해 지지되는 몸체부(143)의 배치를 보장할 수 있는 높이라면, 어떠한 높이도 가능하다.
본 발명의 실시예에 따른 반도체 패키지에서 본딩 와이어(130)를 통하여 기판(110) 상의 도전 패드(112)와 반도체 칩(120) 상의 칩 도전 패드(122)가 전기적으로 연결되는 경우, 지지부(145)의 높이는 본딩 와이어(130)의 루핑(looping) 특성을 고려하여 선택될 수 있다. 즉, 상기 본딩 와이어(130)와 격자 부재(140)가 맞닿지 않도록 지지부(145)의 높이가 선택될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(20)는 복수의 몸체부(143)를 가지는 격자 부재(140)를 포함할 수 있다. 앞서 설명한 반도체 패키지와 동일하게 반도체 패키지(20)는 기판(110), 상기 기판(110) 상에 위치한 반도체 칩(120), 상기 기판(110) 상에 위치하고 상기 반도체 칩(120)을 밀봉하는 몰딩 부재(150) 및 상기 몰딩 부재(150)의 내부에 배치되는 격자 부재(140)를 포함한다. 상기 반도체 칩(120)이 와이어 본딩 방식으로 실장될 경우, 반도체 칩(120)은 기판(110)의 상면에 접착 테이프 등을 통해 부착되고, 반도체 칩(120)과 기판(110)은 본딩 와이어(130)를 통해 전기적으로 연결된다. 예를 들어, 본딩 와이어(130)의 일단은 기판(110)에 형성된 도전 패드(112)에 연결되고, 타단은 반도체 칩(120) 상에 형성된 칩 도전 패드(122)에 연결되어, 반도체 칩(120)과 기판(110)을 전기적으로 연결할 수 있다. 기판(110)의 하면에는 복수의 외부 접속 패드(114)가 형성될 수 있고, 상기 복수의 외부 접속 패드(114)에는 각각 솔더볼(116)이 부착될 수 있다. 이에 대한 내용은 앞서 설명한 내용과 동일하므로, 여기서는 자세한 설명은 생략하도록 한다.
상기 복수의 몸체부(143)는 각각 서로 다른 층으로 분리되고, 기판(110)의 상면과 평행하게 배열될 수 있다. 서로 다른 층에 형성된 몸체부(143)의 개구는 기판(110)의 상면과 수직하는 방향으로 서로 엇갈리게 배치될 수 있다. 상기 복수의 몸체부(143)는 각각 일정 거리 이격하여 배치될 수 있다. 격자 부재(140)는 반도체 패키지(20)의 와피지 현상 및 전자파 간섭을 방지하기 위하여 적절한 수의 몸체부(143)를 포함할 수 있으며, 도면에는 2층으로 구성된 몸체부(143)를 도시하였으나, 이에 한정되는 것은 아니고, 3층 이상의 몸체부(143)로 구성될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 일부분을 나타낸 확대 단면도이다.
도 6을 참조하면, 도 5의 Y 영역을 확대하여 보면, 격자 부재(140)의 서로 다른 층에 형성된 몸체부(143)의 개구는 엇갈리게 배치될 수 있고, 몰딩 부재(150)는 더욱 독립적인 블록을 가지는 구조물로 형성될 수 있다. 상기 몰딩 부재(150)를 독립적인 블록을 가지는 구조물로 나누는 것은 반도체 패키지의 와피지 현상을 완화하기 위함이다. 반도체 패키지(20)는 복수의 몸체부(143)를 지지부(145)에 의하여 하나로 연결되게 형성할 수 있다. 복수의 몸체부(143)가 기판(110)의 상면과 수직하는 방향으로 일정한 거리만큼 이격되어 배치되는 것도 가능하다. 격자 부재(140)가 복수의 몸체부(143)를 포함하는 경우, 복수의 지지부(145)는 제1 지지부(145_1) 및 제2 지지부(145_2)를 포함할 수 있다. 상기 제1 지지부(145_1)는 반도체 칩(120)이 형성된 기판(110)의 상면으로부터 제1 몸체부(143_1)까지 연장되고, 제1 몸체부(143_1)를 지지하기 위해 제1 몸체부(143_1)의 제1 리브 및/또는 제2 리브를 고정한다.
제2 지지부(145_2)는 제1 지지부(145_1)와 엇갈려 형성될 수 있다. 즉 상기 복수의 몸체부(143)에 형성된 개구들이 엇갈려 존재하므로, 이에 맞추어 엇갈려 존재할 수 있다. 상기 제2 지지부(145_2)를 통하여 상기 제2 몸체부(143_2)는 상기 제1 몸체부(143_1)에 전기적으로 연결될 수 있다. 상기 제2 지지부(145_2)는 상기 제2 몸체부(143_2)를 지지할 수 있는 수로 형성될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재의 개구 배치를 나타낸 도면이다.
도 7을 참조하면, 복수의 몸체부(143)를 가지는 격자 부재를 개구의 배치를 중심으로 하여 위에서 내려다본 모습을 나타낸다. 상기 격자 부재의 몸체부(143)에 형성된 개구의 배열은 도면에서와 같이 서로 엇갈리도록 형성될 수 있다. 도 7의 (a)에서와 같이, 제1 몸체부에 형성된 제1 개구들(143C_1)이 열을 이루어 형성되고, 이웃하는 제2 몸체부에 형성된 제2 개구들(143C_2)이 다른 열을 이루어 형성될 수 있다. 또는 도 7의 (b)에서와 같이, 제1 몸체부에 형성된 제1 개구들(143C_1)이 격자 무늬를 이루어 형성되고 이웃하는 제2 몸체부에 형성된 제2 개구들(143C_2)이 다른 격자 무늬를 이루어 형성될 수 있다.
몰딩 부재는 일반적으로 유동성 고체의 몰딩 수지를 주입 공정으로 형성하는 것이므로, 상기 몰딩 부재를 형성할 시 반도체 패키지의 종류에 따라 몰딩 부재가 빈 공간 없이 형성될 수 있도록 상기 격자 부재의 개구의 위치를 변형할 수 있다. 도면에서는 예시적인 실시예를 도시하였으나, 이에 한정되는 것은 아니고, 개구의 배치는 여러 가지 경우가 가능할 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 반도체 칩(120)이 실장된 기판(110)을 먼저 준비한다. 반도체 칩(120)은 기판(110)에 본딩 와이어(130)를 통하여 전기적으로 연결될 수 있다. 자세히 살펴보면, 반도체 칩(120)은 먼저 기판(110) 상에 실장되고, 그 후 반도체 칩(120)과 기판(110) 사이에 전기적인 연결을 위하여 반도체 칩(120)이 실장되는 기판(110)의 상면 상에 형성된 도전 패드(112) 및 반도체 칩(120)의 상면에 형성된 칩 도전 패드(122)를 본딩 와이어(130)를 통하여 연결할 수 있다. 상기 기판(110)의 하면에는 외부 접속 패드(114)가 포함될 수 있다.
도 8b를 참조하면, 격자 부재(140)를 반도체 칩(120)이 실장되어 있는 기판(110)의 상면에 배치한다. 상기 반도체 칩(120) 상에 위치하는 격자 부재(140)는 몸체부 및 지지부를 포함할 수 있다. 자세히 살펴보면, 격자 부재(140)의 지지부는 반도체 칩(120)이 실장된 기판(110)의 상면에 접할 수 있고, 격자 부재(140)의 몸체부는 반도체 칩(120)과 일정 거리만큼 이격되어 위치할 수 있다.
도 8c를 참조하면, 몰딩 부재(150)는 상기 반도체 칩(120) 및 격자 부재(140)를 밀봉하기 위하여 기판(110)의 상면을 덮도록 형성된다. 자세히 살펴보면, 에폭시 수지와 같은 유동성 몰딩 수지를 주입 공정 및 경화 공정을 거친다. 상기 기판(110)의 하면에 존재하는 외부 접속 패드(114)에 솔더볼(116, 도 2 참조)을 부착하여 반도체 패키지(10, 도 2 참조)가 완성된다.
도 9a 내지 도 9c는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9a를 참조하면, 반도체 칩(120)이 실장된 기판(110)을 먼저 준비한다. 반도체 칩(120)은 기판(110)에 본딩 와이어(130)를 통하여 전기적으로 연결될 수 있다. 자세히 살펴보면, 반도체 칩(120)은 먼저 기판(110) 상에 실장되고, 그 후 반도체 칩(120)과 기판(110) 사이에 전기적인 연결을 위하여 반도체 칩(120)이 실장되는 기판(110)의 상면 상에 형성된 도전 패드(112) 및 반도체 칩(120)의 상면에 형성된 칩 도전 패드(122)를 본딩 와이어(130)를 통하여 연결할 수 있다. 상기 기판(110)의 하면에는 외부 접속 패드(114)가 포함될 수 있다.
도 9b를 참조하면, 반도체 칩(120)이 실장된 기판(110)은 제1 밀봉 기판(210) 상에 제공되고, 격자 부재(140)는 제1 밀봉 기판(210)과 마주하는 제2 밀봉 기판(220)에 제공된다. 상기 기판(110) 상에 반도체 칩(120)과 대면하는 격자 부재(140)가 위치할 수 있다. 격자 부재(140)의 지지부는 기판(110)과 맞닿아 있고, 반도체 칩(120)은 격자 부재(140)와 대면하고 있다. 상기 격자 부재는 복수의 몸체부를 포함할 수 있다.
격자 부재(140)는 몸체부에 형성된 장착 홀을 이용하여 제2 밀봉 기판(220)에 장착되어 고정될 수 있다. 즉, 제2 밀봉 기판(220) 상에 격자 부재(140)가 위치할 수 있다. 제1 밀봉 기판(210) 및 제2 밀봉 기판(220)은 몰딩 수지의 주입 공정을 순차적으로 수행할 때 이용되는 기판일 수 있다.
도 9c를 참조하면, 몰딩 부재(150)는 제1 밀봉 기판(210) 및 제2 밀봉 기판(220)의 사이에 반도체 칩(120) 및 격자 부재(140)를 밀봉하기 위하여 기판(110) 상에 형성될 수 있다. 자세히 살펴보면, 에폭시 수지와 같은 유동성 몰딩 수지를 주입 공정 및 경화 공정을 거쳐 완성된다. 몰딩 부재(150)가 경화 공정을 거쳐 경화가 완료된 후, 상기 제1 밀봉 기판(210) 및 제2 밀봉 기판(220)을 제거한다. 상기 기판(110)의 하면에 존재하는 외부 접속 패드(114)에 솔더볼(116, 도 5 참조)을 부착하여 반도체 패키지(20, 도 5 참조)가 완성된다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 나타낸 도면이다.
도 10을 참조하면, 본 발명의 실시예에서의 반도체 패키지(30)는 반도체 칩(120)을 솔더볼 본딩 방식으로 기판(110)에 전기적으로 연결하고, 몰딩 부재(150)의 내부에 격자 부재(140)를 포함할 수 있다. 앞서 설명한 반도체 패키지와 동일하게 본 발명의 실시예에 따른 반도체 패키지(30)는 기판(110), 상기 기판(110) 상에 위치한 반도체 칩(120), 상기 기판(110) 상에 위치하고 상기 반도체 칩(120)을 밀봉하는 몰딩 부재(150) 및 상기 몰딩 부재(150)의 내부에 배치되는 격자 부재(140)를 포함한다. 상기 반도체 칩(120)이 솔더볼 본딩 방식으로 실장될 경우, 반도체 칩(120)은 기판(110)의 상면에 칩 본딩 솔더볼(135)을 통해 부착되고, 반도체 칩(120)과 기판(110)은 칩 본딩 솔더볼(135)을 통해 전기적으로 연결된다. 예를 들어, 칩 본딩 솔더볼(135)의 일단은 기판(110)의 상면에 형성된 도전 패드(112)에 연결되고, 타단은 반도체 칩(120)의 하면에 형성된 칩 도전 패드(122)에 연결되어, 반도체 칩(120)과 기판(110)을 전기적으로 연결할 수 있다. 기판(110)의 하면에는 복수의 외부 접속 패드(114)가 형성될 수 있고, 상기 복수의 외부 접속 패드(114)에는 각각 솔더볼(116)이 부착될 수 있다. 나머지 반도체 패키지의 내용은 앞서 설명한 내용과 동일하므로, 여기서는 자세한 설명은 생략하도록 한다.
도 11은 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 절삭 가공한 후 하나의 반도체 패키지 형상을 나타낸 도면이다.
도 11을 참조하면, 기판(110, 도 2 참조)에 복수의 반도체 칩(120, 도 2 참조)을 실장하고 몰딩 부재(150, 도 2 참조)로 밀봉하는 반도체 패키지(10, 도 2 참조)는 최종적으로 절삭 가공을 거쳐 하나의 반도체 패키지(10P) 형태로 제조된다. 상기 절삭 가공은 다이싱 레인(dicing lane)을 따라 진행된다.
도면은 하나의 반도체 패키지(10P)의 단면도를 나타낸다. 상기 하나의 반도체 패키지(10P)는 기판의 일부(110P)에 실장된 반도체 칩(120), 상기 반도체 칩(120)을 기판 일부(110P)와 전기적으로 연결하는 본딩 와이어(130), 상기 반도체 칩(120)을 밀봉하는 몰딩 부재 일부(150P) 및 상기 몰딩 부재 일부(150P)의 내부에 위치하는 격자 부재 일부(140P)를 포함하고 있다. 상기 기판의 일부(110P)의 하면에는 복수의 외부 접속 패드(114)가 형성될 수 있고, 상기 복수의 외부 접속 패드(114)에는 각각 솔더볼(116)이 부착될 수 있다.
여기서, 상기 하나의 반도체 칩(120)은 격자 부재 일부(140P)에 의해 둘러싸이도록 배치될 수 있다. 격자 부재 일부(140P) 중 지지부는 상기 기판 일부(110P)와 전기적으로 연결되도록 접촉할 수 있다. 즉, 반도체 칩(120) 주위에 적어도 하나의 지지부를 포함하도록 하나의 반도체 패키지(10P)를 구성할 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 격자 부재를 포함하는 반도체 패키지를 절삭 가공한 후 하나의 반도체 패키지 형상을 나타낸 도면이다.
도 12를 참조하면, 기판(110, 도 5 참조)에 복수의 반도체 칩(120, 도 5 참조)을 실장하고 몰딩 부재(150, 도 5 참조)로 밀봉하는 반도체 패키지(20, 도 5 참조)는 최종적으로 절삭 가공을 거쳐 하나의 반도체 패키지(20P) 형태로 제조된다.
상기 하나의 반도체 패키지(20P)는 기판의 일부(110P)에 실장된 반도체 칩(120), 상기 반도체 칩(120)을 기판 일부(110P)와 전기적으로 연결하는 본딩 와이어(130), 상기 반도체 칩(120)을 밀봉하는 몰딩 부재 일부(150P) 및 상기 몰딩 부재 일부(150P)의 내부에 위치하는 복수의 몸체부를 가지는 격자 부재 일부(140P)를 포함하고 있다. 상기 기판의 일부(110P)의 하면에는 복수의 외부 접속 패드(114)가 형성될 수 있고, 상기 복수의 외부 접속 패드(114)에는 각각 솔더볼(116)이 부착될 수 있다. 나머지 하나의 반도체 패키지의 내용은 앞서 설명한 내용과 동일하므로, 여기서는 자세한 설명은 생략하도록 한다.
도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 포함하는 반도체 모듈의 평면도이다.
도 13을 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)를 포함한다.
상기 복수의 반도체 패키지(1120)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 복수의 반도체 패키지(1120)는 도 2, 도 5, 및/또는 도 10에 예시한 반도체 패키지(10, 20, 30)를 포함할 수 있다. 따라서, 두께가 얇으면서도 신뢰성이 확보된 반도체 패키지(10, 20, 30)를 포함하는 메모리 모듈(1100)이 제공된다.
상기 모듈 기판(1110)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 상기 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 13에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 제조 방법으로 제조된 반도체 패키지를 갖는 시스템을 나타내는 구성도이다.
도 14를 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다.
상기 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
상기 제어기(1210)는 상기 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로컨트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
상기 입/출력 장치(1220)는 상기 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 시스템(1200)은 상기 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입/출력 장치(1220)는, 예를 들면, 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
상기 기억 장치(1230)는 상기 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 상기 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1230)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 기억 장치(1230)는 도 2, 도 5, 및/또는 도 10에 예시한 반도체 패키지(10, 20, 30)를 포함할 수 있다. 따라서, 두께가 얇으면서도 신뢰성이 확보된 반도체 패키지(10, 20, 30)를 포함하는 기억 장치(1230)가 제공된다.
상기 인터페이스(1240)는 상기 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다.
상기 시스템(1200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지 제조 방법으로 제조된 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
도 15를 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
상기 기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(1310)는 본 발명의 일 실시예에 따른 반도체 패키지를 포함할 수 있다. 예를 들면, 상기 기억 장치(1310)는 도 2, 도 5, 및/또는 도 10에 예시한 반도체 패키지(10, 20, 30)를 포함할 수 있다. 따라서, 두께가 얇으면서도 신뢰성이 확보된 반도체 패키지(10, 20, 30)를 포함하는 기억 장치(1310)가 제공된다.
상기 메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 상기 기억 장치(1310)에 데이터를 저장할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 반도체 칩
130: 본딩 와이어
140: 격자 부재
150: 몰딩 부재

Claims (10)

  1. 기판;
    상기 기판 상에 실장되는 적어도 하나의 반도체 칩;
    상기 기판 상에 형성되고 상기 반도체 칩을 밀봉하는 몰딩 부재; 및
    상기 몰딩 부재 내에 형성되는 격자 부재를 포함하고,
    상기 격자 부재는 제1 리브 및 제2 리브에 의해 정의되는 복수의 개구를 가지는 몸체부를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 격자 부재는 상기 기판으로부터 상기 몸체부까지 연장되는 복수의 지지부를 더 포함하고,
    상기 지지부는 상기 몸체부를 고정하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 격자 부재는 전도성 물질이고,
    상기 지지부는 상기 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    서로 이웃하는 상기 지지부 사이의 영역에 상기 개구가 적어도 하나 존재하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 개구 각각의 면적은 상기 반도체 칩의 상면의 면적보다 작은 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 몰딩 부재의 기계적 강도보다 상기 격자 부재의 기계적 강도가 더 큰 것을 특징으로 하는 반도체 패키지.
  7. 기판;
    상기 기판 상에 실장되는 적어도 하나의 반도체 칩;
    상기 기판 상에 형성되고 상기 반도체 칩을 밀봉하는 몰딩 부재; 및
    상기 몰딩 부재 내에 형성되는 격자 부재를 포함하고,
    상기 격자 부재는
    제1 리브 및 제2 리브에 의해 정의되는 복수의 개구를 가지는 스크린 층이 복수의 층으로 구성된 몸체부; 및
    상기 몸체부를 지지하는 복수의 지지부를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 스크린 층은 제1 스크린 층 및 제2 스크린 층으로 구성되고,
    상기 제1 스크린 층 및 상기 제2 스크린 층은 상기 기판과 각각 평행하도록 이격되어 존재하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 스크린 층에 존재하는 개구 및 상기 제2 스크린 층에 존재하는 개구는 엇갈려 존재하는 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 격자 부재는
    상기 제1 스크린 층 및 상기 제2 스크린 층을 연결하는 연결부를 더 포함하고,
    상기 연결부는 상기 스크린 층의 배열 방향과 실질적으로 수직으로 배열되는 것을 특징으로 하는 반도체 패키지.
KR1020150177360A 2015-07-29 2015-12-11 반도체 패키지 KR102432860B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US15/222,933 US9871016B2 (en) 2015-07-29 2016-07-28 Semiconductor package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510454059.2 2015-07-29
CN201510454059.2A CN105140190A (zh) 2015-07-29 2015-07-29 半导体封装件和制造该半导体封装件的方法

Publications (2)

Publication Number Publication Date
KR20170015077A true KR20170015077A (ko) 2017-02-08
KR102432860B1 KR102432860B1 (ko) 2022-08-16

Family

ID=54725488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150177360A KR102432860B1 (ko) 2015-07-29 2015-12-11 반도체 패키지

Country Status (2)

Country Link
KR (1) KR102432860B1 (ko)
CN (2) CN105140190A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128766A (zh) * 2019-12-20 2020-05-08 江苏长电科技股份有限公司 一种改善翘曲的封装方法
CN111465169A (zh) * 2020-03-25 2020-07-28 万安裕维电子有限公司 一种防翘曲pcb板
CN113345846B (zh) * 2021-06-03 2022-03-22 长鑫存储技术有限公司 封装结构及用于制造封装结构的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707168B1 (en) * 2001-05-04 2004-03-16 Amkor Technology, Inc. Shielded semiconductor package with single-sided substrate and method for making the same
US7480153B2 (en) * 2005-04-05 2009-01-20 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. EMI shielding package and method for making the same
US7787250B2 (en) * 2007-12-28 2010-08-31 Universal Scientific Industrial (Shanghai) Co., Ltd. Metallic cover of miniaturization module
US20150070865A1 (en) * 2013-09-12 2015-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package Structure with Through Molding Via

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
US6627987B1 (en) * 2001-06-13 2003-09-30 Amkor Technology, Inc. Ceramic semiconductor package and method for fabricating the package
US7122891B2 (en) * 2003-12-23 2006-10-17 Intel Corporation Ceramic embedded wireless antenna
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP5633210B2 (ja) * 2010-06-28 2014-12-03 富士通セミコンダクター株式会社 半導体装置
US8293572B2 (en) * 2011-01-20 2012-10-23 ADL Engineering Inc. Injection molding system and method of chip package
CN102347305B (zh) * 2011-10-24 2013-04-17 上海凯虹科技电子有限公司 引线框架的阵列结构
US20140091461A1 (en) * 2012-09-30 2014-04-03 Yuci Shen Die cap for use with flip chip package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707168B1 (en) * 2001-05-04 2004-03-16 Amkor Technology, Inc. Shielded semiconductor package with single-sided substrate and method for making the same
US7480153B2 (en) * 2005-04-05 2009-01-20 Hong Fu Jin Precision Industry (Shenzhen) Co., Ltd. EMI shielding package and method for making the same
US7787250B2 (en) * 2007-12-28 2010-08-31 Universal Scientific Industrial (Shanghai) Co., Ltd. Metallic cover of miniaturization module
US20150070865A1 (en) * 2013-09-12 2015-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package Structure with Through Molding Via

Also Published As

Publication number Publication date
KR102432860B1 (ko) 2022-08-16
CN105140190A (zh) 2015-12-09
CN106910723B (zh) 2019-05-24
CN106910723A (zh) 2017-06-30

Similar Documents

Publication Publication Date Title
US10825776B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US10431536B2 (en) Interposer substrate and semiconductor package
US9583430B2 (en) Package-on-package device
KR101874057B1 (ko) 패키지 적층체를 구비한 집적회로 패키지 시스템 및 그 제조 방법
US7429792B2 (en) Stack package with vertically formed heat sink
KR102163039B1 (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR20130076899A (ko) 상부 ic 패키지와 결합하여 패키지-온-패키지 (pop) 어셈블리를 형성하는 하부 ic 패키지 구조체 및 그러한 하부 ic 패키지 구조체를 포함하는 pop 어셈블리
CN101742813B (zh) 安装板和半导体模块
US20160035698A1 (en) Stack package
KR20120091691A (ko) 휨 방지용 접합패턴을 갖는 반도체 소자 및 그 제조방법
KR102228461B1 (ko) 반도체 패키지 장치
KR102287761B1 (ko) 방열 부재를 가지는 반도체 패키지
KR20190017557A (ko) 반도체 패키지
US6032355A (en) Method of forming thermal conductive structure on printed circuit board
WO2014063281A1 (en) Semiconductor device including stacked bumps for emi/rfi shielding
KR102432860B1 (ko) 반도체 패키지
US20140116762A1 (en) Wiring board and mounting structure using the same
US9397020B2 (en) Semiconductor package
US10049970B2 (en) Methods of manufacturing printed circuit board and semiconductor package
US9871016B2 (en) Semiconductor package
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
JP2006324646A (ja) モジュール基板
KR102245132B1 (ko) 트레이스를 가지는 인쇄회로기판 및 볼 그리드 어레이 패키지
KR101022922B1 (ko) 범프를 구비한 인쇄회로기판 및 그 제조방법
KR20160149130A (ko) 인쇄회로기판 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant