KR20190017557A - 반도체 패키지 - Google Patents

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Abstract

일부 실시예들에 따른 반도체 패키지는 수평 방향으로 연장되는 도전성의 회로 패턴; 상기 회로 패턴 상에 배치된 제1 절연층; 및 상기 제1 절연층 상에 배치된 반도체 칩을 포함하되, 상기 제1 절연층은, 상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하고 메쉬 구조로 형성된 제1 돌출부들; 및 상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하는 제2 돌출부를 포함하고, 상기 제2 돌출부는 상기 반도체 칩으로부터 수평적으로 이격되며, 상기 제2 돌출부의 수평 단면적은 상기 제1 돌출부들 각각의 수평 단면적보다 더 큰 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 유효 열 팽창 계수(effective coefficient of thermal expansion) 특성이 개선된 반도체 패키지에 관한 것이다.
패키지 기판은 그 위에 반도체 칩 등의 전자부품들이 실장될 수 있는 전자부품이다. 최근 전자 기기가 대용량화, 고속화, 다기능화 및 소형 경박화됨에 따라, 패키지 기판도 다양한 소재와 형태로 개발되고 있다. 예컨대, 복수개의 얇은 기판이 일체화된 인쇄 회로 기판, 플라스틱 필름에 동박의 패턴을 씌운 플렉시블 기판 또는 테이프 기판 등이 여러 종류의 패키지 기판들이 개발되고 있다.
본 발명이 이루고자 하는 과제 중 하나는 패키지 기판의 유효 열 팽창 계수(effective coefficient of thermal expansion) 특성이 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 패키지는 수평 방향으로 연장되는 도전성의 회로 패턴; 상기 회로 패턴 상에 배치된 제1 절연층; 및 상기 제1 절연층 상에 배치된 반도체 칩을 포함하되, 상기 제1 절연층은, 상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하고 메쉬 구조로 형성된 제1 돌출부들; 및 상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하는 제2 돌출부를 포함하고, 상기 제2 돌출부는 상기 반도체 칩으로부터 수평적으로 이격되며, 상기 제2 돌출부의 수평 단면적은 상기 제1 돌출부들 각각의 수평 단면적보다 더 큰 것을 특징으로 한다.
일부 실시예들에 따른 반도체 패키지는, 칩 실장 영역 및 상기 칩 실장 영역에 의해 정의되는 비실장 영역을 포함하는 패키지 기판을 포함하는 반도체 패키지에 있어서, 상기 패키지 기판은, 상기 칩 실장 영역 및 상기 비실장 영역 상에서 수평 방향으로 연장되며, 도전성 물질을 포함하는 회로 패턴; 상기 회로 패턴 상에 배치된 절연층; 및 상기 칩 실장 영역 상의 상기 패키지 기판 상에 배치된 반도체 칩을 포함하되, 상기 비실장 영역은 열 팽창 계수(Coefficient of Thermal Expansion: 이하 CTE) 조절 영역을 포함하고, 상기 CTE 조절 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율은 상기 칩 실장 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율보다 더 작은 것을 특징으로 한다.
일부 실시예들에 따른 반도체 패키지는 수평 방향으로 연장되는 도전성의 제1 회로 패턴; 상기 제1 회로 패턴의 상면 상에 배치된 제1 절연층; 상기 제1 절연층의 상면 상에 배치된 반도체 칩; 상기 제1 회로 패턴의 하면 상에 배치된 제2 절연층; 및 상기 제2 절연층의 하면 상에 배치되고 수평 방향으로 연장되는 도전성의 제2 회로 패턴을 포함하되, 상기 제1 절연층은, 상기 제1 절연층의 하면으로부터 돌출되고, 상기 제1 회로 패턴의 적어도 일부를 관통하며, 메쉬 구조로 형성된 복수개의 제1 돌출부들; 및 상기 제1 절연층의 하면으로부터 돌출되고, 상기 반도체 칩으로부터 수평 방향으로 이격되며, 상기 제1 회로 패턴의 적어도 일부를 관통하는 제2 돌출부들을 포함하되, 상기 제2 돌출부들의 수평 단면적은 상기 제1 돌출부들의 수평 단면적보다 더 큰 것을 특징으로 한다.
본 발명의 기술적 사상에 따르면, 전기적 특성의 열화 없이 패키지 기판의 유효 열 팽창 계수(effective coefficient of thermal expansion) 특성을 개선할 수 있다.
도 1a는 일부 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 절단선 I-I'를 따라 취한 단면도이다.
도 1c는 도 1a의 절단선 II-II'를 따라 취한 단면도이다.
도 2 및 도 3은 일부 실시예들에 따른 반도체 패키지의 일부를 도시한 단면도이다.
도 4a 내지 도 4c는 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 부분단면도들이다.
도 5a는 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 블록도이다.
도 5b 및 도 5c는 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 그래프들이다.
도 6은 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 그래프들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 일부 실시예들에 따른 반도체 패키지(1)를 도시한 평면도이다. 도 1b는 도 1a의 절단선 I-I'를 따라 취한 단면도이고, 도 1c는 도 1a의 절단선 II-II'를 따라 취한 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(1)는 패키지 기판(100), 반도체 칩(200) 및 본딩 와이어(300)를 포함할 수 있다.
설명의 편의상 도 1a에서 패키지 기판(100)의 상부 보호층(150)은 생략되었다. 상면도적 관점에서 패키지 기판(100) 상에 칩 실장 영역(CMR) 및 비실장 영역(NMR)이 정의될 수 있다. 칩 실장 영역(CMR)은 패키지 기판(100) 상에 반도체 칩(200)이 실장되는 영역에 해당할 수 있다. 비실장 영역(NMR)은 패키지 기판(100) 중 반도체 칩(200)이 실장되지 않는 영역에 해당하고, 칩 실장 영역(CMR)의 바깥 영역으로 정의될 수 있다. 따라서, 반도체 칩(200)과 비실장 영역(NMR)은 수평적으로 이격될 수 있다. 비실장 영역(NMR)은 열 팽창 계수(Coefficient of thermal Expansion, 이하 CTE) 조절 영역을 포함할 수 있다. 도 1을 참조하면, 패키지 기판(100)은 두 개의 CTE 조절 영역(CAR)을 포함하는 것으로 도시되었으나, 이에 제한되지 않는다. 예컨대, 패키지 기판(100)은 한 개, 또는 세 개 이상의 CTE 조절 영역을 포함할 수 있다.
패키지 기판(100)은 양쪽 면에 배선이 형성된 양면 패키지 기판인 것으로 도시되었으나, 이에 제한되지 않는다. 예컨대, 본 발명의 기술적 사상에 따른 일부 실시예들은 패키지 기판이 한쪽 면에만 배선이 형성된 단면 패키지 기판인 경우에도 유사하게 적용 가능하다.
패키지 기판(100)은 베이스 층(110), 베이스 비아(125) 상부 도전성 패턴(120a), 하부 도전성 패턴(120b), 상부 절연층(130a), 하부 절연층(130b), 상부 비아(135a), 하부 비아(135b), 회로 패턴(140), 상부 보호층(150), 상부 콘택층(160), 하부 보호층(170), 하부 콘택층(180) 및 외부 접속 단자(190)를 포함할 수 있다. 일부 실시예들에서, 패키지 기판(100)은 인쇄 회로 기판 또는 유연성(flexible) 기판일 수 있다.
베이스 층(110)은 수지 및 유리 섬유를 포함할 수 있다. 베이스 층(110)에 포함될 수 있는 수지는, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예들에서, 베이스 층(110)은 FR4(Flame Retardant 4), 사변형 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide), 프리 프레그, 아지노모토(Ajinomoto) 사의 아지노모토 주변 필름(Ajinomoto Build-up Film : ABF) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 하지만 이에 제한되지 않고, 예컨대, 베이스 층(110)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 또는 그들의 조합을 포함할 수 있다. 베이스 층(110)에 포함될 수 있는 유리 섬유는 보강기재 중 하나로서, 직경 약 5㎛ 내지 약 15㎛의 글라스 필라멘트(glass filament)를 수백가닥 꼬아서 섬유다발로 만든 후, 이를 직조한 것일 수 있다. 글라스 필라멘트는 실리카(silica)를 주성분으로 하는 광석 가공품일 수 있다. 유리섬유는 우수한 내열성, 기계적 강도 및 전기 절연성을 가질 수 있다. 하지만 이에 제한되는 것은 아니고, 일부 실시예들에 있어서 패키지 기판(100)의 베이스 층(110)은 생략될 수 있다.
베이스 층(110)의 상면 상에 상부 도전성 패턴(120a)이 배치될 수 있고, 베이스 층(110)의 하면 상에 하부 도전성 패턴(120b)이 배치될 수 있다. 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b)은 도전성 물질을 포함할 수 있다. 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn), 탄소(C), 그래핀(graphene)으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다. 상부 및 하부 도전성 패턴들(125a, 125b)는 메쉬(mesh) 구조로 형성된 부분을 포함할 수 있다.
여기서 메쉬 구조라 함은 그물망과 유사한 구조로서, 일평면 상에서 제1 방향을 따라서 대체로 평행하게 연장되는 복수개의 제1 직선들 및 제1 방향과 교차하는 제2 방향을 따라서 대체로 평행하게 연장되는 복수개의 제2 직선들이 교차하여 형성되는 구조일 수 있다. 이웃한 제1 직선들 사이의 거리는 실질적으로 동일할 수 있으나 이에 제한되지 않는다. 이웃한 제2 직선들 사이의 거리는 실질적으로 동일할 수 있으나 이에 제한되지 않는다. 이웃한 제1 직선들 사이의 거리는 이웃한 제2 직선들 사이의 거리와 실질적으로 동일할 수 있으나 이에 제한되지 않는다.
상부 도전성 패턴(120a)과 및 하부 도전성 패턴(120b)은 베이스 비아(125)를 통해 연결될 수 있다. 베이스 비아(125)는 베이스 층(110)을 관통할 수 있다. 베이스 비아(125)의 수직 방향 길이는 베이스 층(110)의 수직 방향 두께와 실질적으로 동일할 수 있다. 베이스 비아(125)는 도전성 물질을 포함할 수 있다. 베이스 비아(125)는 상부 도전성 패턴(120a)과 실질적으로 동일한 물질을 포함할 수 있으나 이에 제한되지 않는다. 베이스 비아(125)는 칩 실장 영역(CMR) 및 비실장 영역(NMR) 상에 배치될 수 있다. 베이스 비아(125)는 CTE 조절 영역(CAR) 상에 배치되지 않는다. 베이스 비아(125)는 CTE 조절 영역(CAR)으로부터 수평적으로 이격될 수 있다. 베이스 비아(125)와 CTE 조절 영역(CAR)의 수평 거리(DI)는 베이스 비아(125)의 직경(DA)의 약 세 배 이상일 수 있으나, 이에 제한되지 않는다. 베이스 비아(125) 중 CTE 조절 영역(CAR)과 가장 인접한 것과 CTE 조절 영역(CAR) 사이의 수평 거리(DI)는 패키지 기판(100)의 가장 자리들의 길이들보다 더 짧을 수 있다. 베이스 층(110)은 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다.
상부 도전성 패턴(120a)의 상면 상에 상부 절연층(130a)이 배치될 수 있다. 상부 절연층(130a)은 수지를 포함할 수 있다. 상부 절연층(130a)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상부 절연층(130a)은, 예를 들면, 복수의 베이스 층(12) 각각은 FR4, 사변형 에폭시, 폴리페닐렌 에테르, 에폭시/폴리페닐렌 옥사이드, BT, 써마운트, 시아네이트 에스터, 폴리이미드 및 액정 고분자 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상부 절연층(130a)은 상부 절연층(130a)의 하면(130ab)으로부터 돌출된 제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)를 포함할 수 있다. 일부 실시예들에 따르면, 제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)는 상부 절연층(130a)과 일체형으로 형성될 수 있으나, 설명의 편의상 상부 절연층(130a)의 하면(150b)은 상부 도전성 패턴(120a)의 상면과 실질적으로 동일한 레벨에 형성된 면을 지칭하도록 한다. 후술하는 하부 절연층(130b)의 상면(130bt) 및 상부 보호층(150)의 하면(150b)도 이와 유사한 방식으로 정의된다. 구체적으로 하부 절연층(130b)의 상면(130bt)은 하부 도전성 패턴(120b)의 하면과 실질적으로 동일한 레벨에 형성된 면을 지칭할 수 있고, 상부 보호층(150)의 하면(150b)은 회로 패턴(140)의 상면과 실질적으로 동일한 레벨에 형성된 층을 지칭할 수 있다.
제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)는 상부 절연층(130a)의 하면(130ab)으로부터 돌출되어, 상부 도전성 패턴(120a)의 적어도 일부를 관통할 수 있다. 제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)의 수직 방향 길이는 상부 도전성 패턴(120a)의 두께와 실질적으로 동일할 수 있다. 제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)는 상부 도전성 패턴(120a)을 완전히 관통할 수 있다. 제1 절연층 돌출부들(131a) 및 제2 절연층 돌출부(133a)의 하면은 베이스 층(110)의 상면과 접할 수 있다.
제1 절연층 돌출부들(131a)은 칩 실장 영역(CMR) 상에 배치될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 절연층 돌출부들(131a) 중 일부는 비실장 영역(NMR) 상에 배치될 수 있다. 제1 절연층 돌출부들(131a)은 메쉬 구조로 형성될 수 있다. 상부 도전성 패턴(125a)의 메쉬 구조로 형성된 부분은 제1 절연층 돌출부들(131a)에 대응할 수 있다.
제2 절연층 돌출부(133a)는 CTE 조절 영역(CAR) 상에 배치될 수 있다. 제2 절연층 돌출부(133a)의 수평 단면적은 제1 절연층 돌출부들(131a) 각각의 수평 단면적보다 더 클 수 있다. 제2 절연층 돌출부(133a)는 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다. 제2 절연층 돌출부(133a)의 수평 단면적은 CTE 조절 영역(CAR)의 넓이와 실질적으로 동일할 수 있으나, 이에 제한되지 않는다. 제2 절연층 돌출부(133a)는 메쉬 구조로 형성되지 않을 수 있다.
하부 도전성 패턴(120b)의 하면 상에 하부 절연층(130b)이 배치될 수 있다. 하부 절연층(130b)은 상부 절연층과 실질적으로 동일한 물질을 포함할 수 있다. 하부 절연층(130b)은 제3 절연층 돌출부들(131b) 및 제4 절연층 돌출부(133b)를 포함할 수 있다.
제3 절연층 돌출부들(131b) 및 제4 절연층 돌출부(133b)는 하부 절연층(130b)의 상면(130bt)으로부터 돌출되어, 하부 도전성 패턴(120b)의 적어도 일부를 관통할 수 있다. 제3 절연층 돌출부들(131b) 및 제4 절연층 돌출부(133b)의 수직 방향 길이는 하부 도전성 패턴(120b)의 두께와 실질적으로 동일할 수 있다. 제3 절연층 돌출부들(131b) 및 제4 절연층 돌출부(133b)는 하부 도전성 패턴(120b)을 완전히 관통할 수 있다. 제3 절연층 돌출부들(131b) 및 제4 절연층 돌출부(133b)의 상면은 베이스 층(110)의 하면과 접할 수 있다.
제3 절연층 돌출부들(131b)은 칩 실장 영역(CMR) 상에 배치될 수 있다. 하지만 이에 제한되는 것은 아니고, 제3 절연층 돌출부들(131b) 중 일부는 비실장 영역(NMR) 상에 배치될 수 있다. 제3 절연층 돌출부들(131b)은 메쉬 구조로 형성될 수 있다. 하부 도전성 패턴(125b)의 메쉬 구조로 형성된 부분은 제3 절연층 돌출부들(131b)에 대응할 수 있다.
제4 절연층 돌출부(133b)는 CTE 조절 영역(CAR) 상에 배치될 수 있다. 제4 절연층 돌출부(133b)의 수평 단면적은 제3 절연층 돌출부들(131b) 각각의 수평 단면적보다 더 클 수 있다. 제4 절연층 돌출부(133b)는 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다. 제4 절연층 돌출부(133b)의 수평 단면적은 CTE 조절 영역(CAR)의 넓이와 실질적으로 동일할 수 있으나, 이에 제한되지 않는다. 제4 절연층 돌출부(133b)는 메쉬 구조로 형성되지 않을 수 있다.
상부 절연층(130a)의 상면 상에 회로 패턴(140)이 배치될 수 있다. 회로 패턴(140)은 상부 도전성 패턴(120a)과 실질적으로 동일한 물질을 포함할 수 있다. 회로 패턴(140)과 상부 도전성 패턴(120a)은 상부 비아(135a)를 통해 연결될 수 있다. 상부 비아(135a)는 상부 절연층(130a)을 관통할 수 있다. 하부 비아(135b)는 하부 절연층(130b)을 관통하되 하부 도전성 패턴(120b)과 연결될 수 있다. 상부 비아(135a) 및 하부 비아(135b)는 베이스 비아(125)와 실질적으로 동일한 물질을 포함할 수 있다.
상부 비아(135a) 및 하부 비아(135b)는 칩 실장 영역(CMR) 및 비실장 영역(NMR) 상에 배치될 수 있다. 상부 비아(135a) 및 하부 비아(135b)는 CTE 조절 영역(CAR) 상에 배치되지 않을 수 있다. 상부 비아(135a) 및 하부 비아(135b)는 CTE 조절 영역(CAR)으로부터 수평적으로 이격되어 배치될 수 있다. 상부 비아(135a) 및 하부 비아(135b)와 CTE 조절 영역(CAR)의 사이의 수평 거리(DI)는 상부 비아(135a) 및 하부 비아(135b)의 각각의 직경(DA)의 약 세 배 이상일 수 있으나, 이에 제한되지 않는다. 상부 비아 (135a)및 하부 비아(135b)와 CTE 조절 영역(CAR) 중 CTE 조절 영역(CAR)과 가장 인접한 것과 CTE 조절 영역(CAR) 사이의 수평 거리(DI)는 패키지 기판(100)의 가장 자리들의 길이들보다 더 짧을 수 있다. 상부 절연층(130a) 및 하부 절연층(130b)은 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다.
회로 패턴(140) 상에 상부 보호층(150)이 배치될 수 있다. 상부 보호층(150)은 절연성 코팅막일 수 있다. 상부 보호층(150)은, 예를 들어, 솔더 레지스트 층일 수 있다. 상부 보호층(150)은 회로 패턴(140)의 상면의 일부를 노출시키는 상부 콘택 홀(155)을 정의하는 상부 측벽(155W)을 포함할 수 있다. 상부 보호층(150)은 회로 패턴(140)을 보호하고, 회로 패턴(140) 사이에 브릿지(bridge) 현상이 발생하는 것을 방지할 수 있다.
상부 보호층(150)은 제1 보호층 돌출부들(151) 및 제2 보호층 돌출부(153)를 포함할 수 있다. 제1 보호층 돌출부들(151) 및 제2 보호층 돌출부(153)는 상부 보호층(150)의 하면(150b)으로부터 돌출되어, 회로 패턴(140)의 적어도 일부를 관통할 수 있다. 제1 보호층 돌출부들(151) 및 제2 보호층 돌출부(153)의 수직 방향 길이는 회로 패턴(140)의 두께와 실질적으로 동일할 수 있다. 제1 보호층 돌출부들(151) 및 제2 보호층 돌출부(153)는 회로 패턴(140)을 완전히 관통할 수 있다. 제1 보호층 돌출부들(151) 및 제2 보호층 돌출부(153)의 하면은 상부 절연층(130a)의 상면과 접할 수 있다.
제1 보호층 돌출부들(151)은 칩 실장 영역(CMR) 상에 배치될 수 있다. 하지만 이에 제한되는 것은 아니고, 제1 보호층 돌출부들(151) 중 일부는 비실장 영역(NMR) 상에 배치될 수 있다. 제1 보호층 돌출부들(151)은 메쉬 구조로 형성될 수 있다. 회로 패턴(140)의 메쉬 구조로 형성된 부분은 제1 보호층 돌출부들(151)에 대응할 수 있다.
제2 보호층 돌출부(153)는 CTE 조절 영역(CAR) 상에 배치될 수 있다. 제2 보호층 돌출부(153)의 수평 단면적은 제1 보호층 돌출부들(151) 각각의 수평 단면적보다 더 클 수 있다. 제2 보호층 돌출부(153)는 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다. 제2 보호층 돌출부(153)의 수평 단면적은 CTE 조절 영역(CAR)의 넓이와 실질적으로 동일할 수 있으나, 이에 제한되지 않는다. 제2 보호층부(153)는 메쉬구조로 형성되지 않을 수 있다.
상부 보호층(150)의 상부 콘택 홀(155) 내부에 상부 콘택층(160)이 배치될 수 있다. 상부 콘택층(160)은 상부 비아(135a)와 연결될 수 있다. 상부 콘택 홀(155)을 정의하는 상부 보호층(150)의 상부 측벽(155W)은 상부 콘택층(160)의 측면을 커버할 수 있다. 상부 콘택층(160)은 도전성 물질을 포함할 수 있다. 상부 콘택층(160)은 도전성 물질을 포함할 수 있다. 상부 콘택층(160)은 구리, 알루미늄, 니켈, 은, 금, 백금, 주석, 납, 티타늄, 크롬, 팔라듐, 인듐, 아연, 탄소, 그래핀으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다. 일부 실시예들에 따르면, 상부 콘택층(160)이 니켈을 포함하는 경우, 상부 콘택층(160)에 포함된 니켈의 산화를 방지하기 위해 인(P)을 함유할 수 있다. 예를 들어, 상부 콘택층(160)은 약 5% 내지 12% 중량의 인(P)을 함유할 수 있다. 일부 실시예들에 따르면, 상부 콘택층(160)의 너비는 회로 패턴(140)의 너비보다 작을 수 있다. 일부 실시예들에 따르면, 상부 콘택층(160)의 두께는 약 2μm 내지 8μm일 수 있으나 이에 제한되지 않는다.
하부 절연층(130b)의 하면 상에 하부 보호층(170)이 제공될 수 있다. 하부 보호층(170)은 상부 보호층(150)과 유사한 조성을 가질 수 있다. 하부 보호층(170)은 하부 절연층(130b) 하면 및/또는 하부 비아(135b)의 하면을 노출시키는 하부 콘택 홀(175)을 정의하는 하부 측벽(175W)을 포함할 수 있다.
하부 보호층(170)의 하부 콘택 홀(175) 내에 하부 콘택층(180)이 배치될 수 있다. 하부 콘택층(180)의 상면은 하부 비아(135b) 및/또는 하부 절연층(130b)과 접할 수 있다. 하부 콘택 홀(175)을 정의하는 하부 보호층(170)의 하부 측벽(175W)은 하부 콘택층(180)의 측면을 커버할 수 있다. 하부 콘택층(180)은 상부 콘택층과 실질적으로 동일한 물질을 포함할 수 있다.
하부 콘택층(180)에 외부 접속 단자(190)가 부착될 수 있다. 외부 접속 단자(190)는 구리, 알루미늄, 니켈, 은, 금, 백금, 주석, 납, 티타늄, 크롬, 팔라듐, 인듐, 아연, 탄소, 그래핀으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다. 외부 접속 단자(190)는, 예를 들면, 솔더 볼 또는 솔더 범프일 수 있다. 외부 접속 단자(190)는 반도체 패키지(1)를 외부의 장치와 전기적으로 연결할 수 있다. 외부 접속 단자(190) 중 어느 일부는 신호 전달을 위하여 구비될 수 있다. 외부 접속 단자(190) 중 다른 일부는 패키지 기판에 동작 전력, 입출력 전력을 전달하거나 또는 접지 전위 제공하기 위해 구비될 수 있다.
도 1a 내지 1c를 참조하면, 패키지 기판(100)은 베이스 층(110)을 중심으로 두 층의 절연층들(130a, 130b), 세 층의 도전층들(120a, 120b, 140), 두 층의 보호층들(150, 170) 및 그 사이에 형성된 비아들(125, 135a, 135b)을 포함하는 것으로 도시되었으나, 이에 제한되지 않는다. 각 구성요소에 대해 그 이상이 제공되거나 그 이하가 제공될 수 있으며 적용 제품 등에 따라 변경되거나 일부 생략될 수 있다.
패키지 기판(100) 상에 반도체 칩(200)이 배치될 수 있다. 반도체 칩(200)은 로직 칩, 메모리 칩, 혹은 이들의 조합일 수 있다. 반도체 칩(200)이 메모리 칩인 경우, 반도체 칩(200)은 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 알램(RRAM)을 포함할 수 있다. 패키지 기판(100)에 이러한 메모리 칩들이 실장된 반도체 패키지(1)는 메모리 모듈을 구성할 수 있다. 도면상 반도체 칩(200)을 단순히 사각형으로 단순하게 표현하고 있으나, 반도체 칩(200)은 베어 칩(bare chip)형태로 패키지 기판(100)에 실장되는 것이 아니라 밀봉재에 의해 밀봉된 패키지 형태로 패키지 기판(100)에 실장될 수 있다.
일부 실시예들에 따르면, 패키지 기판상에 버퍼 칩이 추가적으로 제공될 수 있다. 반도체 칩(200)이 메모리 소자에 해당하는 경우, 버퍼 칩은 반도체 칩(200)과 반도체 패키지(1)의 외부 및/또는 내부의 메모리 컨트롤러 사이에 배치되어 데이터 전송을 중계하는 기능을 할 수 있다. 예컨대, 버퍼 칩은 AMB(Advanced Memory Buffer)일 수 있다. 버퍼칩이 AMB인 경우 반도체 패키지(1)에 장착된 반도체 칩(200)과 연결되어 반도체 패키지(1)의 외부 및/또는 내부의 메모리 컨트롤러로부터 전달된 데이터를 반도체 칩(200)에 저장하고, 반도체 패키지(1)의 외부 및/또는 내부의 메모리 컨트롤러로부터 요청된 데이터를 반도체 칩(200)으로부터 독출하여 메모리 컨트롤러에 전송할 수 있다. 또한 버퍼 칩은 메모리 모듈의 AMB로 메모리 컨트롤러의 데이터 저장 및 요청을 전달하는 별도의 버퍼 칩에 해당할 수 있다. 버퍼 칩이 추가로 제공되는 경우, 높은 전송 대역폭 및 고용량의 메모리 모듈의 구현을 가능케 한다. 하지만 버퍼 칩이 생략되는 것도 가능하다.
도 1a를 참조하면 네 개의 반도체 칩이 실장되는 것으로 도시되었으나, 이에 제한되지 않고, 한 개 내지 세 개 또는 다섯 개 이상의 반도체 칩이 실장되는 것도 가능하다.
또한 도 1a 내지 1c에서 패키지 기판(100)의 하면에 인접하여 외부 접속 단자(190)가 제공된 패키지 기판(100)이 도시되었으나, 이에 제한되지 않는다. 예컨대, 예시적인 실시예들은 메모리 모듈을 위한 인쇄 회로 기판에 접속용 핀, 또는 접촉 탭(tab)이 형성되어, 메인 보드 등에 마련된 슬롯에 삽입될 수 있는 형태의 패키지 기판 및 이를 포함하는 반도체 패키지들에도 적용 가능하다. 이 경우, 반도체 패키지는 한쪽 면에 탭들이 형성되는 구조인 단일 인라인 메모리 모듈(Single In-line Memory Module: SIMM) 또는 양면에 탭들이 형성된 구조인 듀얼 인라인 메모리 모듈(Dual In-line Memory Module: DIMM)에 해당할 수 있다.
본딩 와이어(300)는 패키지 기판(100)과 반도체 칩(200)을 전기적으로 연결할 수 있다. 본딩 와이어(300)는 예를 들어, 도전성 물질일 수 있다. 본딩 와이어(300)는 구리, 알루미늄, 니켈, 은, 금, 백금, 주석, 납, 티타늄, 크롬, 팔라듐, 인듐, 아연, 탄소, 그래핀으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그 합금 금속 등을 포함할 수 있다. 본딩 와이어(300)는 반도체 칩(200)의 상면과 패키지 기판(100)의 상부 콘택층(160)을 전기적으로 연결할 수 있다. 하지만 이에 제한되는 것은 아니고, 반도체 칩(200)은 패키지 기판(100) 상에 플립-칩 방식으로 제공될 수 있고, 이 경우 반도체 칩은 솔더 볼 및/또는 솔더 범프에 의해 패키지 기판과 전기적으로 연결될 수 있다.
도 2 및 도 3은 일부 실시예들에 따른 반도체 패키지들을 설명하기 위해 반도체 패키지의 일부를 도시한 단면도들이다. 도 2 및 도 3은 도 1a의 절단선 II-II'에 대응되는 단면도들로서, 설명의 편의를 위하여 도 1a 내지 도 1c를 참조하여 설명한 것과 중복되는 것은 생략하고 차이점을 위주로 설명하기로 한다.
도 2를 참조하면 도 1c와 달리 회로 패턴(140')은 CTE 조절 영역(CAR)의 상에서 적어도 부분적으로 연장될 수 있다. 일부 실시예들에 따르면, 회로 패턴(140')은 CTE 조절 영역(CAR) 상에서 연속적으로 연장될 수 있다. 상부 보호층(150')은 칩 실장 영역(CMR) 상에서 상부 보호층(150’)의 하면으로부터 돌출된 제1 보호층 돌출부들(151')을 포함할 수 있다. 일부 실시예들에 따르면, 상부 보호층(150’)은 CTE 조절 영역(CAR) 상에서 그 하면(150b')으로부터 돌출된 돌출부를 포함하지 않을 수 있다. 하지만 이에 제한되는 것은 아니고, 상부 절연층(130a) 및/또는 하부 절연층(130b)이 CTE 조절 영역(CAR) 내에서 돌출부를 포함하지 않도록 구성된 것도 가능하다.
도 3을 참조하면, 도 1c와 달리 상부 보호층(150")은 상부 보호층(150")의 하면으로부터 돌출된 제1 및 제2 보호층 돌출부들(151", 153")을 포함하되, 제2 돌출부(153")의 수평 단면적은 CTE 조절 영역(CAR)의 넓이보다 더 작을 수 있다. 하지만 이에 제한되는 것은 아니고, 제2 절연층 돌출부 및/또는 제4 절연층 돌출부의 넓이가 CTE 조절 영역(CAR)의 넓이보다 더 작은 것도 가능하다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 4a를 참조하면, 베이스 층(110) 상에 상부 도전성 패턴(120a), 하부 도전성 패턴(120b) 및 베이스 비아(125)를 형성할 수 있다.
베이스 층(110)은 코어 층으로 제공될 수 있다. 베이스 층(110)의 조성은 도 1a 내지 1c를 참조하여 설명한 것과 실질적으로 동일하다. 베이스 층(110)에 칩 실장 영역(CMR), 비실장 영역(NMR) 및 CTE 조절 영역(CAR)이 정의될 수 있다. 칩 실장 영역(CMR)은 후속공정에서 반도체 칩(200, 도 1a 참조)이 실장될 수 있는 영역이다. 비 실장 영역(NMR)은 후속 공정에서 반도체 칩(200, 도 1a 참조)이 실장되지 않는 영역으로서, 칩 실장 영역(CMR)의 바깥 영역으로 정의될 수 있다. CTE 조절 영역(CAR)은, CTE의 조절을 위해 후속 공정에서 후술하는 도전성 물질층이 제거된 영역일 수 있다.
베이스 층(110)의 상면 상에 도전성 물질층을 형성한 후, 제공된 도전성 물질층을 패터닝하여 상부 도전성 패턴(120a)을 제공할 수 있다. 마찬가지로, 베이스 층(110)의 하면 상에 도전성 물질층을 형성한 후, 제공된 도전성 물질층을 패터닝하여 하부 도전성 패턴(120b)을 제공할 수 있다. 도전성 물질층들은 도전성 물질을 포함할 수 있으며, 도 1a 내지 1c를 참조하여 설명한 상부 도전성 패턴(120a)의 조성과 유사한 조성을 가질 수 있다.
도전성 물질층들을 패터닝하는 방법으로는, 감산형(subtractive type)과 첨가형(additive type)이 있다. 감산형은 식각 등을 통해 금속층을 일부를 제거하는 방법으로 주로 피치가 큰 패턴을 형성할 때 이용되며, 첨가형은 금속층 상에 도금 등을 통해 추가적인 금속 패턴을 형성하는 방법으로 주로 미세한 패턴을 형성할 때 이용될 수 있다. 한편, 감산형이 첨가형에 비해 비용이 저렴하므로, 비교적 큰 패턴이 형성되는 모듈용 PCB에는 감산형 패터닝 방법이 이용되고, 작은 패턴이 형성되는 컴포넌트 PCB나 LSI(Large Scale Integrated Circuit)용 고가 PCB 등에 첨가형 패터닝 방법이 이용될 수 있다. 일부 실시예들에 따르면, 도전성 물질층들을 패터닝하기 위하여 감산형 패터닝 방법이 이용될 수 있다.
일부 실시예들에 따르면, 도전성 물질층들의 패터닝은 포토리소그라피를 통해 수행할 수 있다. 일부 실시예들에 따르면, 도전성 물질층들의 전면을 덮도록 도전성 물질층들 상에 라미네이트 필름을 코팅한다. 그 후, 소정의 상부 및 하부 도전성 패턴들(120a, 120b)의 형상에 대응하는 마스크를 제작한 후, 마스크를 이용하여 라미네이트 필름에 자외선을 조사한다. 자외선 조사 후 현상 공정을 통해 자외선이 조사된 부분의 라미네이트 필름을 제거할 수 있다. 그 후, 남은 라미네이트 필름을 식각 마스크로하여 노출된 도전성 물질층들을 식각한 후, 라미네이트 필름을 제거함으로써, 도전성 물질층들에 대한 패터닝을 수행할 수 있다. 일부 실시예들에 따르면 도전성 물질층들은 습식 식각에 의해 식각될 수 있고, 이에 따라 깊이 방향으로 테이퍼된(tapered) 구조를 가질 수 있다.
이때, 칩 실장 영역(CMR) 및 일부 비실장 영역(NMR) 상의 도전성 물질층들은 메쉬 형태를 이루도록 패터닝될 수 있다. 이에 따라 후속하는 공정에서 형성되는 상부 및 하부 절연 물질층들이 상부 및 하부 도전성 패턴(120a, 120b)에 형성된 개구들에 삽입됨으로써 절연층과 도전성 패턴들 사이의 접착력을 강화시킬 수 있다. 또한, 절연 물질에 비해 비교적 큰 CTE를 갖는 도전성 물질이, 패키지 기판(100, 도 1a 참조)에 포함되는 양을 줄임으로써, 패키지 기판(100, 도 1a 참조)의 CTE 특성을 개선할 수 있다.
또한, CTE 조절 영역(CAR) 상의 도전성 물질층들을 제거할 수 있다. 이에 따라 최종적인 패키지 기판에서, CTE 조절 영역(CAR) 상의 패키지 기판의 도전성 물질의 질량 비율은 칩 실장 영역(CMR) 상의 패키지 기판의 도전성 물질의 질량 비율보다 더 낮을 수 있다. CTE 조절 영역(CAR) 상의 패키지 기판의 도전성 물질의 질량 비율은, 비실장 영역(NMR) 상의 패키지 기판의 도전성 물질의 질량 비율보다 더 낮을 수 있다. CTE 조절 영역(CAR) 상의 패키지 기판의 도전성 물질의 질량 비율은 실질적으로 0일 수 있으나, 이에 제한되지 않는다. 여기서 특정 영역의 패키지 기판의 도전성 물질의 질량 비율이라 함은, 상기 특정 영역에 포함된 패키지 기판이 포함하는 도전성 물질의 질량과, 패키지 기판 중 상기 특정 영역에 포함된 부분 전체의 질량의 비를 지칭할 수 있다.
베이스 비아(125)는 베이스 층(110)을 관통하도록 형성될 수 있다. 베이스 비아(125)는 레이저 드릴링 공정을 이용하여 상부 도전성 패턴(120a), 하부 도전성 패턴(120b) 및 베이스 층(110)에 비아 홀을 형성한 후, 비아 홀에 도전성 물질을 채워 형성될 수 있다. 레이저 드릴링은 예컨대, CO2 레이저 또는 YAG(Yttrium-Aluminum-Garnet) 레이저가 이용될 수 있는데, CO2 레이저는 비교적 높은 파워를 가지므로 비교적 두꺼운 타겟 층을 관통시키는 홀을 형성할 때 이용되며, YAG 레이저는 비교적 낮은 파워를 가지므로 타겟층의 일부를 뚫을 때 이용될 수 있다. 하지만 이에 제한되는 것은 아니고, 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b)이 비교적 두꺼울 때 화학적 식각 방법을 이용할 수 있다. 베이스 비아(125)는 도 1a 내지 1c를 참조하여 설명한 것과 실질적으로 동일한 물질을 포함할 수 있다. 베이스 비아(125)는 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b)에 연결되도록 형성될 수 있다.
도 4b를 참조하면, 상부 절연층(130a), 하부 절연층(130b), 회로 패턴(140), 상부 비아(135a) 및 하부 비아(135b)를 제공할 수 있다.
상부 도전성 패턴(120a)의 상면 상에 상부 절연 물질층을 형성하고 하부 도전성 패턴(120b)의 하면 상에 하부 절연 물질층을 형성한다. 제공된 상부 절연 물질층 및 하부 절연 물질층을 경화시켜 상부 절연층(130a) 및 하부 절연층(130b)을 형성할 수 있다. 이때 프레스 공정을 통해 상부 및 하부 절연 물질층들 각각을 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b)에 압착시키므로, 패터닝된 상부 도전성 패턴(120a) 및 하부 도전성 패턴(120b) 사이로 상부 및 하부 절연 물질층들의 일부가 삽입될 수 있다. 이에 따라, 제1 내지 제4 절연층 돌출부들(131a, 133a, 131b, 133b)이 형성될 수 있다. 상부 절연 물질층 및 하부 절연 물질층은 절연 물질 예컨대, 도 1a 내지 1c를 이용해서 설명한 상부 절연층(130a, 1a 참조)과 실질적으로 동일한 물질을 포함할 수 있다.
이어서 상부 절연층(130a)의 도 1a에서 상부 및 하부 도전성 패턴(120a, 120b)을 제공한 것과 유사한 방법으로 회로 패턴(140)을 제공할 수 있다. 회로 패턴(140)은 도전성 물질을 포함할 수 있으며, 도 1a 내지 1c를 이용하여 설명한 것과 실질적으로 동일한 물질을 포함할 수 있다.
이어서 상부 절연층(130a)을 관통하고 상부 도전성 패턴(120a) 및 회로 패턴(140)과 연결된 상부 비아(135a) 및 하부 절연층을 관통하고 하부 도전성 패턴(120b)과 연결된 하부 비아(135b)를 형성할 수 있다. 상부 및 하부 비아(135a, 135b)의 조성은 도 1a 내지 1c를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 상부 및 하부 비아들(135a 135b)은 도 4a에서 설명한 비아(135)의 형성 방법과 유사한 방법을 통해 형성될 수 있다.
도 4c를 참조하면, 상부 및 하부 보호 물질층들(157, 177)이 형성될 수 있다. 회로 패턴(140) 상에 상부 보호 물질층(157)이 형성될 수 있고, 하부 절연층(130b)의 하면 상에 하부 보호 물질층(177)이 형성될 수 있다. 일부 실시예들에 따르면 상부 및 하부 보호 물질층들(157, 177)은 PSR(Photo Solder Resist) 공정에 의해 형성될 수 있다. PSR 공정은 불변성 잉크(Permanent Ink)를 패턴이 형성된 회로 상에 코팅하여 회로를 보호하고, 후속되는 표면처리와 부품실장 공정에서 회로와 솔더 사이에 브릿지 현상 등이 발생하는 것을 방지하기 위한 공정일 수 있다. 상부 보호 물질층(157)이 형성된 후, 회로 패턴(140)의 상면의 적어도 일부가 노출되도록 상부 보호 물질층(157)을 식각하여 상부 콘택 홀(155, 도 1b 참조)을 형성할 수 있다. 또한 하부 보호 물질층(177)이 형성된 후, 하부 비아(135b)의 하면의 적어도 일부 또는 하부 절연층(130b)의 하면의 적어도 일부가 노출되도록 하부 보호 물질층(177)을 식각하여 하부 콘택 홀(175, 도 1b 및 1c 참조)을 형성할 수 있다. 상부 및 하부 콘택홀의(155, 175, 도 1b 참조) 형성은 동시에 이루어질 수 있으나 이에 제한되지 않는다.
다시 도 1b 및 1c를 참조하면, 상부 콘택 홀(155)에 의해 노출된 회로 패턴(140) 상에 상부 콘택층(160)을 형성할 수 있다. 상부 콘택층(160)의 측면은 상부 콘택 홀(155)의 상부 측벽(155W)에 의해 커버될 수 있다. 상부 콘택층(160)은 비전해질 도금 및/또는 전해질 도금방식으로 형성될 수 있다. 일부 실시예들에 따르면, 상부 콘택층(160)을 형성하기 위해, 비전해질 도금이 수행된 후 비전해질 도금으로 형성된 층을 씨드층으로 하여 전해질 도금이 수행될 수 있다. 상부 콘택층(160)은 상부 콘택층(160)에 포함된 니켈(Ni)의 산화를 방지하기 위해 인(P)을 함유할 수 있다. 예를 들어, 상부 콘택층(160)은 약 5% 내지 약 12% 중량의 인(P)을 함유할 수 있다.
하부 콘택 홀(175)에 의해 노출된 하부 비아(135b)의 하면의 적어도 일부 및/또는 하부 절연층(130b)의 하면의 적어도 일부 상에 하부 콘택층(180)을 형성할 수 있다. 하부 콘택층(180)의 측면은 하부 콘택 홀(175)의 하부 측벽(175W)에 의해 감싸질 수 있다. 하부 콘택층(180) 중 일부는 하부 비아(135b)와 연결될 수 있다. 하부 콘택층(180)은 상부 콘택층(160)과 유사한 방법으로 형성될 수 있다. 일부 실시예들에 따르면, 상부 콘택층(160) 및 하부 콘택층(180)은 동시에 형성될 수 있으나 이에 제한되지 않는다.
이어서 반도체 칩(200)을 상부 보호층(150) 상에 제공하고, 본딩 와이어(300)를 통해 반도체 칩(200)의 상면을 상부 콘택층(160)과 연결시킬 수 있다. 반도체 칩(200)을 상부 보호층(150) 상에 제공할 때는, 상부 보호층(150)의 반도체 칩(200)이 제공될 위치 상에 다이 접착 필름(DAF, Die Attach Film)을 제공한 후 반도체 칩을 접착시킬 수 있다. 하지만 이에 제한되는 것은 아니고, 반도체 칩(200)은 플립 칩 형태로 제공되어 솔더 범프 및 또는 솔더 볼에 의해 패키지 기판(100)과 연결될 수 있다.
이어서 하부 콘택층(180)상에 외부 접속 단자(190)를 제공할 수 있다. 외부 접속 단자(190)는 솔더 볼 또는 솔더 범프에 해당할 수 있다. 외부 접속 단자(190)는 전해 도금, 비전해 도금, CVD, 또는 PVD등을 이용하여 솔더 물질을 제공한 후 리플로우 공정 등에 의해 형성될 수 있다. 외부 접속 단자(190)의 조성은 도 1a 내지 1c를 참조하여 설명한 것과 실질적으로 동일하다.
일부 실시예들에 따르면 CTE 조절 영역(CAR) 상에는 베이스 층(110), 상부 절연층(130a), 하부 절연층(130b), 상부 보호층(150), 하부 보호층(170), 하부 콘택층(180) 및 외부 접속 단자(190)가 형성될 수 있다. CTE 조절 영역(CAR) 상에는 베이스 비아(125), 상부 및 하부 비아(135a, 135b)가 배치되지 않을 수 있다. CTE 조절 영역(CAR) 상에는 상부 도전성 패턴(120a), 하부 도전성 패턴(120b) 및 회로 패턴(140)이 형성되지 않을 수 있다. 이에 따라 종래에 비해 패키지 기판(100)에 포함된 도전성 물질의 질량 비율의 양을 감소된 반도체 패키지(1)를 제공할 수 있다.
패키지 기판에 있어서, 회로 패턴이나 비아들이 예컨대 구리와 같은 도전성 물질로 이루어진 경우 높은 CTE 특성으로 인해, 패키지 기판 전체의 E-CTE(Effective-CTE) 또한 높아지게 된다. 여기서 패키지 기판의 E-CTE라 함은 패키지 기판에 포함된 다양한 구성요소들 각각의 CTE 및 그 비율을 고려하여 산출되는, 패키지 기판 전체에 대해 평균적으로 적용되는 CTE일 수 있다. 따라서 패키지 기판의 E-CTE를 낮추기 위해서는, 도전성 물질의 양을 감소시켜야 한다.
이때 파워/그라운드 영역이 패키지 기판에 포함된 도전성 물질 중 많은 비율을 차지하므로, E-CTE 특성을 개선하기 위해서 파워/그라운드 영역에 포함된 도전성 물질의 양을 줄이는 것이 효과적이다. 이를 위하여 도전 물질로 구성된 패턴이나 비아의 두께나 면적을 줄일 수 있으나, 이 경우 신호 무결성/전원 무결성(Signal Integrity/Power Integrity, SI/PI) 특성이 열화되는 문제가 발생한다.
일부 실시예들에 따르면, 패키지 기판의 전기적 특성의 열화를 방지하기 위하여, 종래의 패키지 기판 설계에서 신호 전달 경로로 동작하지 않는 파워/그라운드 영역의 도전성 물질들을 선택적으로 제거할 수 있다. 여기서 파워/그라운드 영역이라 함은, 반도체 패키지의 전원 전력, 입출력 전력 및/또는 접지 전위를 제공하는 영역을 의미하며, 자세한 내용은 도 5a를 참조하여 후술하도록 한다. 또한 신호 전달 경로란, 반도체 칩(200)의 활성면으로부터 외부 접속 단자들(190) 중 신호 전달을 위한 외부 접속 단자(190)에 이르는 경로 중 최단 경로에 해당할 수 있다. 이에 따라 최단 신호 전달 경로들이 도전성 물질들이 제거되지 않으므로 SI 특성이 열화되지 않는다. 여기서 활성면은 반도체 칩(200)에 외부 접속 패드 등이 형성되는 면일 수 있다. 예를 들어, 도 1a 내지 1c에 도시된 반도체 칩(200)의 경우, 활성면은 패키지 기판(100)의 상면과 같은 방향을 향하는 면, 즉 반도체 칩(200)의 상면이 될 수 있다. 일부 실시예들에 따라, 반도체 칩이 플립 칩 구조로 주어진 경우 반도체 칩의 활성면은 하면이 될 수 있다.
일부 실시예들에 따르면, 도전성 물질들을 제거함에 있어서, 메인 파워 경로를 제외한 파워/그라운드 영역의 도전성 물질을 제거할 수 있다. 여기서 메인 파워 경로라 함은 상부 콘택층(160)으로부터 파워/그라운드 용 외부 접속 단자(190)에 이르는 경로들 중 최단 경로에 해당하는 것일 수 있다. 이에 따라, 여기서 기설계된 파워/그라운드 영역 중 인덕턴스를 주로 결정하는 영역인, 메인 파워 경로를 보존한 채 그 외의 도전성 물질층을 선택적으로 제거하여 패키지 기판(100)의 도전성 물질의 질량 비율을 감소시킬 수 있다. 따라서, 기설계된 파워/그라운드 영역에서 파워/그라운드 영역의 인덕턴스를 결정하지 않는 영역의 도전성 물질들을 선택적으로 제거할 수 있으므로 PI 특성의 열화를 방지할 수 있다.
일부 실시예들에 따른 패키지 기판은 전기적 특성 열화 없이 도전성 물질의 양은 종래의 패키지 비해 7% 감소할 수 있다. 따라서, 일부 실시예들에 따르면, 전기적 특성의 열화 없이 E-CTE가 개선된 패키지 기판을 제공할 수 있다.
도 5a는 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 블록도이다.
도 5b 및 도 5c는 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 그래프들이다.
도 5a를 참조하면, 패키지 기판(100) 상에는 패키지 기판(100)을 사등분 하는 제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4)이 정의될 수 있다. 일부 실시예들에 따르면, 패키지 기판(100)이 대략 사각 형상을 가질 때, 제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4)은 패키지를 대략 사각 형상으로 사등분하는 영역에 해당할 수 있다. 일부 실시예들에 따르면, 제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4)은 패키지 기판(100)의 중심을 지나며, 패키지 기판(100)의 두 쌍의 가장 자리들에 실질적으로 평행하고, 서로 실질적으로 수직한 두 선분들에 의해 분할되는 네 개의 영역일 수 있다.
제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4)은 각각 제1 내지 제5 파워/그라운드 영역들(PR1, PR2, PR3, PR4, PR5)을 포함할 수 있다. 제1 내지 제5 파워/그라운드 영역들(PR1, PR2, PR3, PR4, PR5)은 중심 전원을 공급하고, 입력 및 출력 전력을 공급하며 그리고/또는 접지 전위를 제공할 수 있다. 일부 실시예들에 따르면, 제1 및 제2 파워/그라운드 영역들(PR1, PR2)은 반도체 패키지(1, 도 1a 참조)의 동작을 위한 전원을 공급할 수 있다. 일부 실시예들에 따르면, 제3 및 제4 파워/그라운드 영역들(PR3, PR4)은 반도체 패키지의 입력 출력을 위한 전력을 공급할 수 있다. 일부 실시예들에 따르면 제5 파워 그라운드 영역(PR5)은 접지 전위를 제공할 수 있다.
도 5a를 참조하면, 제1 내지 제5 파워 그라운드 영역들(PR1, PR2, PR3, PR4, PR5)이 제1 신호 전달 영역(SR1)의 모서리에 인접하여 형성된 것으로 도시되었으나 이에 제한되지 않는다. 또한 제1 내지 제5 파워 그라운드 영역들(PR1, PR2, PR3, PR4, PR5)은 대략 사각 형상으로 도시되었으나, 이는 예시적인 것으로서 본 발명의 기술적 사상을 제한하지 않는다. 즉 제1 내지 제5 파워 그라운드 영역들(PR1, PR2, PR3, PR4, PR5)은 다양한 배치 및 형상을 가질 수 있다.
이제 도 5a 및 도 5b를 참조하면, 종래의 패키지 기판 및 일부 실시예들에 따른 패키지 기판의 제1 내지 제5 파워/그라운드 영역들(PR1, PR2, PR3, PR4, PR5)의 메인 파워 경로의 인덕턴스의 평균값에 대한 시뮬레이션 결과가 도시되어 있다. 일부 실시예들에 따른 반도체 패키지의 메인 파워 경로의 인덕턴스는 종래와 실질적으로 동등한 수준임을 확인할 수 있다. 메인 파워 경로는 도 1a 내지 도 1c를 참조하여 설명한 것과 같이, 상부 콘택층(160, 도 1b 참조)으로부터 파워/그라운드 용 외부 접속 단자(190, 도 1b 참조)에 이르는 경로 중 최단 경로에 해당하는 것을 지칭한다. 일부 실시예들에 따르면, 메인 파워 경로에 해당하지 않는 부분의 도전성 물질을 선택적으로 제거하므로, 패키지 기판의 제1 내지 제5 파워/그라운드 영역들(PR1, PR2, PR3, PR4, PR5)의 전기적 특성의 열화가 발생하지 않음을 알 수 있다.
도 5c을 참조하면, 종래의 패키지 기판 및 일부 실시예들에 따른 패키지 기판의 신호 전달 경로의 상호 인덕턴스의 값이, 제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4) 내의 각 평균값에 대한 시뮬레이션 결과로 도시되어 있다. 신호 전달 경로란, 도 1a 내지 도 1c를 참조하여 설명한 것과 같이 반도체 칩(200)의 활성면으로부터 외부 접속 단자들(190) 중 신호 전달을 위한 외부 접속 단자(190)에 이르는 경로 중 최단 경로에 해당하는 것을 지칭한다. 일부 실시예들에 따르면, 신호 전달 경로에 해당하지 않는 부분의 도전성 물질을 선택적으로 제거하므로, 반도체 패키지의 신호 전달 경로의 상호 인덕턴스의 제1 내지 제5 신호 전달 영역들(SR1, SR2, SR3, SR4) 내의 각각의 평균값은 종래와 실질적으로 동등한 수준임을 확인할 수 있다. 따라서, 예시적인 실시예들에 따른 반도체 패키지의 제1 내지 제4 신호 전달 영역들(SR1, SR2, SR3, SR4)의 전기적 특성의 열화가 발생하지 않음을 알 수 있다.
도 6은 일부 실시예들에 따른 반도체 패키지의 효과를 설명하기 위한 그래프들이다.
도 6을 참조하면 종래의 반도체 패키지 및 일부 실시예들에 따른 패키지 기판의 온도 구간 별 E-CTE가 도시되어 있다. 제1 온도 구간(TI1)은 약 25°C 내지 100°C일 수 있다. 제2 온도 구간(TI2)은 약 200°C 내지 250°C일 수 있다. 일부 실시예들에 따르면, 제1 온도 구간(TI1)에서 패키지 기판의 E-CTE는 종래에 비해 약 2.7% 감소할 수 있다. 일부 실시예들에 따르면, 제2 온도 구간(TI2)에서 패키지 기판의 E-CTE는 종래에 비해 약 8% 감소할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 패키지 기판 110: 코어층,125, 135a, 135b: 비아 120a, 120b: 도전성 패턴
130a, 130b: 절연층 140:회로 패턴 150, 170: 상부 보호층 160, 180: 콘택층
190: 외부 접속 단자 200: 반도체 칩 300: 본딩 와이어

Claims (10)

  1. 수평 방향으로 연장되는 도전성의 회로 패턴;
    상기 회로 패턴 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 반도체 칩을 포함하되,
    상기 제1 절연층은,
    상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하고 메쉬 구조로 형성된 제1 돌출부들; 및
    상기 제1 절연층의 하면으로부터 돌출되어 상기 회로 패턴의 적어도 일부를 관통하는 제2 돌출부를 포함하고,
    상기 제2 돌출부는 상기 반도체 칩으로부터 수평적으로 이격되며, 상기 제2 돌출부의 수평 단면적은 상기 제1 돌출부들 각각의 수평 단면적보다 더 큰 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 돌출부들 중 적어도 일부는 상기 반도체 칩 하에 배치되고, 상기 제2 돌출부는 상기 반도체 칩으로부터 수평적으로 이격된 것을 특징으로 하는 반도체 패키지
  3. 제1항에 있어서,
    상기 제2 돌출부는 메쉬 구조로 형성되지 않는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 돌출부들 및 상기 제2 돌출부는 깊이 방향으로 테이퍼된(tapered) 구조를 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 회로 패턴의 하면 상에 배치되고 수평 방향으로 연장되는 제2 절연층; 및
    상기 제2 절연층을 수직 방향으로 관통하고, 상기 회로 패턴과 연결된 비아들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제2 돌출부는 상기 비아들과 수평적으로 이격된 위치에 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서,
    상기 비아들 중 상기 제2 돌출부와 가장 인접한 비아와 상기 제2 돌출부 사이의 수평 거리는 상기 비아들의 직경의 세 배 이상인 것을 특징으로 하는 반도체 패키지.
  8. 칩 실장 영역 및 상기 칩 실장 영역에 의해 정의되는 비실장 영역을 포함하는 패키지 기판을 포함하는 반도체 패키지에 있어서,
    상기 패키지 기판은,
    상기 칩 실장 영역 및 상기 비실장 영역 상에서 수평 방향으로 연장되며, 도전성 물질을 포함하는 회로 패턴;
    상기 회로 패턴 상에 배치된 절연층; 및
    상기 칩 실장 영역 상의 상기 패키지 기판 상에 배치된 반도체 칩을 포함하되,
    상기 비실장 영역은 열 팽창 계수(Coefficient of Thermal Expansion: 이하 CTE) 조절 영역을 포함하고, 상기 CTE 조절 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율은 상기 칩 실장 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율보다 더 작은 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 CTE 조절 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율은, 상기 비실장 영역 상의 상기 패키지 기판의 상기 도전성 물질의 질량 비율보다 더 작은 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 도전성 물질은 구리(Cu)인 것을 특징으로 하는 반도체 패키지.
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