KR20120090417A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치는 기판 상에 형성된 회로 패턴들, 상기 회로 패턴들을 덮고 상부면으로부터 상기 기판 내부까지 연장하는 관통 전극이 형성되는 층간 절연막, 상기 층간 절연막 상에 구비되고 상기 회로 패턴들과 전기적으로 연결되는 제1 상부 콘택 및 상기 관통 전극의 상부면과 부분적으로 접촉하며 상기 제1 상부 콘택과 고립된 형상을 갖는 제1 상부 배선이 형성되는 제1 금속간 절연막, 및 상기 제1 금속간 절연막 상에 구비되고 상기 제1 상부 콘택과 전기적으로 연결되는 제2 상부 콘택 및 상기 제1 상부 배선과 전기적으로 연결되며 적어도 하나의 도전성 라인을 갖는 제2 상부 배선이 형성되는 제2 금속간 절연막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 관통 전극을 갖는 반도체 장치 및 이를 제조하는 방법에 관한 것이다.
반도체 소자가 고도로 집적화되고 대용량화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키지 기술이 개발되고 있다. 이 중에서, 관통 실리콘 비아(TSV, Through Silicon Via) 기술은 기판을 관통하는 비아홀을 형성하고 상기 비아홀 내에 관통 전극을 형성하는 패키지 기술이다.
그런데, 상기 비아홀 내에 충진된 도전성 물질이 열에 의해 부피 팽창되는 경우, 상기 관통 전극의 상부는 주변에 비해 돌출될 수 있다. 상기 관통 전극의 사이즈가 매우 크므로, 상기 돌출되는 높이 또한 수 천 내지 수 만 Å 정도로 매우 높다. 상기 관통 전극의 상부면이 돌출되면, 상기 관통 전극을 덮는 상부 박막들이 리프팅되거나 균열이 생기는 등의 문제가 발생한다. 때문에, 상기 관통 전극과 상부 배선 간의 접촉 불량이 발생되거나, 단선되거나 또는 접촉 저항이 높이질 수 있다. 이에 따라, 상기 관통 전극을 포함하는 반도체 소자의 신뢰성이 저하된다.
본 발명의 일 목적은 높은 신뢰성 및 우수한 동작 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성된 회로 패턴들, 상기 회로 패턴들을 덮고 상부면으로부터 상기 기판 내부까지 연장하는 관통 전극이 형성되는 층간 절연막, 상기 층간 절연막 상에 구비되고 상기 회로 패턴과 전기적으로 연결되는 제1 상부 콘택 및 상기 관통 전극의 상부면과 부분적으로 접촉하며 상기 제1 상부 콘택과 고립된 형상을 갖는 제1 상부 배선이 형성되는 제1 금속간 절연막, 및 상기 제1 금속간 절연막 상에 구비되고 상기 제1 상부 콘택과 전기적으로 연결되는 제2 상부 콘택 및 상기 제1 상부 배선과 전기적으로 연결되며 적어도 하나의 도전성 라인을 갖는 제2 상부 배선이 형성되는 제2 금속간 절연막을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선은 상기 관통 전극의 상부면의 가장자리를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선은 서로 이격된 4개의 패턴들을 포함하고, 상기 패턴들은 상기 관통 전극의 상부면의 가장자리와 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선은 서로 평행한 2개의 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속간 절연막은 상기 관통 전극의 상부 측벽을 둘러싸도록 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 금속간 절연막은 상기 관통 전극의 상부면의 중심부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 회로 패턴들이 형성되는 회로 영역 및 상기 관통 전극이 형성되는 비아 영역을 가지고, 상기 제1 상부 배선은 상기 비아 영역 내에 위치하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 상부 배선 및 상기 제2 상부 배선 사이에 구비되어 상기 제1 및 제2 상부 배선들을 전기적으로 연결시키는 다수개의 비아 콘택들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극으로부터의 전기 신호는 상기 제1 상부 배선 및 상기 제2 상부 배선을 통해 상기 회로 패턴으로 공급될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 회로 패턴들을 형성한다. 상기 회로 패턴들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막 및 상기 기판을 식각하여 상기 층간 절연막으로부터 상기 기판 내부까지 연장하는 관통 전극을 형성한다. 상기 층간 절연막 상에, 상기 회로 패턴과 전기적으로 연결되는 제1 상부 콘택 및 상기 관통 전극의 상부면과 부분적으로 접촉하며 상기 제1 상부 콘택과 고립된 형상을 갖는 제1 상부 배선을 갖는 제1 금속간 절연막을 형성한다. 상기 제1 금속간 절연막 상에, 상기 제1 상부 콘택과 전기적으로 연결되는 제2 상부 콘택 및 상기 제1 상부 배선과 전기적으로 연결되며 적어도 하나의 도전성 라인을 갖는 제2 상부 배선을 갖는 제2 금속간 절연막을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선을 형성하는 단계는, 상기 제1 금속간 절연막을 부분적으로 식각하여 상기 관통 전극의 상부면을 부분적으로 노출시키는 적어도 하나의 제2 개구부를 형성하는 단계 및 상기 제2 개구부 내에 도전 물질을 채워 상기 제1 상부 배선을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구부는 상기 관통 전극의 상부면의 중앙부를 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속간 절연막은 상기 관통 전극의 상부 측벽을 둘러싸도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 개구부는 4개가 이격 형성되고, 상기 4개의 제2 개구부들은 상기 관통 전극의 상부면의 가장자리를 각각 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 방법은, 상기 제1 상부 배선 및 상기 제2 상부 배선 사이에, 상기 제1 및 제2 상부 배선들을 전기적으로 연결시키는 다수개의 비아 콘택들을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비아 콘택들을 형성하는 단계는, 상기 제1 및 제2 금속간 절연막들 사이에 제3 금속간 절연막을 형성하는 단계, 상기 제3 금속간 절연막을 부분적으로 식각하여 상기 제1 상부 배선을 부분적으로 노출시키는 다수개의 비아홀들을 형성하는 단계 및 상기 비아홀들 내에 도전 물질을 채워 상기 비아 콘택들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 배선을 형성하는 단계는, 상기 제3 금속간 절연막 상에 형성된 제2 금속간 절연막을 부분적으로 식각하여 상기 비아 콘택들을 노출시키며 라인 형상을 갖는 제3 개구부를 형성하는 단계 및 상기 제3 개구부 내에 도전 물질을 채워 상기 제3 상부 배선을 형성하는 단계를 포함할 수 있다.
이와 같이 구성된 발명에 따른 반도체 장치는 기판에 구비되는 관통 전극, 상기 관통 전극 상에 구비되는 제1 상부 배선 및 상기 제1 상부 배선과 전기적으로 연결되는 제2 상부 배선을 포함한다. 상기 제1 상부 배선은 상기 관통 전극의 상부면의 일부와 접촉하며 고립된 형상을 가질 수 있다. 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작을 수 있다. 상기 제1 상부 배선은 상기 관통 전극의 상부면의 중앙부 또는 가장자리와 선택적으로 접촉할 수 있다.
따라서, 상기 기판에 상기 관통 전극을 형성한 후에 BEOL 공정을 수행하여 상부 배선층을 형성할 때, 상기 관통 전극이 상부면이 돌출되는 것을 방지하고 상기 관통 전극과 상기 상부 배선 간의 접촉 불량을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 도 1의 반도체 장치의 제1 상부 배선을 나타내는 평면도이다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 17은 도 16의 반도체 장치의 제1 상부 배선을 나타내는 평면도이다.
도 18 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 도면들이다.
도 25 내지 도 29는 본 발명의 또 다른 실시예들에 따른 제1 상부 배선들을 나타내는 평면도들이다.
도 30은 본 발명의 다른 실시예를 도시한 것이다.
도 31은 또 다른 실시예를 도시한 것이다.
도 32는 또 다른 실시예를 도시한 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 2는 도 1의 반도체 장치의 제1 상부 배선을 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10) 상에 형성된 회로 패턴(12)들, 회로 패턴(12)들을 덮는 층간 절연막(14), 층간 절연막(14) 및 기판(10)을 적어도 일부 관통하는 관통 전극(26), 관통 전극(26) 상에 구비되는 제1 상부 배선(36) 및 제1 상부 배선(36) 상에서 제1 상부 배선(36)과 전기적으로 연결되는 제2 상부 배선(52)을 포함한다.
기판(10) 상에는 회로 패턴(12)들이 구비된다. 기판(10)은 반도체 물질로 이루어진 기판일 수 있으며, 일 예로, 단결정 실리콘 기판일 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 제1 영역과 제2 영역을 가질 수 있다. 상기 제1 영역은 회로 패턴(12)들이 형성되는 회로 영역이고, 상기 제2 영역은 TSV와 같은 관통 전극(26)이 형성되는 비아 영역일 수 있다. 회로 패턴(12)들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다.
상기 비아 영역은, 기판(10)에 형성될 관통 전극(26)의 크기, 개수 및 정렬 마진을 고려하여, 실제 관통 전극(26)의 크기와 실질적으로 동일하거나 약간 더 크게 정의될 수 있다. 예를 들면, 상기 비아 영역의 직경은 실제 관통 전극 직경의 2배 내지 3배 이내가 되도록 정의될 수 있다.
기판(10) 상에는 회로 패턴(12)들을 덮는 층간 절연막(14)이 구비된다. 회로 패턴(12)들은 폴리실리콘 또는 금속으로 이루어지는 하부 배선들(16)과 전기적으로 연결될 수 있다.
층간 절연막(14) 및 기판(10)에는, 층간 절연막(14)을 관통하여 기판(10) 내부까지 연장되는 제1 개구부(20)가 형성된다. 도시되지는 않았지만, 다수개의 상기 제1 개구부들이 기판(10)에 구비될 수 있다. 제1 개구부(20)의 측벽 및 저면을 따라 절연막 패턴(23)이 구비된다. 제1 개구부(20)의 측벽 및 저면에 위치하는 절연막 패턴(23)은 기판(10)과 제1 개구부(20) 내의 도전 물질 사이를 절연시키는 역할을 한다.
절연막 패턴(23) 상에는 배리어 막 패턴(도시되지 않음)이 구비된다. 상기 배리어 막 패턴은 금속 혹은 금속 질화물을 포함할 수 있다. 상기 배리어 막 패턴 상에는 제1 개구부(20)를 채우는 관통 전극(26)이 구비된다. 상기 관통 전극은 저저항을 갖는 금속으로 이루어질 수 있다. 또한, 상기 관통 전극은 기판(10)을 이루는 실리콘 물질의 열팽창 계수보다 더 큰 열팽창 계수를 갖는 금속 물질을 포함할 수 있다.
일 예로, 상기 관통 전극은 구리, 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있으며, 이들은 단독으로 형성되는 것이 바람직하지만 2 이상을 포함할 수 있다. 따라서, 제1 개구부(20) 내에는 실리콘 관통 비아 콘택이 구비될 수 있다.
예를 들면, 상기 관통 전극은 10 내지 100㎛의 높이, 바람직하게는, 30 내지 80㎛의 높이를 가질 수 있다. 또한, 상기 관통 전극은 1 내지 15㎛의 직경, 바람직하게는 1 내지 10㎛의 직경을 가질 수 있다.
관통 전극(26) 및 층간 절연막(14) 상에 버퍼막(28)이 구비된다. 상기 버퍼막은 상기 실리콘 관통 비아 콘택의 도전 물질이 확산되는 것을 방지하는 역할을 한다. 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물 및 SiCON 등으로 이루어질 수 있으며, 이들은 단독 또는 2 이상이 적층된 형상을 가질 수 있다. 상기 버퍼막은 300 내지 1000Å의 두께를 가질 수 있다.
층간 절연막(14) 및 버퍼막(28) 상에는 제1 금속간 절연막(IMD, inter metal dielectric)(30)이 구비된다. 상기 제1 금속간 절연막은 저유전율을 갖는 물질로 이루어질 수 있으며, 예를 들면, 상기 제1 금속간 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등으로 이루어질 수 있다. 버퍼막(28) 및 제1 금속간 절연막(30)을 관통하면서 관통 전극(26)의 상부면의 일부와 접촉하는 제1 상부 배선(36) 및 하부 배선(16)과 접촉하는 제1 상부 콘택(38)이 구비된다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 있어서, 제1 상부 배선(36)은 관통 전극(26)의 상부면의 일부와 부분적으로 접촉하며, 제1 상부 콘택(38)과 고립된 형상을 가질 수 있다. 예를 들면, 상기 제1 상부 배선과 상기 제1 상부 콘택은 구리, 알루미늄, 금, 인듐, 니켈 등과 같은 금속을 포함할 수 있다.
구체적으로, 제1 상부 배선(36)은 상기 비아 영역 내에서 관통 전극(26)의 상부면 내부에 위치하도록 형성될 수 있다. 여기서, 상기 비아 영역은 도 2의 일점쇄선의 내부 영역(11)으로 정의될 수 있다.
또한, 고립된 형상을 갖는 제1 상부 배선(36)은, 제1 금속간 절연막(30)에 형성되어 있는 제1 상부 콘택(38)과 라우팅되지 않을 수 있다. 예를 들면, 제1 상부 배선(36)은 제1 상부 콘택(38)을 통해 트랜지스터와 같은 회로 패턴(12) 또는 인접한 제1 상부 배선에 직접적으로 연결되지 않을 수 있다. 즉, 제1 상부 배선(36)은 상기 비아 영역 내에서만 형성되고 상기 비아 영역의 외부로 연장하지 않으므로, 제1 금속간 절연막(30)에 형성된 다른 제1 상부 콘택(38)과 직접적으로 연결되지 않을 수 있다.
따라서, 제1 상부 배선(36)은 관통 전극(26)의 상부면의 중앙부에만 선택적으로 접촉하고, 관통 전극(26)의 상부면의 가장자리를 노출시킬 수 있다. 제1 상부 배선(36)과 관통 전극(26)이 접촉하는 부위의 면적은 관통 전극(26)의 상부면의 면적보다 작을 수 있다.
제1 상부 배선(36)은 제1 금속간 절연막(30)의 개구부(32) 내에 형성되고, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)의 상부면의 가장자리를 커버할 수 있다. 또한, 제1 금속간 절연막(30)은 층간 절연막(14)으로부터 돌출된 관통 전극(26)의 상부 측벽을 둘러싸도록 구비될 수 있다.
이에 따라, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)의 상부면의 가장자리와 돌출된 상부 측벽을 커버하게 됨으로써, 후속의 배선 공정 동안 열팽창에 의해 관통 전극(26)이 위로 돌출하는 것을 억제하고 관통 전극(26)과 제1 상부 배선(36) 간의 접촉 불량을 방지할 수 있다.
제1 금속간 절연막(30) 상에 제2 금속간 절연막(40)이 구비된다. 상기 제2 금속간 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등으로 이루어질 수 있다. 제2 금속간 절연막(40)을 관통하면서 제1 상부 배선(36)과 접촉하는 다수개의 비아 콘택들(42) 및 제1 상부 콘택(38)과 접촉하는 제2 상부 콘택(44)이 구비된다.
제2 금속간 절연막(40) 상에 제3 금속간 절연막(50)이 구비된다. 상기 제3 금속간 절연막은 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등으로 이루어질 수 있다. 제3 금속간 절연막(50)을 관통하면서 다수개의 비아 콘택들(42)과 접촉하는 제2 상부 배선(52) 및 제2 상부 콘택(44)과 접촉하는 제3 상부 콘택(56)이 구비된다.
따라서, 제2 상부 배선(52)은 다수개의 비아 콘택들(42)에 의해 제1 상부 배선(36)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 상부 배선(52)은 적어도 하나의 도전성 라인(54, 도 14 참조)을 포함할 수 있다. 예를 들면, 제2 상부 배선(52)은 일방향으로 연장하는 두개의 도전성 라인들을 포함할 수 있다. 상기 도전성 라인들 중 일부는 다수개의 비아 콘택들(42)로부터 연장하여 제3 상부 콘택(56)과 같은 상부 콘택 또는 인접한 제2 상부 배선과 접촉할 수 있다.
예를 들면, 제2 상부 배선(52)의 상기 도전성 라인은, 제3 금속간 절연막(50)에 형성되어 있는 제3 상부 콘택(56)과 라우팅될 수 있다. 제2 상부 배선(52)의 상기 도전성 라인은 비아 영역(11)으로부터 상기 회로 영역으로 연장하여 제3 금속간 절연막(50)에 형성된 다른 제2 상부 콘택(56)과 연결될 수 있다. 따라서, 제2 상부 배선(52)은 상부 콘택들을 통해 회로 패턴(12)과 전기적으로 연결될 수 있다.
도시하지는 않았지만, 상기 상부 배선들 및 상기 금속간 절연막들 상에는 상부 절연막 및 접속 패드들이 더 형성될 수 있다.
이하에서는, 도 1의 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면들이다. 도 3 내지 도 9, 도 11, 도 13 및 도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 10은 도 9의 평면도이며, 도 12는 도 11의 평면도이고, 도 14는 도 13의 평면도이다.
도 3을 참조하면, 기판(10) 상에 회로 패턴(12)들을 형성한다. 기판(10)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는다. 예를 들면, 기판(10)은 단결정 실리콘 기판일 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 제1 영역과 제2 영역을 가질 수 있다. 상기 제1 영역은 회로 패턴(12)들이 형성되는 회로 영역이고, 상기 제2 영역은 TSV와 같은 관통 전극(26)이 형성되는 비아 영역일 수 있다.
상기 비아 영역은, 기판(10)에 형성될 관통 전극의 크기, 개수 및 정렬 마진을 고려하여, 실제 관통 전극의 크기와 실질적으로 동일하거나 약간 더 크게 정의될 수 있다. 예를 들면, 상기 비아 영역의 직경은 실제 관통 전극 직경의 2배 내지 3배 이내가 되도록 정의될 수 있다.
기판(10)의 상기 제1 면 상에 회로 패턴(12)들을 덮는 층간 절연막(14)을 형성한다. 층간 절연막(14) 내에 콘택들을 포함하는 하부 배선(16)들을 형성한다. 하부 배선(16)의 상부면은 층간 절연막(14)으로부터 노출될 수 있다. 층간 절연막(14) 상에 식각 저지막(18)을 형성한다.
예를 들면, 회로 패턴(12)들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 상기 반도체 장치는 내부에 다수개의 회로 소자들을 형성된 반도체 칩일 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
이에 따라, 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 수행하여 기판(10) 상에 회로 패턴(12)들을 형성한다.
도 4를 참조하면, 층간 절연막(14)의 상부면으로부터 기판(10) 내부까지 연장하는 제1 개구부(20)를 형성한다. 제1 개구부(20)는 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장한다.
구체적으로, 기판(10) 상의 층간 절연막(14) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 관통 전극이 형성될 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 식각 저지막(18), 층간 절연막(14) 및 기판(10)의 일부를 식각하여 제1 개구부(20)를 형성한다. 예를 들면, 제1 개구부(20)는 건식 식각 공정 또는 습식 식각 공정에 의해 형성될 수 있다. 제1 개구부(20)의 깊이는 이후에 형성될 관통 전극의 길이, 적층 패키지의 두께 등을 고려하여 선택될 수 있다. 이어서, 상기 포토레지스트 패턴을 기판(10)으로부터 제거한다.
제1 개구부(20)의 측벽, 저면 및 층간 절연막(14)의 상부면의 프로파일을 따라 절연막(22)을 형성한다. 절연막(22)은 기판(10)과 제1 개구부(20) 내의 도전 물질을 절연시킬 수 있다. 예를 들면, 상기 절연막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다.
이어서, 절연막(22) 상에 배리어 막(도시되지 않음)을 형성한다. 상기 배리어 막은 Ta, TaN, Ti, TiN, Co, Ni, NiB, WN 등의 물질로 형성될 수 있으며, 이들은 단독 또는 2 이상이 적층될 수 있다. 100 내지 3000Å의 두께로 형성할 수 있다.
상기 배리어 막 상에 시드막(도시되지 않음)을 형성한 후, 상기 시드막 상에 제1 개구부(20) 내부를 채우도록 도전막(24)을 형성한다.
상기 시드막은 후속의 도전막(24)을 형성하기 위한 도금 공정에서 전극으로 사용되는 막이다. 예를 들면, 상기 시드막은 물리기상증착 공정을 통해 구리를 증착시켜 형성할 수 있다.
상기 도전막은 저저항의 금속 물질로 형성될 수 있다. 본 실시예에서, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리기상증착법 등에 의해 구리를 증착시켜 형성할 수 있다. 상기 도전막을 형성하고 난 다음, 상기 도전막을 열처리하는 공정을 더 수행할 수도 있다.
이와 다르게, 상기 도전막은 저저항을 갖는 금속들을 증착시켜 형성할 수도 있다. 상기 도전막은 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수도 있다.
도 5 및 도 6을 참조하면, 도전막(24), 상기 배리어 막 및 절연막(22)을 연마하여 관통 전극(26) 및 절연막 패턴(23)을 형성한다. 따라서, 관통 전극(26), 즉, 관통 실리콘 비아는 배리어 막 패턴 및 도전 패턴을 포함할 수 있다. 예를 들면, 도전막(24), 상기 배리어 막 및 절연막(22)은 화학기계적 연마 공정에 의해 연마될 수 있다.
이어서, 일부 남아있는 식각 저지막(18)을 에치백 공정에 의해 제거한다. 이에 따라, 관통 전극(26)의 상부면은 층간 절연막(14)의 상부면보다 더 높을 수 있다. 따라서, 관통 전극(26)의 상부 측벽 일부(27)가 노출될 수 있다. 이와 다르게, 상기 공정들은 관통 전극(26)의 상부면과 층간 절연막(14)의 상부면이 동일 평면 상에 있도록 수행될 수 있다.
도 7을 참조하면, 절연막 패턴(23) 및 관통 전극(26)을 덮는 버퍼막(28)을 형성한다. 상기 버퍼막은 절연 물질로 이루어질 수 있다. 상기 버퍼막은 상기 관통 전극에 포함된 금속 물질의 확산을 억제하기 위하여 제공될 수 있다. 상기 버퍼막은 실리콘 질화물, 실리콘 탄소 질화물 등으로 형성될 수 있다. 상기 버퍼막은 300 내지 1000Å의 두께로 형성할 수 있다.
이하에서는, 기판(10)의 상기 제1 면 상에 상부 배선층을 형성한다. 상기 상부 배선층은 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 형성될 수 있다.
도 8 내지 도 10을 참조하면, 관통 전극(26) 상에, 관통 전극(26)의 상부면의 일부와 접촉하는 제1 상부 배선(36)을 형성한다.
구체적으로, 버퍼막(28) 및 층간 절연막(14) 상에 제1 금속간 절연막(30)을 형성한다. 상기 제1 금속간 절연막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다.
이어서, 제1 금속간 절연막(30) 및 버퍼막(28)의 일부분을 식각하여 관통 전극(26)의 상부면을 부분적으로 노출시키는 적어도 하나의 제2 개구부(32) 및 하부 배선(16)을 노출시키는 비아홀(34)을 형성한다. 제2 개구부(32)는 고립된 형상을 가질 수 있다. 제2 개구부(32) 및 비아홀(34)의 내부를 도전 물질로 채워 제1 상부 배선(36) 및 제1 상부 콘택(38)을 형성한다.
따라서, 제1 상부 배선(36)은 관통 전극(26) 상에 형성되고, 관통 전극(26)의 상부면과 부분적으로 접촉하며, 제1 상부 콘택(38)과 고립된 형상을 가질 수 있다.
도 9 및 도 10에 도시된 바와 같이, 제2 개구부(32)는 관통 전극(26)의 상부면의 중앙부를 노출시키도록 형성될 수 있다. 따라서, 제1 상부 배선(36)은 관통 전극(26)의 상부면의 중앙부와 접촉하고, 관통 전극(26)의 상부면의 가장자리를 노출시킬 수 있다. 또한, 제1 금속간 절연막(30)은 관통 전극(26)의 상부 측벽을 둘러싸도록 형성될 수 있다.
따라서, 제1 상부 배선(36)과 관통 전극(26)이 접촉하는 부위의 면적은 관통 전극(26)의 상부면의 면적보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 제1 상부 배선(36)은 상기 비아 영역 내에서 관통 전극(26)의 상부면 내부에 위치하도록 형성될 수 있다. 여기서, 상기 비아 영역은 도 12의 일점쇄선의 내부 영역(11)으로 정의될 수 있다.
고립된 형상을 갖는 제1 상부 배선(36)은, 제1 금속간 절연막(30)에 형성되어 있는 제1 상부 콘택(38)과 라우팅되지 않을 수 있다. 예를 들면, 제1 상부 배선(36)은 제1 상부 콘택(38)을 통해 트랜지스터와 같은 회로 패턴(12) 또는 인접한 제1 상부 배선에 직접적으로 연결되지 않을 수 있다. 즉, 제1 상부 배선(36)은 상기 비아 영역 내에서만 형성되고 상기 비아 영역의 외부로 연장하지 않으므로, 제1 금속간 절연막(30)에 형성된 다른 제1 상부 콘택(38)과 직접적으로 연결되지 않을 수 있다.
제1 상부 배선(36)은 제1 금속간 절연막(30)의 개구부(32) 내에 형성되고, 제1 금속간 절연막(30)은 관통 전극(26)의 상부면의 가장자리를 커버할 수 있다. 또한, 제1 금속간 절연막(30)은 층간 절연막(14)으로부터 돌출된 관통 전극(26)의 상부 측벽을 둘러싸도록 형성될 수 있다.
이에 따라, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)의 상부면의 가장자리와 돌출된 상부 측벽을 커버하게 됨으로써, 배선 공정 동안 열팽창에 의해 관통 전극(26)이 위로 돌출하는 것을 억제하고 관통 전극(26)과 제1 상부 배선(36) 간의 접촉 불량을 방지할 수 있다.
도 11 및 도 12를 참조하면, 제1 상부 배선(36) 상에 다수개의 비아 콘택들(42)을 형성한다.
구체적으로, 제1 금속간 절연막(30) 상에 제2 금속간 절연막(40)을 형성한다. 상기 제2 금속간 절연막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다.
이어서, 제2 금속간 절연막(40)의 일부분을 식각하여 제1 상부 배선(36)을 부분적으로 노출시키는 다수개의 비아홀들 및 제1 상부 콘택(38)을 노출시키는 비아홀을 형성한다. 상기 비아홀들의 내부를 도전 물질로 채워 제1 상부 배선(36)과 접촉하는 다수개의 비아 콘택들(42) 및 제1 상부 콘택(38)과 접촉하는 제2 상부 콘택(44)을 형성한다.
도 13 및 도 14를 참조하면, 비아 콘택들(42) 상에 제2 상부 배선(52)을 형성한다.
구체적으로, 제2 금속간 절연막(40) 상에 제3 금속간 절연막(50)을 형성한다. 상기 제3 금속간 절연막은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다.
이어서, 제3 금속간 절연막(50)의 일부분을 식각하여 다수개의 비아 콘택들(42)을 노출시키며 라인 형상을 갖는 제3 개구부 및 제2 상부 콘택(44)을 노출시키는 비아홀을 형성한다. 상기 제3 개구부 및 상기 비아홀의 내부를 도전 물질로 채워 다수개의 비아 콘택들(42)과 접촉하는 제2 상부 배선(52) 및 제2 상부 콘택(44)과 접촉하는 제3 상부 콘택(56)을 형성한다. 따라서, 제2 상부 배선(52)은 다수개의 비아 콘택들(42)을 통해 제1 상부 배선(36)과 전기적으로 연결될 수 있다.
도 14에 도시된 바와 같이, 제2 상부 배선(52)은 적어도 하나의 도전성 라인(54)을 포함할 수 있다. 예를 들면, 제2 상부 배선(52)은 일방향으로 연장하는 두개의 도전성 라인들(54)을 포함할 수 있다. 상기 도전성 라인들 중 일부는 다수개의 비아 콘택들(42)로부터 연장하여 제3 상부 콘택(56)과 같은 상부 콘택 또는 인접한 제2 상부 배선과 접촉할 수 있다.
예를 들면, 제2 상부 배선(52)의 도전성 라인(54)은, 제3 금속간 절연막(50)에 형성되어 있는 제3 상부 콘택(56)과 라우팅될 수 있다. 도전성 라인(54)은 일점쇄선의 내부 영역(11)인 비아 영역으로부터 상기 회로 영역으로 연장하여 제3 금속간 절연막(50)에 형성된 다른 제2 상부 콘택(56)과 연결될 수 있다. 따라서, 제2 상부 배선(52)은 상부 콘택들(56, 44, 38)을 통해 회로 패턴(12)과 전기적으로 연결될 수 있다.
도 15를 참조하면, 제3 금속간 절연막(50) 상에 상부 절연막(60) 및 보호막(64)을 형성하고, 제2 상부 배선(52)과 전기적으로 연결되는 접속 패드(66)를 형성한다.
이어서, 기판(10)의 상기 제2 면으로부터 상기 관통 전극을 노출시키기 위하여 제3 금속간 절연막(50) 상에 핸들링 기판(도시되지 않음)을 부착한다. 상기 핸들링 기판은 상기 관통 전극을 노출시킨 후에 기판(10)으로부터 제거될 수 있다. 기판(10)의 상기 제2 면을 제거하여 관통 전극(26)을 기판(10)으로부터 노출시킨다.
상술한 공정들에 의해 형성된 반도체 장치들을 패키징 공정을 통해 상기 관통 전극을 이용하여 적층시킨다. 이하에서는, 상기 적층된 반도체 장치들을 제1 반도체 칩 및 제2 반도체 칩이라 하기로 한다.
예를 들면, 제1 반도체 칩(100)은 범프(300)를 매개로 하여 제2 반도체 칩(200) 상에 적층될 수 있다. 범프(300)는 상기 제2 반도체 칩의 접속 패드 상에 형성되고 상기 제1 반도체 칩의 관통 전극(26)에 부착될 수 있다.
구체적으로, 범프(300)를 리플로우 공정에 의해 상기 제2 반도체 칩의 접속 패드에 부착시켜 상기 제1 반도체 칩을 상기 제2 반도체 칩 상에 적층시켜 적층 패키지를 형성할 수 있다.
이에 따라, 관통 전극(26)은 상기 범프와 같은 접속 부재에 접합되어 상기 제1 및 제2 반도체 칩들을 서로 전기적으로 연결시킬 수 있다.
예를 들면, 관통 전극(26)은 상기 반도체 칩들의 동작에 필요한 신호 또는 전원과 같은 전기 신호의 전달 통로일 수 있다. 관통 전극(26)으로부터의 상기 전기 신호는 제1 상부 배선(36) 및 제2 상부 배선(52)을 통해 회로 패턴(12)으로 공급될 수 있다. 또한, 회로 패턴(12)으로부터 전기 신호는 제2 상부 배선(52) 및 제1 상부 배선(36)을 통해 관통 전극(26)으로 공급될 수 있다.
상술한 바와 같이, FEOL 공정 후에 관통 전극을 형성한 후, BEOL 공정을 수행한다. 따라서, 상기 관통 전극은 상기 BEOL 공정의 높은 온도(예를 들면, 400℃ 이상)에 의한 열적 스트레스에 의한 영향을 받게 되어, 상기 관통 전극은 열팽창에 의해 상부로 돌출될 수 있다.
본 실시예에 있어서, 상기 관통 전극 상에 구비되는 제1 상부 배선은 상기 관통 전극의 상부면의 일부와 접촉하며 제1 상부 콘택과 고립된 형상을 가질 수 있다. 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작을 수 있다. 예를 들면, 상기 제1 상부 배선은 상기 관통 전극의 상부면의 중앙부와 접촉하며, 제1 금속간 절연막은 상기 제1 상부 배선에 의해 노출된 상기 관통 전극의 가장자리를 커버할 수 있다.
따라서, 상기 BEOL 공정을 수행함에 따라 상기 관통 전극이 상부면이 돌출되더라도, 상기 관통 전극과 상기 상부 배선 간의 접촉 불량을 방지할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 17은 도 16의 반도체 장치의 제1 상부 배선을 나타내는 평면도이다. 본 실시예에 따른 반도체 장치는 상부 배선들을 제외하고는 도 1의 실시예의 반도체 장치와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16 및 도 17을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제1 상부 패턴(26)은 서로 이격된 4개의 패턴들(36a, 36b, 36c, 36d)을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 4개의 고립된 형상의 패턴들(36a, 36b, 36c, 36d)은 비아 영역(11) 내에 형성되고, 관통 전극(26)의 상부면의 가장자리와 각각 접촉할 수 있다. 4개의 고립 패턴들(36a, 36b, 36c, 36d)은 제1 상부 콘택(38)과 라우팅되지 않을 수 있다. 즉, 상기 고립 패턴은 비아 영역(11) 내에만 형성되고 비아 영역(11)의 외부로 연장하지 않으므로, 제1 금속간 절연막(30)에 형성된 다른 제1 상부 콘택(38)과 직접적으로 연결되지 않을 수 있다.
제1 금속간 절연막(30)은 관통 전극(26)의 상부면의 중앙부 및 가장자리 일부를 커버할 수 있다. 따라서, 제1 상부 배선(26)과 관통 전극(26)이 접촉하는 부위의 면적은 관통 전극(26)의 상부면의 면적보다 작을 수 있다.
각각의 상기 패턴 상에는 다수개의 비아 콘택들(42)이 구비되고, 상기 비아 콘택들 상에는 제2 상부 배선(52)이 구비될 수 있다.
본 발명의 다른 실시예에 있어서, 제2 상부 배선(52)은 4개의 패턴들(36a, 36b, 36c, 36d) 각각에 전기적으로 연결되며 서로 이격된 4개의 배선들을 포함할 수 있다. 제2 상부 배선(52)의 4개의 배선들 각각은 일방향으로 연장하는 적어도 하나의 도전성 라인(54, 도 24 참조)을 가질 수 있다.
상기 제2 상부 배선의 상기 도전성 라인은 일점쇄선의 내부 영역(11)인 비아 영역으로부터 상기 회로 영역으로 연장하여 제3 금속간 절연막(50)에 형성된 다른 제2 상부 콘택(56)과 전기적으로 연결될 수 있다.
이하에서는, 도 16의 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 18 내지 도 24는 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 도면들이다. 도 18, 도 19, 도 21 및 도 23은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 20은 도 19의 평면도이며, 도 22는 도 21의 평면도이고, 도 24는 도 23의 평면도이다.
먼저, 도 1 내지 도 7을 참조로 설명한 공정들을 수행하여, 층간 절연막(14)의 상부면으로부터 기판(10) 내부로 연장하는 관통 전극(26)을 형성한다. 이하에서는, 기판(10) 상에 상부 배선층을 형성한다. 상기 상부 배선층은 BEOL 공정이라 불리는 배선 공정을 수행하여 형성될 수 있다.
도 18 내지 도 20을 참조하면, 관통 전극(26) 상에, 관통 전극(26)의 상부면의 일부와 접촉하는 제1 상부 배선(36)을 형성한다.
구체적으로, 버퍼막(28) 및 층간 절연막(14) 상에 제1 금속간 절연막(30)을 형성한다. 제1 금속간 절연막(30) 및 버퍼막(28)의 일부분을 식각하여 관통 전극(26)의 상부면을 부분적으로 노출시키는 4개의 제2 개구부들(32) 및 하부 배선(16)을 노출시키는 비아홀(34)을 형성한다. 제2 개구부(32)는 고립된 형상을 가질 수 있다. 제2 개구부들(32) 및 비아홀(34)의 내부를 도전 물질로 채워 제1 상부 배선(36) 및 제1 상부 콘택(38)을 형성한다.
본 실시예에 있어서, 4개의 제2 개구부들(32)은 관통 전극(26)의 상부면의 가장자리를 노출시키도록 형성될 수 있다. 따라서, 제1 상부 배선(36)은 서로 이격된 4개의 패턴들(36a, 36b, 36c, 36d)을 가질 수 있다. 4개의 고립된 형상의 패턴들(36a, 36b, 36c, 36d)은 관통 전극(26)의 상부면의 가장자리와 각각 접촉할 수 있다. 제1 금속간 절연막(30)은 관통 전극(26)의 상부면의 중앙부를 커버할 수 있다.
따라서, 제1 상부 배선(26)과 관통 전극(26)이 접촉하는 부위의 면적은 관통 전극(26)의 상부면의 면적보다 작을 수 있다.
이에 따라, 제1 금속간 절연막(30)은 관통 전극(26)의 상부면의 중앙부 및 가장자리 일부를 커버할 수 있다. 또한, 제1 금속간 절연막(30)은 층간 절연막(14)으로부터 돌출된 관통 전극(26)의 상부 측벽을 둘러싸도록 구비될 수 있다.
이에 따라, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)의 상부면의 중앙부와 가장자리 일부 및 돌출된 상부 측벽을 커버하게 됨으로써, 후속의 배선 공정 동안 열팽창에 의해 관통 전극(26)이 위로 돌출하는 것을 억제하고 관통 전극(26)과 제1 상부 배선(36) 간의 접촉 불량을 방지할 수 있다.
도 21 및 도 22를 참조하면, 제1 상부 배선(36) 상에 다수개의 비아 콘택들(42)을 형성한다.
구체적으로, 제1 금속간 절연막(30) 상에 제2 금속간 절연막(40)을 형성한다. 제2 금속간 절연막(40)의 일부분을 식각하여 제1 상부 배선(36)을 부분적으로 노출시키는 다수개의 비아홀들 및 제1 상부 콘택(38)을 노출시키는 비아홀을 형성한다. 상기 비아홀들의 내부를 도전 물질로 채워 제1 상부 배선(36)과 접촉하는 다수개의 비아 콘택들(42) 및 제1 상부 콘택(38)과 접촉하는 제2 상부 콘택(44)을 형성한다. 따라서, 4개의 패턴들(36a, 36b, 36c, 36d) 상에 다수개의 비아 콘택들(42)이 각각 형성된다.
도 23 및 도 24를 참조하면, 비아 콘택들(42) 상에 제2 상부 배선(52)을 형성한다.
구체적으로, 제2 금속간 절연막(40) 상에 제3 금속간 절연막(50)을 형성한다. 제3 금속간 절연막(50)의 일부분을 식각하여 다수개의 비아 콘택들(42)을 노출시키며 라인 형상을 갖는 4개의 제3 개구부들 및 제2 상부 콘택(44)을 노출시키는 비아홀을 형성한다. 상기 제3 개구부들 및 상기 비아홀의 내부를 도전 물질로 채워 다수개의 비아 콘택들(42)과 접촉하는 제2 상부 배선(52) 및 제2 상부 콘택(44)과 접촉하는 제3 상부 콘택(56)을 형성한다.
본 실시예에 있어서, 제2 상부 배선(52)은 4개의 고립 패턴들(36a, 36b, 36c, 36d)에 대응하는 서로 이격된 4개의 배선들(52a, 52b, 52c, 52d)을 포함할 수 있다. 4개의 배선들(52a, 52b, 52c, 52d) 각각은 일방향으로 연장하는 적어도 하나의 도전성 라인(54a, 54b, 54c, 54d)을 가질 수 있다.
따라서, 4개의 배선들(52a, 52b, 52c, 52d)은 다수개의 비아 콘택들(42)을 통해 4개의 패턴들(36a, 36b, 36c, 36d) 각각에 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 있어서, 제1 상부 배선(36)의 이격 패턴들(36a, 36b, 36c, 36d)은 후속 공정을 모니터링하기 위해 사용될 수 있다.
BEOL 공정을 수행하면서, 4개의 패턴들(36a, 36b, 36c, 36d) 사이의 저항들을 실시간으로 측정함으로써, 관통 전극의 돌출에 의한 상부 배선과 관통 전극 사이의 결함 유무를 확인할 수 있다. 예를 들면, 두개의 패턴들 사이(36a와 36b)의 저항이 나머지 세 개의 패턴들 사이(36b와 36c, 36c와 36d, 36d와 36a)의 저항들과 다를 경우, 해당하는 패턴(36a)과 관통 전극 사이에 결함이 있음을 예측할 수 있다.
따라서, 고립된 형상을 가지며 서로 이격된 다수개의 상기 패턴들을 이용하여, 공정 진행 중에 상기 관통 전극의 돌출에 의한 상기 상부 배선과 상기 관통 전극 사이의 결함 유무를 검사할 수 있다.
도 25 내지 도 29는 본 발명의 또 다른 실시예들에 따른 제1 상부 배선들을 나타내는 평면도들이다.
도 25에 도시된 바와 같이, 제1 상부 배선(36)은 서로 평행한 두개의 고립 패턴들을 가질 수 있다. 상기 두개의 고립 패턴들은 비아 영역(11) 내에 형성될 수 있다.
따라서, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)을 부분적으로 커버할 수 있다. 이에 따라, 열팽창에 의해 관통 전극(26)이 위로 돌출하는 것이 억제되며 관통 전극(26)과 제1 상부 배선(36) 사이의 접촉 저항을 감소시키고 우수한 동작 특성을 갖는 반도체 장치를 제공할 수 있다.
도 26에 도시된 바와 같이, 제1 상부 배선(36)은 비아 영역(11) 내에 형성된 H자 형상의 고립된 패턴을 가질 수 있다. 제1 상부 배선(36)은 관통 전극(26)의 상부면의 중앙부 및 가장자리 영역과 선택적으로 접촉할 수 있다.
도 27에 도시된 바와 같이, 제1 상부 배선(36)은 비아 영역(11) 내에 형성된 거미줄 형상의 고립된 패턴을 가질 수 있다. 제1 상부 배선(36)은 관통 전극(26)의 상부면의 중앙부와 가장자리에 부분적으로 접촉할 수 있다.
도 28에 도시된 바와 같이, 제1 상부 배선(36)은 비아 영역(11) 내에 형성된 풍차 형상의 고립된 패턴을 가질 수 있다. 제1 상부 배선(36)은 관통 전극(26)의 상부면의 가장자리 일부분과 접촉할 수 있다.
도 29에 도시된 바와 같이, 제1 상부 배선(36)은 비아 영역(11) 내에 형성된 메쉬 형상의 고립된 패턴을 가질 수 있다. 제1 상부 배선(36)은 관통 전극(36)의 상부면의 중앙부 및 가장자리 영역과 선택적으로 접촉할 수 있다.
도 25 내지 도 29에 도시된 바와 같이, 제1 상부 배선(36)은 비아 영역(11) 내에 형성된 고립 패턴을 포함할 수 있다. 상기 고립 패턴은 관통 전극(36)의 상부면을 부분적으로 노출시킬 수 있다. 따라서, 제1 금속간 절연막(30)은 제1 상부 배선(36)에 의해 노출된 관통 전극(26)의 상부면을 커버하여 열팽창에 의해 관통 전극(26)이 위로 돌출하는 것을 억제할 수 있다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 30은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 31은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 32는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 적층형 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력된다.
상술한 바와 같이, 본 발명에 따른 반도체 장치는 기판에 구비되는 관통 전극, 상기 관통 전극 상에 구비되는 제1 상부 배선 및 상기 제1 상부 배선과 전기적으로 연결되는 제2 상부 배선을 포함한다. 상기 제1 상부 배선은 상기 관통 전극의 상부면의 일부와 접촉하며 고립된 형상을 가질 수 있다. 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작을 수 있다. 상기 제1 상부 배선은 상기 관통 전극의 상부면의 중앙부 또는 가장자리와 선택적으로 접촉할 수 있다.
따라서, 상기 기판에 상기 관통 전극을 형성한 후에 BEOL 공정을 수행하여 상부 배선층을 형성할 때, 상기 관통 전극이 상부면이 돌출되는 것을 방지하고 상기 관통 전극과 상기 상부 배선 간의 접촉 불량을 방지할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 12 : 회로 패턴
14 : 층간 절연막 16 : 하부 배선
20 : 제1 개구부 22 : 절연막
23 : 절연막 패턴 24 : 도전막
26 : 관통 전극 28 : 버퍼막
30 : 제1 금속간 절연막 32 : 제2 개구부
36 : 제1 상부 배선 38 : 제1 상부 콘택
40 : 제2 금속간 절연막 42 : 비아 콘택
44 : 제2 상부 콘택 50 : 제3 금속간 절연막
52 : 제2 상부 배선 54 : 도전성 라인
56 : 제3 상부 콘택 60 : 상부 절연막
64 : 보호막 66 : 접속 패드
100 : 제1 반도체 칩 200 : 제2 반도체 칩
300 : 범프 310 : 접착층

Claims (10)

  1. 기판 상에 형성된 회로 패턴들;
    상기 회로 패턴들을 덮고, 상부면으로부터 상기 기판 내부까지 연장하는 관통 전극이 형성되는 층간 절연막;
    상기 층간 절연막 상에 구비되고, 상기 회로 패턴과 전기적으로 연결되는 제1 상부 콘택 및 상기 관통 전극의 상부면과 부분적으로 접촉하며 상기 제1 상부 콘택과 고립된 형상을 갖는 제1 상부 배선이 형성되는 제1 금속간 절연막; 및
    상기 제1 금속간 절연막 상에 구비되고, 상기 제1 상부 콘택과 전기적으로 연결되는 제2 상부 콘택 및 상기 제1 상부 배선과 전기적으로 연결되며 적어도 하나의 도전성 라인을 갖는 제2 상부 배선이 형성되는 제2 금속간 절연막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 상부 배선과 상기 관통 전극이 접촉하는 부위의 면적은 상기 관통 전극의 상부면의 면적보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제1 상부 배선은 상기 관통 전극의 상부면의 가장자리를 노출시키는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 상부 배선은 서로 이격된 4개의 패턴들을 포함하고, 상기 패턴들은 상기 관통 전극의 상부면의 가장자리와 각각 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 상부 배선은 서로 평행한 2개의 패턴들을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 금속간 절연막은 상기 관통 전극의 상부 측벽을 둘러싸는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 금속간 절연막은 상기 관통 전극의 상부면의 중심부를 커버하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 기판은 상기 회로 패턴들이 형성되는 회로 영역 및 상기 관통 전극이 형성되는 상기 비아 영역을 가지고, 상기 제1 상부 배선은 상기 비아 영역 내에 위치하도록 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 제1 상부 배선 및 상기 제2 상부 배선 사이에 구비되어 상기 제1 및 제2 상부 배선들을 전기적으로 연결시키는 다수개의 비아 콘택들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 관통 전극으로부터의 전기 신호는 상기 제1 상부 배선 및 상기 제2 상부 배선을 통해 상기 회로 패턴으로 공급되는 것을 특징으로 하는 반도체 장치.
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