KR102021884B1 - 후면 본딩 구조체를 갖는 반도체 소자 - Google Patents

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Abstract

기판의 전면 상에 형성된 내부 회로, 상기 기판을 수직으로 관통하는 관통 비아 구조체, 및 상기 기판의 상기 후면 상에 형성된 후면 절연층 및 후면 본딩 구조체를 포함하는 반도체 소자가 제안된다. 상기 관통 비아 구조체는 상기 기판의 상기 전면보다 돌출하여 상기 내부 회로와 접촉하는 전면 단부 및 상기 기판의 후면을 향하도록 상기 기판 내에 위치하는 후면 단부를 포함한다. 상기 후면 본딩 구조체는, 상기 후면 절연층의 상부에 위치하는 후면 본딩 배선부, 및 상기 후면 절연층을 관통하여 상기 관통 비아 구조체와 연결되는 후면 본딩 비아 플러그부를 포함한다.

Description

후면 본딩 구조체를 갖는 반도체 소자{Semiconductor Device Having Backside Bonding Structure}
본 발명은 관통 비아 구조체 및 후면 본딩 구조체를 갖는 반도체 소자에 관한 것이다.
반도체 소자 및 전자 시스템의 집적도를 높이기 위하여 관통 비아 구조체 및 후면 본딩 구조체를 형성하는 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는, 후면 본딩 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 후면 본딩 구조체를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 후면 본딩 구조체를 갖는 반도체 소자를 포함하는 반도체 적층 구조 및 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판의 전면 상에 형성된 내부 회로, 상기 기판을 수직으로 관통하는 관통 비아 구조체, 및 상기 기판의 상기 후면 상에 형성된 후면 절연층 및 후면 본딩 구조체를 포함한다.
상기 관통 비아 구조체는 상기 기판의 상기 전면보다 돌출하여 상기 내부 회로와 접촉하는 전면 단부 및 상기 기판의 후면을 향하도록 상기 기판 내에 위치하는 후면 단부를 포함할 수 있다.
상기 후면 본딩 구조체는, 상기 후면 절연층의 상부에 위치하는 후면 본딩 배선부, 및 상기 후면 절연층을 관통하여 상기 관통 비아 구조체와 연결되는 후면 본딩 비아 플러그부를 포함할 수 있다.
상기 반도체 소자는 상기 기판의 전면 상에 형성된 트랜지스터들 및 상기 기판 및 상기 트랜지스터들의 게이트 전극과 상기 내부 회로를 전기적으로 연결하는 컨택 플러그를 더 포함할 수 있다.
상기 반도체 소자는 상기 트랜지스터들을 덮는 하부 층간 절연막, 상기 내부 회로는 덮는 상부 층간 절연막, 및 상기 상부 층간 절연막 상에 형성된 전면 재배선 구조체를 더 포함할 수 있다.
상기 내부 회로는 기둥 모양을 가진 내부 비아, 메사 모양을 가진 내부 배선, 및 상기 관통 비아 구조체의 상기 전면 단부와 접촉하는 관통 비아 패드를 포함할 수 있다.
상기 전면 재배선 구조체는 동일한 레벨에 형성된 전면 재배선 패드 및 전면 재배선 배선층을 포함할 수 있다.
상기 상부 층간 절연막 상에 형성되고 상기 전면 재배선 구조체를 덮는 전면 패시베이션 층을 더 포함할 수 있다.
상기 전면 패시베이션 층은 상기 전면 재배선 패드를 부분적으로 노출하는 전면 재배선 패드 홀을 포함할 수 있다.
상기 후면 본딩 구조체는 후면 본딩 배선층, 및 후면 본딩 배리어 층을 포함할 수 있다.
상기 관통 비아 구조체는 관통 비아 코어, 상기 관통 비아 코어를 감싸는 관통 비아 배리어 층, 및 상기 관통 비아 배리어 층을 감싸는 관통 비아 라이너를 포함할 수 있다.
상기 관통 비아 배리어 층은 상기 관통 비아 코어의 측면 및 후면 단부를 완전히 감쌀 수 있다.
상기 관통 비아 라이너는 상기 관통 비아 배리어 층의 측면의 전부를 감쌀 수 있다.
상기 관통 비아 라이너는 상기 관통 비아 코어의 후면 단부 상의 상기 관통 비아 배리어 층을 부분적으로 노출할 수 있다.
상기 노출된 관통 비아 배리어 층은 상기 후면 본딩 배리어 층과 직접적으로 접촉할 수 있다.
상기 후면 본딩 배선층 및 상기 관통 비아 코어는 구리를 포함할 수 있다.
상기 후면 본딩 배리어 층 및 상기 관통 비아 배리어 층은 티타늄 또는 탄탈룸을 포함할 수 있다.
상기 관통 비아 라이너는 실리콘 산화물을 포함할 수 있다.
상기 후면 본딩 배리어 층은 상기 후면 본딩 배선부의 하면 및 측면, 및 상기 후면 본딩 비아 플러그부의 하면과 측면을 감쌀 수 있다.
상기 후면 본딩 배리어 층은 상기 후면 본딩 배선부의 상면을 노출시킬 수 있다.
상기 후면 절연층은 상기 기판의 상기 후면 상의 하부 후면 절연층 및 상기 하부 후면 절연층 상의 상부 후면 절연층을 포함할 수 있다.
상기 하부 후면 절연층은 상기 후면 본딩 비아 플러그부를 정의할 수 있다.
상기 상부 후면 절연층은 상기 후면 본딩 배선부를 정의할 수 있다.
상기 기판 및 상기 하부 후면 절연층은 후면 본딩 비아 홀을 정의할 수 있다.
상기 후면 본딩 비아 플러그부는 상기 후면 본딩 비아 홀 내에 형성될 수 있다.
상기 후면 본딩 비아 홀의 내벽 상에 형성된 절연성 후면 본딩 비아 스페이서를 더 포함할 수 있다.
상기 절연성 후면 본딩 비아 스페이서는 상기 후면 본딩 배리어 층과 직접적으로 접촉할 수 있다.
상기 상부 후면 절연층과 상기 절연성 후면 본딩 비아 스페이서는 동일한 물질을 포함할 수 있다.
상기 후면 본딩 배선부는 관통 비아 연결부, 패드부, 및 상기 관통 비아 연결부와 패드부를 연결하는 배선부를 포함할 수 있다.
상기 관통 비아 연결부는 상기 후면 본딩 플러그부 상에 배치될 수 있다.
상기 관통 비아 구조체, 상기 후면 본딩 비아 플러그부, 및 상기 후면 본딩 배선부는 수직으로 정렬될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 기판의 전면 상에 형성된 내부 회로, 상기 기판을 수직으로 관통하는 관통 비아 구조체, 상기 기판의 상기 내부 회로 상에 형성된 전면 재배선 패드, 및 상기 기판의 상기 후면 상에 형성된 후면 절연층 및 "T"자 모양의 종단면을 갖는 후면 본딩 구조체를 포함할 수 있다.
상기 관통 비아 구조체는 상기 기판의 상기 전면보다 돌출하여 상기 내부 회로와 접촉하는 전면 단부 및 상기 기판의 후면을 향하도록 상기 기판 내에 위치하는 후면 단부를 포함할 수 있다.
상기 후면 본딩 구조체는 상기 "T"자 모양의 "┃" 부위에 해당하고, 상기 후면 절연층에 의해 정의되고 상기 관통 비아 구조체의 후면 단부와 접촉하는 후면 본딩 비아 플러그부를 포함할 수 있다.
상기 후면 본딩 구조체는 상기 "T"자 모양의 "━" 부위에 해당하고 상기 후면 절연층 상으로 돌출한 후면 본딩 배선부를 포함할 수 있다.
상기 후면 본딩 비아 플러그부는 상기 기판 및 상기 후면 절연층에 의해 정의되도록 상기 후면 절연층 및 상기 기판을 수직으로 관통하여 상기 관통 비아 구조체와 접촉할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들은 기판의 후면보다 낮게 리세스된 후면 단부를 갖는 관통 비아 구조체를 포함할 수 있다. 따라서, 관통 비아 구조체의 후면 단부는 기판의 후면을 물리적 또는 화학적으로 공격하는 식각, 제거, 그라인딩, 폴리싱, 또는 평탄화 공정들로부터 보호될 수 있다. 관통 비아 구조체의 후면 단부가 물리적 또는 화학적 공격을 받는 경우, 관통 비아 구조체가 직접적으로 오염되거나 관통 비아 구조체의 일부가 다른 구성 요소들(elements)에 좋지 않은 영향을 미칠 수 있다. 예를 들어, 관통 비아 구조체의 전기 전도성이 저하되거나 인접한 절연층들과 접착력이 약화될 수 있다. 또한 부분적으로 손상되어 전기적 단락(short) 또는 오픈(open)을 유발할 수 있다. 따라서, 반도체 소자의 수율, 성능 및 라이프 사이클이 저하될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이고, 도 1b는 A영역을 반전한 부분 확대도이다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이고, 도 1d는 B영역을 반전한 부분 확대도이다.
도 1e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이고, 도 1f는 C영역을 반전한 부분 확대도이다.
도 1g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 설명하는 종단면도이고, 도 1h는 D영역을 반전한 부분 확대도이다.
도 2a 내지 2h는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 단면 사시도들이다.
도 3a 내지 3q, 4a 내지 4c, 5a 내지 5i, 및 6a 내지 6e는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 종단면도들이다.
도 7a 내지 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자 적층 구조들을 개략적으로 도시한 단면도들이다.
도 8a 내지 8d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 포함하는 반도체 모듈, 전자 시스템, 및 모바일 기기를 개략적으로 도시한 다이아그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(10)를 설명하는 종단면도이고, 도 1b는 A영역을 반전한(reversed) 부분 확대도이다.
도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10)는 기판(100)의 전면(FS, front side) 상에 형성된 트랜지스터들(110), 컨택 플러그들(120), 내부 회로들(150) 및 전면 재배선 구조체(160)를 포함할 수 있다. 반도체 소자(10)는 기판(100) 내에 형성된 관통 비아 구조체(200, TSV, through silicon via structure)를 더 포함할 수 있다. 반도체 소자(10)는 기판(100)의 후면(BS, back side) 상에 형성된 후면 본딩 구조체(400)를 더 포함할 수 있다. 반도체 소자(10)는 트랜지스터들(110) 및 컨택 플러그들(120)을 덮는 하부 층간 절연막(130), 내부 회로들(150)을 덮는 상부 층간 절연막(140), 및 전면 재배선 구조체(160)를 덮는 전면 패시베이션 층(170)을 더 포함할 수 있다. 반도체 소자(10)는 기판(100)의 후면(BS, back side) 상의 하부 후면 절연층(310) 및 상부 후면 절연층(320)을 더 포함할 수 있다.
기판(100)은 실리콘 웨이퍼를 포함할 수 있다. 예를 들어, 기판(100)은 단결정 실리콘 웨이퍼, SiC 또는 SiGe를 포함하는 실리콘 벌크 웨이퍼 또는 절연층을 포함하는 SOI (silicon on insulator) 기판을 포함할 수 있다. 본 실시예에서는 기판(100)이 단결정 실리콘 벌크 웨이퍼인 것으로 가정, 설명된다.
컨택 플러그들(120)은 기판(100) 및/또는 트랜지스터들(110)과 내부 회로들(150)을 전기적으로 연결할 수 있다. 예를 들어, 컨택 플러그들(120)은 기판(100) 내의 도핑된 영역들, 트랜지스터들(110)의 게이트 전극 및/또는 소스/드레인 전극와 내부 회로들(150)을 전기적으로 연결할 수 있다. 컨택 플러그들(120)은 텅스텐 같은 금속을 포함할 수 있다.
내부 회로들(150)은 내부 비아들(151), 내부 배선들(152), 및 관통 비아 패드(155)를 포함할 수 있다. 내부 비아들(151)은 기판(100) 또는 내부 배선들(152)을 수직 방향으로 연결하여 전기 신호들을 전달할 수 있다. 내부 배선들(152)은 내부 비아들(151)을 수평 방향으로 연결하여 전기 신호들을 전달할 수 있다. 관통 비아 패드(155)는 관통 비아 구조체(400) 상에 배치될 수 있다. 내부 회로들(150)은 구리 같은 금속을 포함할 수 있다.
하부 층간 절연막(130) 및 상부 층간 절연막(140)은 각각 실리콘 산화물을 포함할 수 있다.
전면 재배선 구조체(160)가 상부 층간 절연막(140)의 상부들 내에 (in upper portions of the upper interlayer insulating layer) 상면들이 노출되도록 매립된 형태로 형성될 수 있다. 전면 재배선 구조체(160)의 상면들과 상부 층간 절연막(140)의 상면은 평탄할 수 있다. 전면 재배선 구조체(160)는 동일한 레벨에 형성된 전면 재배선 패드(161) 및 전면 재배선 배선(162)을 포함할 수 있다. 전면 재배선 패드(161)는 관통 비아 패드(155) 및 관통 비아 구조체(200)와 전기적으로 연결될 수 있다. 전면 재배선 구조체(160)는 구리 같은 금속을 포함할 수 있다.
전면 패시베이션 층(170)은 전면 재배선 패드(161)를 노출시키는 전면 재배선 패드 홀(170H)을 가질 수 있다. 전면 패시베이션 층(170)은 실리콘 질화물, 폴리이미드, 또는 감광성 폴리이미드를 포함할 수 있다.
관통 비아 구조체(200)는 기판(100)의 전면(FS) 상으로 돌출한 전면 단부(FE) 및 기판(100)의 후면(BS)을 향하도록 기판(100) 내에 위치한 후면 단부(BE)를 포함할 수 있다. 관통 비아 구조체(200)는 관통 비아 라이너(210), 관통 비아 배리어 층(220), 및 관통 비아 코어(240)를 포함할 수 있다.
관통 비아 코어(240)는 기둥(pillar) 모양으로 형성될 수 있고, 관통 비아 코어(240)의 측면은 관통 비아 배리어 층(220) 및 관통 비아 라이너(210)로 감싸일 수 있다. 예를 들어, 관통 비아 코어(240)는 구리 같은 금속을 포함할 수 있다.
관통 비아 배리어 층(220)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 또는 기타 난 반응성 금속을 포함할 수 있다. 관통 비아 배리어 층(220)은 단층 또는 다층으로 형성될 수 있다.
관통 비아 라이너(210)는 실리콘 산화물 같은 절연성 물질을 포함할 수 있다.
관통 비아 구조체(200)의 전면 단부(FE)는 관통 비아 패드(155)와 직접적으로 접촉할 수 있다. 관통 비아 구조체(200)의 전면 단부(FE)는 완전히 노출된 관통 비아 코어(240)의 표면을 가질 수 있다. 관통 비아 구조체(200)의 전면 단부(FE)는 노출된 관통 비아 코어(240)의 측면을 감싸는 관통 비아 배리어 층(220), 관통 비아 배리어 층(220)의 외부를 감싸는 관통 비아 라이너(210)를 포함할 수 있다. 따라서, 관통 비아 코어(240)와 관통 비아 패드(155)가 직접적으로 접촉할 수 있다.
하부 후면 절연층(310) 및 상부 후면 절연층(320)이 기판(100)의 후면(BS) 상에 형성될 수 있다. 하부 후면 절연층(310)은 기판(100)의 후면(BS)과 직접적으로 접촉할 수 있다. 상부 후면 절연층(320)은 하부 후면 절연층(310) 상에 형성될 수 있다. 하부 후면 절연층(310)은 실리콘 산화물을 포함할 수 있고, 및 상부 후면 절연층(320)은 실리콘 질화물을 포함할 수 있다.
후면 본딩 구조체(400)는 후면 본딩 배선층(440), 및 후면 본딩 배선층(440)의 하면들 및 측면들을 감싸고 상면을 노출시키는 후면 본딩 배리어 층(420)을 포함할 수 있다. 후면 본딩 배선층(440)과 후면 본딩 배리어 층(420)의 사이에 후면 본딩 씨드 층(430)이 형성될 수 있다. 후면 본딩 씨드 층(430)과 후면 본딩 배선층(440)이 동일한 물질을 포함하는 경우, 후면 본딩 씨드 층(430)과 후면 본딩 배선층(440)의 경계면이 사라질 것이다. 본 실시예에서는, 후면 본딩 씨드 층(430)과 후변 본딩 배선층(440)이 다른 물질을 포함할 수도 있다는 것을 보이기 위하여, 그 경계면이 도시되었다.
후면 본딩 배리어 층(420)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 또는 기타 난 반응성 금속을 포함할 수 있다. 후면 본딩 배선층(440)은 구리, 니켈, 또는 귀금속을 포함할 수 있다. 후면 본딩 씨드 층(430)은 구리를 포함할 수 있다.
후면 본딩 구조체(400)는 후면 본딩 비아 홀(401h)을 채우는 후면 본딩 비아 플러그부(401a) 및 후면 본딩 리세스(406r)를 채우는 후면 본딩 배선부(406a)를 포함할 수 있다. 후면 본딩 비아 플러그부(401a)는 후면 본딩 배선부(406a)보다 좁은 수평 폭을 가질 수 있다. 후면 본딩 비아 홀(401h)은 기판(100) 및 하부 후면 절연층(310)에 의해 정의될 수 있다. 후면 본딩 리세스(406r)는 상부 후면 절연층(320)에 의해 정의될 수 있다. 후면 본딩 배선부(406a)의 상면은 상부 후면 절연층(320)의 상면과 동일한 레벨에 위치할 수 있다.
후면 본딩 비아 플러그부(401a)는 관통 비아 구조체(200)의 후면 단부(BE)의 일부와 접촉할 수 있다. 예를 들어, 관통 비아 구조체(200)의 후면 단부(BE) 상에서, 후면 본딩 배리어 층(420)과 관통 비아 배리어 층(220)이 직접적으로 접촉할 수 있다. 후면 본딩 비아 플러그부(401a)는 관통 비아 구조체(200) 보다 좁은 수평 폭을 가질 수 있다. 예를 들어, 관통 비아 구조체(200)의 후면 단부(BE)의 일부는 후면 본딩 플러그부(401a)와 접촉하고 다른 일부는 후면 본딩 플러그부(401a)와 접촉하지 않을 수 있다. 부가하여, 후면 본딩 플러그부(401a)와 접촉하는 관통 비아 구조체(200)의 후면 단부(BE)의 일부는 후면 본딩 플러그부(401a)와 접촉하지 않은 관통 비아 구조체(200)의 후면 단부(BE)의 다른 일부로 둘러싸일 수 있다. 본 실시예에서, 후면 본딩 비아 플러그부(401a)가 관통 비아 구조체(200)보다 작은 수평 폭을 가지기 때문에, 후면 본딩 비아 홀(401h)등을 형성하는 공정에서 오정렬(mis-align)이 발생하더라도, 후면 본딩 비아 홀(401h)의 바닥에 기판(100)이 노출되지 않을 수 있다. 후면 본딩 비아 홀(401h)의 바닥에 기판(100)이 노출되는 경우, 후면 본딩 구조체(400)와 기판(100)이 전기적으로 단락될 수 있다.
후면 본딩 비아 플러그부(401a)는 후면 본딩 비아 스페이서(325)로 감싸일 수 있다. 예를 들어, 후면 본딩 비아 플러그부(401a)의 후면 본딩 배리어 층(420)이 후면 본딩 비아 스페이서(325)와 직접적으로 접촉할 수 있다. 후면 본딩 비아 플러그부(401a)에서, 후면 본딩 배리어 층(420)의 측면의 일부는 관통 비아 라이너(210)와 접촉할 수 있다. 또는, 후면 본딩 비아 플러그부(401a)는 하부 후면 절연층(310) 및 기판(100)을 관통하여 관통 비아 구조체(200)와 접촉할 수 있다. 후면 본딩 비아 플러그부(401a)와 하부 후면 절연층(310)의 사이, 및 후면 본딩 비아 플러그부(401a)와 기판(100)의 사이에 후면 본딩 비아 스페이서(325)가 개재될 수 있다. 후면 본딩 비아 스페이서(325)는 관통 비아 라이너(210)의 측면 상에 배치될 수 있다. 후면 본딩 비아 스페이서(325)는 실리콘 질화물을 포함할 수 있다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(20)를 설명하는 종단면도이고, 도 1d는 B영역의 확대도이다.
도 1c 및 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20)는 후면 본딩 배리어 층(420)과 관통 비아 코어(240)가 직접적으로 접촉하는 후면 본딩 비아 플러그부(401b)를 가진 후면 본딩 구조체(400)를 포함할 수 있다. 예를 들어, 후면 본딩 비아 플러그(401b)의 후면 본딩 배리어 층(420)의 측면의 하부의 일부가 관통 비아 배리어 층(220)과 접촉할 수 있다.
도 1e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(30)를 설명하는 종단면도이고, 도 1f는 C영역의 확대도이다.
도 1e 및 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(30)는 기판(100)의 전면(FS, front side) 상에 형성된 트랜지스터들(110), 컨택 플러그들(120), 내부 회로들(150) 및 전면 본딩 구조체(160), 기판(100) 내에 형성된 관통 비아 구조체(200), 및 기판(100)의 후면(BS, back side) 상에 돌출한 후면 본딩 구조체(400)를 포함할 수 있다. 반도체 소자(30)는 트랜지스터들(110) 및 컨택 플러그들(120)을 덮거나 감싸는 하부 층간 절연막(130), 내부 회로들(150)을 덮거나 감싸는 상부 층간 절연막(140), 및 전면 재배선 구조체(160)를 덮는 전면 패시베이션 층(170)을 더 포함할 수 있다. 반도체 소자(30)는 기판(100)의 후면(BS, back side) 상의 후면 절연층(315)을 더 포함할 수 있다.
후면 절연층(315)이 기판(100)의 후면(BS) 상에 형성될 수 있다. 후면 절연층(315)은 기판(100)의 후면(BS)과 직접적으로 접촉할 수 있다. 후면 절연층(315)은 실리콘 산화물을 포함할 수 있다.
후면 본딩 구조체(400)는 후면 본딩 배선층(440) 및 후면 본딩 배리어 층(420)을 포함할 수 있다. 후면 본딩 배리어 층(420)은 후면 본딩 배선층(440)의 매립된 하면들 및 측면들을 감싸고 돌출한 측면들 및 상면을 노출시킬 수 있다. 후면 본딩 배선층(440)과 후면 본딩 배리어 층(420)의 사이에 후면 본딩 씨드 층(430)이 형성될 수 있다. 후면 본딩 배선층(440)과 후면 본딩 씨드 층(430)이 동일한 물질을 포함하는 경우, 후면 본딩 배선층(440)과 후면 본딩 씨드 층(430)의 경계면은 사라질 수 있다.
후면 본딩 구조체(400)는 후면 본딩 비아 홀(401h)을 채우는 후면 본딩 비아 플러그부(401a) 및 후면 절연층(315) 상으로 돌출한 후면 본딩 배선부(406b)를 포함할 수 있다. 후면 본딩 비아 홀(401h)은 기판(100) 및 후면 절연층(315)에 의해 정의될 수 있다. 후면 본딩 배리어 층(420)은 후면 본딩 비아 플러그부(401a)의 하면 및 측면들, 및 후면 본딩 배선부(406b)의 하면들을 감쌀 수 있다. 후면 본딩 배선부(406b)의 측면들 및 상면은 후면 본딩 배리어 층(420)으로 덮이지 않을 수 있다.
후면 본딩 비아 플러그부(401a)는 관통 비아 구조체(200)의 후면 단부(BE)의 일부와 접촉할 수 있다. 예를 들어, 후면 본딩 배리어 층(420)과 관통 비아 배리어 층(220)이 직접적으로 접촉할 수 있다. 후면 본딩 비아 플러그부(401a)의 측면들은 후면 본딩 비아 스페이서(325)로 감싸일 수 있다. 예를 들어, 후면 본딩 비아 플러그부(401a)의 후면 본딩 배리어 층(420)이 후면 본딩 비아 스페이서(325)와 직접적으로 접촉할 수 있다. 후면 본딩 비아 플러그부(401a)에서, 후면 본딩 배리어 층(420)의 측면의 일부는 관통 비아 라이너(210)와 접촉할 수 있다. 후면 본딩 비아 스페이서(325)는 관통 비아 라이너(210) 상에 배치될 수 있다.
도 1g는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(40)를 설명하는 종단면도이고, 도 1h는 D영역의 확대도이다.
도 1g 및 1h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(40)는 후면 본딩 배리어 층(420)과 관통 비아 코어(240)가 직접적으로 접촉하는 후면 본딩 비아 플러그부(401b)를 가진 후면 본딩 구조체(400)를 포함할 수 있다. 후면 본딩 구조체(400)는 기판(100)의 후면(BS) 상으로 돌출할 수 있다. 예를 들어, 후면 본딩 비아 플러그(401b)의 후면 본딩 배리어 층(420)의 측면의 하부의 일부가 관통 비아 배리어 층(220)과 접촉할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자들(10, 20, 30, 40)는 기판(100)의 후면(BS)보다 낮게 리세스된 후면 단부(BE)를 갖는 관통 비아 구조체(400)를 포함할 수 있다. 따라서, 관통 비아 구조체(400)의 후면 단부(BE)는 기판(100)의 후면(BS)을 물리적 또는 화학적으로 공격하는 식각, 제거, 그라인딩, 폴리싱, 또는 평탄화 공정들로부터 보호될 수 있다. 관통 비아 구조체(400)의 후면 단부(BE)가 물리적 또는 화학적 공격을 받는 경우, 관통 비아 구조체(400)와 기판(100) 또는 후면 절연층들(310, 315, 320)과 접착력이 약화되어 후속 공정을 진행하기 어렵게 되고 반도체 소자들(10, 20, 30, 40)의 수율, 성능 및 라이프 사이클이 저하될 수 있다.
도 2a 내지 2h는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(10, 20, 30, 40, 50, 60, 70, 80)을 개략적으로 도시한 단면 사시도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10)는 기판(100)을 관통하는 관통 비아 구조체(200), 기판(100) 상에 형성된 하부 후면 절연층(310) 및 상부 후면 절연층(320), 하부 후면 절연층(310) 및 상부 후면 절연층(320) 내에 매립되고 관통 비아 구조체(200)와 접촉하는 후면 본딩 구조체(400a)를 포함할 수 있다.
후면 본딩 구조체(400)는 후면 본딩 비아 플러그부(401a) 및 후면 본딩 배선부(406a1)를 포함할 수 있다.
후면 본딩 비아 플러그부(401a)는 기판(100) 및 하부 후면 절연층(310)에 의해 정의될 수 있고, 관통 비아 구조체(200)의 상단부의 일부와 직접적으로 접촉할 수 있다.
후면 본딩 배선부(406a1)는 상부 후면 절연층(320)에 의해 정의될 수 있다. 후면 본딩 배선부(406a1)는 관통 비아 연결부(Va), 수평 라인부(La) 및 패드부(Pa)를 포함할 수 있다. 관통 비아 연결부(Va)는 관통 비아 구조체(200)와 수직으로 정렬될 수 있다. 수평 라인부(La)는 관통 비아 연결부(Va)와 전기적 및 물질적으로 연결되어 수평으로 연장할 수 있다. 패드부(Pa)는 수평 라인부(La)와 전기적 및 물질적으로 연결되어 다른 반도체 소자의 입출력 패드(input/out pads) 및 범프와 전기적으로 연결될 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20)의 후면 본딩 구조체(400b)는, 후면 본딩 플러그부(401b)를 포함하고, 후면 본딩 플러그부(401b)는 관통 비아 배리어 층(220)을 더 관통하여 관통 비아 코어(240)와 직접적으로 접촉하는 후면 본딩 배리어 층(420)을 포함할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(30)는 기판(100)을 관통하는 관통 비아 구조체(200), 기판(100) 상에 형성된 후면 절연층(315), 및 후면 절연층(315)을 관통하여 관통 비아 구조체(200)와 접촉하는 후면 본딩 구조체(400c)를 포함할 수 있다. 후면 본딩 구조체(400c)는 기판(100) 및 후면 절연층(315)으로 감싸인 후면 본딩 비아 플러그부(401a) 및 후면 절연층(315)의 표면보다 돌출한 후면 본딩 배선부(406b1)를 포함할 수 있다. 본딩 배선부(406b1)는 관통 비아 연결부(Vb), 수평 라인부(Lb) 및 패드부(Pb)를 포함할 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(40)의 후면 본딩 구조체(400d)는, 후면 본딩 플러그부(401b)를 포함하고, 후면 본딩 플러그부(401b)는 관통 비아 배리어 층(220)을 더 관통하여 관통 비아 코어(240)와 직접적으로 접촉하는 후면 본딩 배리어 층(420)을 포함할 수 있다. 후면 본딩 구조체(400)는 기판(100) 및 후면 절연층(315)으로 감싸인 후면 본딩 비아 플러그부(401b) 및 후면 절연층(315)의 표면보다 돌출한 후면 본딩 배선부(406b1)를 포함할 수 있다.
예를 들어, 도 2a 내지 2d에 예시된 본 발명의 기술적 사상의 다양한 실시예들에 의한 후면 본딩 구조체들(400a-400d)은 각각 관통 비아 연결부들(Va, Vb), 수평 라인부들(La, Lb) 및 패드부들(Pa, Pb)을 가진 후면 재배선 구조체를 포함할 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(50)는 기판(100)을 관통하는 관통 비아 구조체(200), 기판(100) 상에 형성된 하부 후면 절연층(310) 및 상부 후면 절연층(320), 하부 후면 절연층(310) 및 상부 후면 절연층(320) 내에 매립되고 관통 비아 구조체(200)와 접촉하는 후면 본딩 구조체(400e)를 포함할 수 있다. 후면 본딩 구조체(400e)는 후면 본딩 비아 플러그부(401a) 및 후면 본딩 배선부(406a2)를 포함할 수 있다. 후면 본딩 배선부(406a)는 범프 패드를 포함할 수 있다. 예를 들어, 후면 본딩 배선부(406a)는 다른 반도체 소자와 전기적으로 연결되기 위하여 범프 패드로 이용될 수 있다. 또는, 예를 들어, 후면 본딩 배선부(406a2)는 도 2a의 관통 비아 연결부(Va)의 기능과 패드부(Pa)의 기능을 모두 가질 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(60)의 후면 본딩 구조체(400f)는, 후면 본딩 플러그부(401b)를 포함하고, 후면 본딩 플러그부(401a2)는 관통 비아 배리어 층(220)을 더 관통하여 관통 비아 코어(240)와 직접적으로 접촉하는 후면 본딩 배리어 층(420)을 포함할 수 있다.
도 2g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(70)는 기판(100)을 관통하는 관통 비아 구조체(200), 기판(100) 상에 형성된 후면 절연층(315), 및 후면 절연층(315)을 관통하여 관통 비아 구조체(200)와 접촉하는 후면 본딩 구조체(400f)를 포함할 수 있다. 후면 본딩 구조체(400f)는 기판(100) 및 후면 절연층(315)으로 감싸인 후면 본딩 비아 플러그부(401a) 및 후면 절연층(315)의 표면보다 돌출한 후면 본딩 배선부(406b2)를 포함할 수 있다. 예를 들어, 후면 본딩 배선부(406b2)는 도 2c의 관통 비아 연결부(Vb)의 기능과 패드부(Pb)의 기능을 모두 가질 수 있다.
도 2h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(80)의 후면 본딩 구조체(400h)는, 후면 본딩 플러그부(401b)를 포함하고, 후면 본딩 플러그부(401b)는 관통 비아 배리어 층(220)을 더 관통하여 관통 비아 코어(240)와 직접적으로 접촉하는 후면 본딩 배리어 층(420)을 포함할 수 있다. 후면 본딩 구조체(400h)는 기판(100) 및 후면 절연층(315)으로 감싸인 후면 본딩 비아 플러그부(401b) 및 후면 절연층(315)의 표면보다 돌출한 후면 본딩 배선부(406b2)를 포함할 수 있다.
예를 들어, 도 2e 내지 2h에 예시된 본 발명의 기술적 사상의 다양한 실시예들에 의한 후면 본딩 구조체들(400e-400h)은 도 2a 내지 2d에 도시된 관통 비아 연결부들(Va, Vb)의 기능과 패드부들(Pa, Pb)의 기능을 가진 후면 범프 패드 구조체를 포함할 수 있다.
도 3a 내지 3q는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(100)의 전면(FS) 상에 트랜지스터들(110)을 형성하는 것을 포함할 수 있다. 이어서, 기판(100)의 전면(FS) 상에 트랜지스터들(110)을 덮는 하부 층간 절연막(130)을 형성하는 것을 포함할 수 있다. 하부 층간 절연막(130)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 3b를 참조하면, 상기 반도체 소자를 제조하는 방법은, 컨택 플러그들(120)을 형성하는 것을 포함할 수 있다. 컨택 플러그들(120)은 하부 층간 절연막(130)을 수직으로 관통하여 기판(100) 및/또는 트랜지스터(110)와 접촉할 수 있다. 컨택 플러그들(120)은 예를 들어 텅스텐 같은 금속을 포함할 수 있다.
도 3c를 참조하면, 상기 반도체 소자를 제조하는 방법은, 기판(100) 내에 관통 비아 홀(205)을 형성하는 것을 포함할 수 있다. 관통 비아 홀(205)을 형성하는 것은 하부 층간 절연막(130) 상에 관통 비아 홀 마스크 패턴(201)을 형성하고, 관통 비아 홀 마스크 패턴(201)을 식각 마스크로 이용하여 기판(100)을 식각하는 것을 포함할 수 있다. 관통 비아 홀 마스크 패턴(201)은 실리콘 질화물, 실리콘 산질화물, 또는 포토레지스트 같은 유기물을 포함할 수 있다. 관통 비아 홀(205)의 최하단 부(BE)는 기판(100)의 내부, 예를 들어, 벌크에 위치할 수 있다. 관통 비아 홀(205)이 형성된 후, 관통 비아 홀 마스크 패턴(201)은 제거될 수 있다.
도 3d를 참조하면, 상기 반도체 소자를 제조하는 방법은, 관통 비아 홀(205)의 내벽 상에 관통 비아 라이너(210), 관통 비아 배리어 층(220) 및 관통 비아 씨드 층(230)을 컨포멀하게 형성하는 것을 포함할 수 있다. 관통 비아 라이너(210)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 관통 비아 라이너(210)는 원자층 증착 공정(ALD, atomic layered deposition process), 플라즈마를 이용한 화학 기상 증착 공정(PECVD, plasma enhanced chemical vapor deposition process), 또는 준-상압 화학 기상 증착 공정(SACVD, sub-atmosphere chemical vapor deposition process) 등을 이용하여 증착될 수 있다. 또는, 관통 비아 라이너(210)는 열 산화 공정 등을 이용하여 관통 비아 홀(205)의 내벽을 산화시켜 형성될 수도 있다. 관통 비아 배리어 층(220)을 형성하는 것은 배리어용 금속을 스퍼터링(sputtering) 같은 물리 기상 증착 공정(PVD, physical vapor deposition process) 또는 금속 유기 화학 증착 공정(MOCVD, metal organic chemical vapor deposition process)을 이용하여 관통 비아 라이너(210) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 관통 비아 배리어 층(220)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 또는 기타 난 반응성 금속을 포함할 수 있다. 관통 비아 배리어 층(220)은 단층 또는 다층으로 형성될 수 있다. 관통 비아 씨드 층(230)을 형성하는 것은 관통 비아 배리어 층(220) 상에 구리(Cu), 루데늄(Ru), 니켈(Ni), 텅스텐(W) 같은 씨드용 금속을 물리 기상 증착 공정 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다.
도 3e를 참조하면, 상기 반도체 소자를 제조하는 방법은, 관통 비아 홀(205)의 내부를 채우는 관통 비아 코어 물질층(240a)을 형성하는 것을 포함할 수 있다. 관통 비아 코어 물질층(240a)은 도금 공정을 이용하여 형성될 수 있다. 관통 비아 씨드 층(230)과 관통 비아 코어 물질층(240a)이 동일한 물질을 포함하는 경우, 관통 비아 씨드 층(230)과 관통 비아 코어 물질층(240a)의 경계면은 사라질 수 있다. 예를 들어, 관통 비아 씨드 층(230)과 관통 비아 코어 물질층(240a)이 모두 구리(Cu)를 포함하는 경우, 그 경계면이 사라질 수 있다. 따라서, 도면에서 관통 비아 씨드 층(230)과 관통 비아 코어 물질층(240a)의 경계면이 점선으로 표시되었다. 이후의 도면부터 관통 비아 씨드 층(230)과 관통 비아 코어 물질층(240a)의 경계면이 생략될 것이다.
도 3f를 참조하면, 상기 반도체 소자를 제조하는 방법은 관통 비아 구조체(200)를 형성하는 것을 포함할 수 있다. 관통 비아 구조체(200)를 형성하는 것은 하부 층간 절연막(130)의 상부 표면 상의 관통 비아 코어 물질층(240a), 관통 비아 씨드 층(230), 관통 비아 배리어 층(220), 및 관통 비아 라이너(210)를 화학 기계적 연마 공정 등을 이용하여 평탄하게 제거하는 것을 포함할 수 있다. 예를 들어, 1차 화학 기계적 연마 공정을 이용하여 관통 비아 코어 물질층(240a) 및 관통 비아 씨드 층(230)을 제거하고, 2차 화학 기계적 연마 공정을 이용하여 관통 비아 배리어 층(220)을 제거하고, 습식 식각 또는 세정 공정을 이용하여 관통 비아 라이너(210)를 제거하는 것을 포함할 수 있다. 또는, 화학 기계적 연마 공정을 이용하여 관통 비아 코어 물질층(240a) 및 관통 비아 씨드 층(230)을 제거하고, 습식 식각 또는 세정 공정을 이용하여 관통 비아 배리어 층(220) 및/또는 관통 비아 라이너(210)를 제거하는 것을 포함할 수 있다. 따라서, 관통 비아 구조체(200)는 관통 비아 코어(240), 관통 비아 배리어 층(220), 및 관통 비아 라이너(210)를 포함할 수 있다.
도 3g를 참조하면, 상기 반도체 소자를 제조하는 방법은 기판(100)의 전면(FS) 상에 내부 회로들(150), 내부 회로들(150)을 감싸는 상부 층간 절연막(140), 및 전면 재배선 구조체(160)를 형성하는 것을 포함할 수 있다. 내부 회로들(150)은 관통 비아 패드(155), 전도성 내부 비아들(151), 및 전도성 내부 배선들(152) 형성하는 것을 포함할 수 있다. 내부 비아들(151)은 수직으로 연장한 기둥 형태로 도시되고, 관통 비아 패드(155) 및 내부 배선들(152)은 수평으로 연장한 메사(mesa) 모양으로 도시된다. 내부 회로들(150)은 구리 같은 금속을 포함할 수 있다. 상부 층간 절연막(140)들은 다층으로 형성될 수 있다. 도면을 간단하게 도시하기 위하여, 상부 층간 절연막(140)이 하나의 층인 것처럼 도시된다. 전면 재배선 구조체(160)는 전면 재배선 패드(161) 및 전면 재배선 배선(162)을 포함할 수 있다. 전면 재배선 구조체(160)는 상부 층간 절연막(140)과 동일한 상면 레벨을 가질 수 있다. 전면 재배선 구조체(160)는 구리 같은 금속을 포함할 수 있다.
도 3h를 참조하면, 상기 반도체 소자를 제조하는 방법은 상부 층간 절연막(140) 및 전면 재배선 구조체(160) 상에 전면 패시베이션 층(170)을 형성하는 것을 포함할 수 있다. 전면 패시베이션 층(170)은 전면 재배선 패드(161)를 노출시키는 전면 재배선 패드 홀(170H)을 가질 수 있다.
도 3i를 참조하면, 상기 반도체 소자를 제조하는 방법은 기판(100)의 후면(BS)을 부분적으로 제거하는 것을 포함할 수 있다. (BS'→BS) 예를 들어, 그라인딩 공정 또는 에치-백 공정을 수행하여 기판(100)을 얇게 하는 것을 포함할 수 있다. 이하에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 관통 비아 구조체(200)의 후면 단부(BE)인 R영역이 확대, 도시될 것이다.
도 3j를 참조하면, 상기 반도체 소자를 제조하는 방법은 CVD 공정 등을 이용하여 기판(100)의 후면(BS) 상에 직접적으로 하부 후면 절연층(310)을 형성하는 것을 포함할 수 있다. 예를 들어, 하부 후면 절연층(310)은 실리콘 산화물을 포함할 수 있다.
도 3k를 참조하면, 상기 반도체 소자를 제조하는 방법은 하부 후면 절연층(310) 상에 관통 비아 구조체(200)와 수직적으로 정렬하는 제1 오프닝(Op1)을 갖는 제1 마스크 패턴(M1)을 형성하는 것을 포함할 수 있다. 제1 마스크 패턴(M1)은 포토레지스트를 포함할 수 있다.
도 3l를 참조하면, 상기 반도체 소자를 제조하는 방법은 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 하부 후면 절연층(310) 및 기판(100)의 일부를 식각하는 것을 포함할 수 있다. 이 공정에서, 기판(100) 내에 관통 비아 구조체(200)의 후면 단부(BE)의 일부를 노출시키는 후면 본딩 비아 홀(401h)이 형성될 수 있다. 이후, 제1 마스크 패턴(M1)은 제거될 수 있다.
도 3m을 참조하면, 상기 반도체 소자를 제조하는 방법은 기판(100)의 후면(BS) 상에 전면적으로 상부 후면 절연층(320)을 형성하는 것을 포함할 수 있다. 상부 후면 절연층(320)은 하부 후면 절연층(310)의 상면, 후면 본딩 비아 홀(401h)의 내벽 및 관통 비아 구조체(200)의 노출된 부분 상에 컨포멀하게 형성될 수 있다. 상부 후면 절연층(320)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 3n을 참조하면, 상기 반도체 소자를 제조하는 방법은 상부 후면 절연층(320) 상에 후면 본딩 비아 홀(401h)을 노출시키는 제2 오프닝(Op2)을 갖는 제2 마스크 패턴(M2)을 형성하는 것을 포함할 수 있다. 제2 마스크 패턴(M2)은 포토레지스트를 포함할 수 있다.
도 3o를 참조하면, 상기 반도체 소자를 제조하는 방법은 상부 후면 절연층(320), 하부 후면 절연층(310), 및 관통 비아 라이너(210)를 제거하여 관통 비아 배리어 층(220)을 노출시키는 후면 본딩 리세스(406r) 및 후면 본딩 비아 홀(406h)을 형성하는 것을 포함할 수 있다. 상부 후면 절연층(320)은 후면 본딩 리세스(406r) 및 후면 본딩 비아 홀(401h)의 내벽 상에 남아 후면 본딩 비아 스페이서(325)로 변형될 수 있다. 이후, 제2 마스크 패턴(M2)이 제거될 수 있다.
도 3p를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 비아 홀(401h) 및 후면 본딩 리세스(406r) 내에 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)을 형성하는 것을 포함할 수 있다. 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)은 상부 후면 절연층(320)의 상면, 하부 후면 절연층(310)의 상면 및 측면, 노출된 하부 후면 절연층(310)의 상면, 후면 본딩 비아 스페이서(325)의 상면 및 측면, 및 관통 비아 구조체(200)의 노출된 관통 비아 라이너(210)의 측면 및 관통 비아 배리어 층(220) 상에 컨포멀하게 형성될 수 있다. 후면 본딩 배리어 물질층(420a)은 관통 비아 배리어 층(220)과 직접적으로 접촉할 수 있다. 후면 본딩 배리어 물질층(420a)을 형성하는 것은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐 질화물(WN), 또는 기타 난 반응성 금속을 물리 기상 증착 공정을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다. 후면 본딩 씨드 물질층(430a)을 형성하는 것은 후면 본딩 배리어 물질층(420a) 상에 구리(Cu), 루데늄(Ru), 니켈(Ni), 텅스텐(W) 같은 씨드용 금속을 물리 기상 증착 공정 등을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다.
도 3q를 참조하면, 상기 반도체 소자를 제조하는 방법은 전면적으로 후면 본딩 배선 물질층(440a)을 도금 방법 등을 이용하여 형성하는 것을 포함할 수 있다. 후면 본딩 배선 물질층(440a)은 구리를 포함할 수 있다.
이어서, 도 1b를 다시 참조하면, 상기 반도체 소자를 제조하는 방법은 CMP 공정을 이용하여 상부 후면 절연층(320) 상의 후면 본딩 배선 물질층(440a), 후면 본딩 씨드 층(430), 및 후면 본딩 배리어 층(420)을 제거하여 후면 본딩 배선층(440)을 갖는 후면 본딩 구조체(400)를 형성하는 것을 포함할 수 있다. 후면 본딩 배선층(440)은 후면 본딩 비아 플러그부(401a) 및 후면 본딩 배선부(406a)를 포함할 수 있다.
도 4a 내지 4c는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a 내지 3o를 참조하여 설명된 공정들을 수행한 후, 관통 비아 배리어 층(220)을 부분적으로 제거하여 관통 비아 코어(240)를 노출시키는 후면 본딩 리세스(406r) 및 후면 본딩 비아 홀(401h)을 형성하는 것을 포함할 수 있다. 관통 비아 배리어 층(220)을 제거하는 것은 과산화수소수(hydrogen peroxide solution)와 수산화칼슘(KOH), 및 물을 포함하는 화학 용액을 이용한 습식 식각 공정을 수행하는 것을 포함할 수 있다. 상부 후면 절연층(320)은 후면 본딩 리세스(406r) 및 후면 본딩 비아 홀(401h)의 내벽 상에 남아 후면 본딩 비아 스페이서(325)로 변형될 수 있다.
도 4b를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 비아 홀(401h) 및 후면 본딩 리세스(406r) 내에 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)을 형성하는 것을 포함할 수 있다. 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)은 상부 후면 절연층(320)의 상면 및 측면, 하부 후면 절연층(310)의 상면, 후면 본딩 비아 스페이서(325)의 상면 및 측면, 및 관통 비아 구조체(200)의 노출된 관통 비아 라이너(210)의 측면, 관통 비아 배리어 층(220)의 측면 및 관통 비아 코어(240)의 상면 상에 컨포멀하게 형성될 수 있다.
도 4c를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 배선 물질층(440a)을 형성하는 것을 포함할 수 있다.
이어서, 도 1d를 다시 참조하면, 상기 반도체 소자를 제조하는 방법은 CMP 공정을 이용하여 상부 후면 절연층(320) 상의 후면 본딩 배선 물질층(440a), 후면 본딩 씨드 층(430), 및 후면 본딩 배리어 층(420)을 제거하여 후면 본딩 배선층(440)을 갖는 후면 본딩 구조체(400)를 형성하는 것을 포함할 수 있다.
도 5a 내지 5e는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 3a 내지 3i를 참조하여 설명된 공정들을 수행한 후, CVD 공정 등을 이용하여 기판(100)의 후면(BS) 상에 직접적으로 후면 절연층(315)을 형성하는 것을 포함할 수 있다. 예를 들어, 후면 절연층(315)은 실리콘 산화물을 포함할 수 있다.
도 5b를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 절연층(315) 상에 관통 비아 구조체(200)와 수직적으로 정렬하는 제1 오프닝(Op1)을 갖는 제1 마스크 패턴(M1)을 형성하는 것을 포함할 수 있다. 제1 마스크 패턴(M1)은 포토레지스트를 포함할 수 있다.
도 5c를 참조하면, 상기 반도체 소자를 제조하는 방법은 제1 마스크 패턴(M1)을 식각 마스크로 이용하여 후면 절연층(315) 및 기판(100)의 일부를 식각하는 것을 포함할 수 있다. 이 공정에서, 기판(100) 내에 관통 비아 구조체(200)의 후면 단부(BE)의 일부를 노출시키는 후면 본딩 비아 홀(401h)이 형성될 수 있다. 이후, 제1 마스크 패턴(M1)은 제거될 수 있다.
도 5d를 참조하면, 상기 반도체 소자를 제조하는 방법은 기판(100)의 후면(BS) 상에 전면적으로 스페이서 절연층(321)을 형성하는 것을 포함할 수 있다. 스페이서 절연층(321)은 후면 절연층(315)의 상면, 후면 본딩 비아 홀(401h)의 내벽 및 관통 비아 구조체(200)의 노출된 부분 상에 컨포멀하게 형성될 수 있다. 스페이서 절연층(321)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 5e를 참조하면, 상기 반도체 소자를 제조하는 방법은 스페이서 절연층(321)을 부분적으로 제거하는 에치-백 공정을 수행하여 관통 비아 배리어 층(220)을 노출시키는 후면 본딩 비아 홀(401h)을 형성하는 것을 포함할 수 있다. 이 공정에서 후면 절연층(315)의 상면이 노출될 수 있다. 스페이서 절연층(321)은 후면 본딩 비아 홀(401h)의 내벽 상에 남아 후면 본딩 비아 스페이서(325)로 변형될 수 있다.
도 5f를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 비아 홀(401h)의 내부 및 후면 절연층(315) 상에 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)은 후면 절연층(315)의 상면, 후면 본딩 비아 스페이서(325)의 상면 및 측면, 및 관통 비아 구조체(200)의 노출된 관통 비아 배리어 층(220) 상에 컨포멀하게 형성될 수 있다.
도 5g를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 비아 홀(401h)을 노출시키는 후면 본딩 리세스(406r)을 갖는 도금 마스크 층(Mp)을 형성하는 것을 포함할 수 있다. 도금 마스크 층(MP)은 포토레지스트를 포함할 수 있다.
도 5h를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 배선층(440)을 도금 방법을 이용하여 형성하는 것을 포함할 수 있다. 후면 본딩 배선층(440)은 후면 본딩 비아 홀(401h)을 채우는 후면 본딩 비아 플러그부(401b) 및 후면 본딩 리세스(406r)를 채우는 후면 본딩 배선부(406b)를 포함할 수 있다.
도 5i를 참조하면, 상기 반도체 소자를 제조하는 방법은 도금 마스크 패턴(Mp)을 제거하는 것을 포함할 수 있다. 이 공정에서, 후면 절연층(315) 상의 후면 본딩 씨드 물질층(430a)이 노출될 수 있다.
이어서, 도 1f를 다시 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 절연층(315) 상의 후면 본딩 씨드 물질층(430a) 및 후면 본딩 배리어 물질층(420a)을 제거하는 것을 포함할 수 있다.
도 6a 내지 6e는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a 내지 3i, 및 도 5a 내지 5e를 참조하여 설명된 공정들을 수행한 후, 관통 비아 배리어 층(220)을 제거하여 관통 비아 코어(240)를 노출시키는 것을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 후면 본딩 비아 홀(401h)의 내부 및 후면 절연층(315) 상에 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 후면 본딩 배리어 물질층(420a) 및 후면 본딩 씨드 물질층(430a)은 후면 절연층(315)의 상면, 후면 본딩 비아 스페이서(325)의 상면 및 측면, 및 관통 비아 구조체(200)의 노출된 관통 비아 라이너(210)의 측면, 관통 비아 배리어 층(220)의 측면 및 관통 비아 코어(240)의 상면 상에 컨포멀하게 형성될 수 있다.
도 6c를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 비아 홀(401h)을 노출시키는 후면 본딩 리세스(406r)을 갖는 도금 마스크 층(Mp)을 형성하는 것을 포함할 수 있다. 도금 마스크 층(MP)은 포토레지스트를 포함할 수 있다.
도 6d를 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 본딩 배선층(440)을 도금 방법을 이용하여 형성하는 것을 포함할 수 있다. 후면 본딩 배선층(440)은 후면 본딩 비아 홀(401h)을 채우는 후면 본딩 비아 플러그부(401b) 및 후면 본딩 리세스(406r)를 채우는 후면 본딩 배선부(406b)를 포함할 수 있다.
도 6e를 참조하면, 상기 반도체 소자를 제조하는 방법은 도금 마스크 패턴(Mp)을 제거하는 것을 포함할 수 있다. 이 공정에서, 후면 절연층(315) 상의 후면 본딩 씨드 물질층(430a)이 노출될 수 있다.
이어서, 도 1h를 다시 참조하면, 상기 반도체 소자를 제조하는 방법은 후면 절연층(315) 상의 후면 본딩 씨드 물질층(430a) 및 후면 본딩 배리어 물질층(420a)을 제거하는 것을 포함할 수 있다.
도 7a 내지 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자 적층 구조들(500a, 500b, 500c, 500d)을 개략적으로 도시한 단면도들이다.
도 7a 내지 7d를 참조하면, 본 발명의 실시예들에 의한 반도체 소자 적층 구조들(500a, 500b, 500c, 500d)은 하부 반도체 소자들(10, 20, 30, 40) 및 상부 반도체 소자(60)를 포함할 수 있다.
하부 반도체 소자들(10, 20, 30, 40)의 후면 본딩 구조들(400)은 각각 상부 반도체 소자(60)의 입출력 패드들(610)과 소자 범프들(620)을 통하여 전기적으로 연결될 수 있다. 하부 반도체 소자들(10, 20, 30, 40)과 상부 반도체 소자(60)는 서로 다른 특성을 가질 수 있다. 예를 들어, 하부 반도체 소자들(10, 20, 30, 40)은 로직 반도체 소자를 포함할 수 있고, 상부 반도체 소자들(60)은 메모리 반도체 소자를 포함할 수 있다. 소자 범프(620)는 솔더 볼을 포함할 수 있다. 반도체 소자 적층 구조들(500a, 500b, 500c, 500d)은 기판 범프(175)를 이용하여 회로 기판(90)의 범프 랜드(95)와 전기적으로 연결될 수 있다. 회로 기판(90)은 패키지 기판, 카드, 또는 마더 보드를 포함할 수 있다. 기판 범프(175)는 솔더 볼을 포함할 수 있다.
도 8a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 반도체 모듈(220)은 SSD(solid state drive) 같은 메모리 카드를 포함할 수 있다.
도 8b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 8b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서(Micro Processor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로 프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로 프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 8c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 8c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 8d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10, 20, 30, 40) 또는 반도체 소자 적층 구조들(500a, 500b, 500c, 500d) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40: 반도체 소자 100: 기판
110: 트랜지스터 120: 컨택 플러그
130: 하부 층간 절연막 140: 상부 층간 절연막
150: 내부 회로들 151: 내부 비아들
152: 내부 배선들 155: 관통 비아 패드
160: 전면 재배선 구조체 161: 전면 재배선 패드부
162: 전면 재배선 배선 170: 전면 패시베이션 층
170H: 전면 재배선 패드 홀 175: 기판 범프
200: 관통 비아 구조체 201: 관통 비아 홀 마스크 패턴
205: 관통 비아 홀 210: 관통 비아 라이너
220: 관통 비아 배리어 층 230: 관통 비아 씨드 층
240: 관통 비아 코어 240a: 관통 비아 코어 물질층
310: 하부 후면 절연층 315: 후면 절연층
320: 상부 후면 절연층 325: 후면 본딩 비아 스페이서
400: 후면 본딩 구조체 401: 후면 본딩 비아 플러그부
401h: 후면 본딩 비아 홀 406a, 406b: 후면 본딩 배선부
406r: 후면 본딩 리세스 420: 후면 본딩 배리어 층
420a: 후면 본딩 배리어 물질층 430: 후면 본딩 씨드 층
430a: 후면 본딩 씨드 물질층 440: 후면 본딩 배선층
440a: 후면 본딩 배선 물질층 500a, 500b: 반도체 소자 적층 구조
Op1: 제1 오프닝 Op2: 제2 오프닝
M1: 제1 마스크 패턴 M2: 제2 마스크 패턴
Mp: 도금 마스크 V: 비아 연결부
L: 수평 라인부 Pa, Pb: 패드부

Claims (10)

  1. 서로 대향하는 전면 및 후면을 갖는 기판;
    상기 기판의 상기 전면 상에 형성된 내부 회로;
    상기 내부 회로와 접촉하며 상기 기판의 상기 후면을 향하도록 상기 기판 내로 연장되는 관통 비아 구조체, 상기 관통 비아 구조체는 상기 내부 회로와 접촉하는 전면 단부 및 상기 기판 내에 위치하는 후면 단부를 포함하고;
    상기 기판의 상기 후면 상에 형성된 하부 후면 절연층;
    상기 하부 후면 절연층 및 상기 기판에 의해 정의되는 후면 본딩 비아 홀;
    상기 하부 후면 절연층의 상부에 위치하는 후면 본딩 배선부 및 상기 후면 본딩 배선부와 연결되며 상기 후면 본딩 비아 홀 내에 형성되고 상기 관통 비아 구조체와 연결되는 후면 본딩 비아 플러그부를 포함하는 후면 본딩 구조체; 및
    상기 후면 본딩 비아 플러그부의 측면과 상기 후면 본딩 비아 홀을 정의하는 상기 하부 후면 절연층의 측면 사이에 배치되면서 상기 후면 본딩 비아 플러그부의 측면과 상기 후면 본딩 비아 홀을 정의하는 상기 기판의 측면 사이에 배치되는 절연성의 후면 본딩 비아 스페이서를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 후면 본딩 구조체는 후면 본딩 배선층, 및 후면 본딩 배리어 층을 포함하고,
    상기 관통 비아 구조체는 관통 비아 코어, 상기 관통 비아 코어를 감싸는 관통 비아 배리어 층, 및 상기 관통 비아 배리어 층을 감싸는 관통 비아 라이너를 포함하되, 상기 관통 비아 배리어 층은 상기 관통 비아 코어의 측면 및 후면 단부를 완전히 감싸고, 상기 관통 비아 라이너는 상기 관통 비아 배리어 층의 측면의 전부를 감싸고, 상기 관통 비아 코어의 후면 단부 상의 상기 관통 비아 배리어 층을 부분적으로 노출하고, 및
    상기 노출된 관통 비아 배리어 층은 상기 후면 본딩 배리어 층과 직접적으로 접촉하는 반도체 소자.
  3. 제2항에 있어서,
    상기 후면 본딩 배리어 층은,
    상기 후면 본딩 배선부의 하면 및 측면, 및 상기 후면 본딩 비아 플러그부의 하면과 측면을 감싸고, 및
    상기 후면 본딩 배선부의 상면을 노출시키는 반도체 소자.
  4. 제1항에 있어서,
    상기 하부 후면 절연층 상에 배치되며 후면 본딩 리세스를 정의하는 상부 후면 절연층을 더 포함하되,
    상기 후면 본딩 리세스는 상기 후면 본딩 비아 홀과 중첩하며 상기 후면 본딩 비아 홀 보다 큰 폭을 갖고,
    상기 후면 본딩 배선부는 상기 후면 본딩 리세스를 채우는 반도체 소자.
  5. 삭제
  6. 제4항에 있어서,
    상기 후면 본딩 구조체는 후면 본딩 배선 층 및 상기 후면 본딩 배선 층의 측면 및 하면을 감싸는 후면 본딩 배리어 층을 포함하고,
    상기 후면 본딩 비아 스페이서는 상기 후면 본딩 배리어 층과 직접적으로 접촉하는 반도체 소자.
  7. 제1항에 있어서,
    상기 후면 본딩 배선부는,
    관통 비아 연결부, 패드부, 및 상기 관통 비아 연결부와 패드부를 연결하는 배선부를 포함하고,
    상기 관통 비아 연결부는 상기 후면 본딩 비아 플러그부 상에 배치되는 반도체 소자.
  8. 제1항에 있어서,
    상기 관통 비아 구조체, 상기 후면 본딩 비아 플러그부, 및 상기 후면 본딩 배선부는 수직으로 정렬되는 반도체 소자.
  9. 서로 대향하는 전면 및 후면을 갖는 기판;
    상기 기판의 상기 전면 상에 형성된 내부 회로;
    상기 내부 회로와 접촉하며 상기 기판의 상기 후면을 향하도록 상기 기판 내로 연장되는 관통 비아 구조체, 상기 관통 비아 구조체는 상기 기판의 상기 전면보다 돌출하여 상기 내부 회로와 접촉하는 전면 단부 및 상기 기판의 후면을 향하도록 상기 기판 내에 위치하는 후면 단부를 포함하고;
    상기 기판의 상기 내부 회로 상에 형성된 전면 재배선 패드;
    상기 기판의 상기 후면 상에 형성된 하부 후면 절연층;
    상기 하부 후면 절연층 및 상기 기판에 의해 정의되는 후면 본딩 비아 홀;
    "T"자 모양의 종단면을 갖는 후면 본딩 구조체; 및
    후면 본딩 비아 스페이서를 포함하되,
    상기 후면 본딩 구조체는,
    상기 "T"자 모양의 "┃" 부위에 해당하고, 상기 하부 후면 절연층에 의해 정의되고 상기 관통 비아 구조체의 후면 단부와 접촉하는 후면 본딩 비아 플러그부, 및
    상기 "T"자 모양의 "━" 부위에 해당하고 상기 하부 후면 절연층 상으로 돌출한 후면 본딩 배선부를 포함하고,
    상기 후면 본딩 비아 플러그부는 상기 후면 본딩 비아 홀 내에 배치되고,
    상기 후면 본딩 비아 스페이서는 상기 후면 본딩 비아 플러그부의 측면과 상기 하부 후면 절연층 사이, 및 상기 후면 본딩 비아 플러그부의 측면과 상기 기판 사이에 개재되는 반도체 소자.
  10. 제9항에 있어서,
    상기 후면 본딩 비아 플러그부는 상기 관통 비아 구조체의 상기 후면 단부와 접촉하고,
    상기 기판의 상기 후면과 상기 후면 본딩 비아 플러그부의 하면 사이의 거리는 상기 기판의 상기 후면과 상기 후면 본딩 비아 스페이서의 하면 사이의 거리 보다 큰 반도체 소자.
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