KR20120048991A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20120048991A
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semiconductor
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electrode
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한규희
박병률
김병희
안상훈
남상돈
김경희
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Abstract

반도체 장치가 제공된다. 이 반도체 장치는 그의 적어도 일부를 노출하되, 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀을 갖는 기판, 및 비아 홀의 제 1 영역으로부터 이격되되, 비아 홀의 제 1 영역을 둘러싸는 에어 갭을 갖는 절연 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 관통 실리콘 비아(Through Silicon Via : TSV)를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 관통 전극(though silicon via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하려는 과제는, 에어 갭을 갖는 관통 전극 구조를 포함함으로써, 전기적 특성이 향상된 반도체 장치를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 에어 갭을 갖는 관통 전극 구조를 포함으로써, 전기적 특성이 향상된 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하려는 또 다른 과제는, 상기한 반도체 장치를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 그의 적어도 일부를 노출하되, 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀을 갖는 기판, 및 비아 홀의 제 1 영역으로부터 이격되되, 비아 홀의 제 1 영역을 둘러싸는 에어 갭을 갖는 절연 영역을 포함할 수 있다.
또한, 본 발명은 다른 반도체 장치를 제공한다. 이 반도체 장치는 기판, 기판을 관통하되, 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 관통 전극, 및 기판과 관통 전극 사이에 개재된 절연막을 포함하되, 기판은 관통 전극의 제 1 영역으로부터 이격되되, 관통 전극의 제 1 영역을 둘러싸는 에어 갭을 가질 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판을 준비하는 단계, 기판에 그의 적어도 일부를 노출하는 제 1 홀 및 기판의 일부를 개재하여 제 1 홀을 둘러싸는 제 2 홀을 형성하는 단계, 및 제 1 홀과 제 2 홀 사이의 기판의 일부를 리세스시켜, 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀, 및 비아 홀의 제 2 영역 아래에 배치되면서 비아 홀의 제 1 영역을 둘러싸는 에어 갭을 형성하는 단계를 포함할 수 있다.
상기한 또 다른 과제를 달성하기 위하여, 본 발명의 반도체 장치를 포함하는 반도체 패키지를 제공한다. 이 반도체 패키지는 적층된 제 1 및 제 2 반도체 장치들을 포함하는 반도체 패키지로서, 제 1 및 제 2 반도체 장치들 각각은, 기판, 기판을 관통하되, 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 관통 전극, 및 기판과 관통 전극 사이에 개재된 절연막을 포함하되, 기판은 관통 전극의 제 1 영역으로부터 이격되되, 관통 전극의 제 1 영역을 둘러싸는 에어 갭을 가질 수 있다.
본 발명의 기타 구체적인 사항들은 발명을 실시하기 위한 구체적인 내용 및 도면들에 포함되어 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 반도체 장치가 절연층으로 에어 갭을 갖는 관통 전극 구조를 포함함으로써, 향상된 전기적 특성 및 신뢰성을 갖는 반도체 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8a 내지 도 8i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 보여주는 중간 단계 단면도들이다.
도 9a 내지 도 9j는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 보여주는 중간 단계 단면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 실시예들에 따른 인터포저를 포함하는 반도체 패키지의 단면도이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 패키지 및 상기한 실시예의 변형예에 따른 반도체 패키지의 단면도들이다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지 및 상기한 실시예의 변형예에 따른 반도체 패키지의 단면도들이다.
도 17은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 21 및 도 22는 실시예들에 따른 반도체 패키지의 제조 방법을 보여주는 사시도들이다.
도 23은 본 발명의 실시예들에 따른 패키지 모듈을 보여주는 평면도이다.
도 24는 본 발명의 실시예들에 따른 메모리 카드를 보여주는 블록도이다.
도 25는 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
도 26은 본 발명의 실시예들에 따른 전자 장치의 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명맥하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 예를 들어, 저유전물질막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화 질화물보다 낮은 유전 상수를 갖는 절연막을 지칭한다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해서, 반도체 장치에서 관통 전극이 형성되는 영역을 중심으로 도시된다.
도 1을 참조하면, 반도체 장치(101)의 기판(10)은 제 1 면(11) 및 제 1 면(11)에 반대되는 제 2 면(12)을 갖는다. 반도체 장치(101)는 집적회로(13)를 포함하는 반도체 칩일 수 있다. 기판(10)은 반도체 기판 및 집적회로를 포함한다. 집적 회로(13)는 기판(10)의 내부에 제공된다. 집적 회로(13)는 기판(10)의 제 1 면(11) 측 내부에 형성될 수 있다. 집적 회로(13)는 고용량화, 집적화, 시스템화 가능한 소자들이 적층된 것일 수 있다. 집적 회로(13)는 트랜지스터, 또는 메모리 소자를 포함할 수 있다.
집적 회로(13)와 전기적으로 연결되는 패드(14)가 집적 회로(13) 상에 제공될 수 있다. 패드(14)는 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있다. 패드(14)가 알루미늄으로 형성될 경우, 패드(14)는 집적 회로(13) 상에 제공될 수 있다. 패드(14)가 구리로 형성될 경우, 패드(14)는 다마신(damascene) 구조로 집적 회로(13) 내에 포함될 수 있다.
패드(14)가 제공된 기판(10)은 제 1 면(11) 상에 패드(14)의 일부를 노출시키는 패시베이션막(15)을 더 포함할 수 있다. 패시베이션막(15)은 집적 회로(13)를 외부 환경으로부터 보호할 수 있으며, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성될 수 있다.
관통 전극(20)의 형성을 위한 비아 홀(16)이 집적 회로(13)로부터 이격되어 기판(10)을 관통하여 제공된다. 비아 홀(16)은 주변회로 영역(미도시) 또는 절단(scribe lane) 영역에 제공될 수 있다. 이와 달리, 비아 홀(16)은 패드(14)를 관통하거나 패드(14)와 중첩되도록 형성될 수 있다. 비아 홀(16)은 제 1 폭을 갖는 제 1 영역 및 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역을 가진다. 비아 홀(16)의 제 1 영역은 기판(10)의 제 2 면(12) 측에, 그리고 비아 홀(16)의 제 2 영역은 기판(10)의 제 1 면(12) 측에 위치할 수 있다. 비아 홀(16)의 제 1 영역에 연결되는 제 2 영역의 일부는 폭이 좁아지는 경사를 가질 수 있다.
에어 갭(21)이 비아 홀(16)의 제 1 영역으로부터 이격되어, 비아 홀(16)의 제 1 영역을 둘러싸도록 제공된다. 에어 갭(21)은 기판(10)의 일부를 개재하여 비아 홀(16)의 제 1 영역으로부터 이격되고, 그리고 비아 홀(16)의 제 2 영역 아래에 배치될 수 있다.
비아 홀 절연막(22)이 비아 홀(16)의 측벽 상에 제공될 수 있다. 비아 홀 절연막(22)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 바람직하게는, 비아 홀 절연막(22)은 실리콘 산화막일 수 있다. 비아 홀 절연막(22)은 비아 홀(16)의 측벽으로부터 연장하여 패시베이션막(15) 상에도 제공될 수 있다. 이 경우, 비아 홀 절연막(22)은 패시베이션막(15)과 함께 패드(14)의 일부를 노출한다. 에어 갭(21)의 폭이 충분히 작을 경우, 비아 홀 절연막(22)은 에어 갭(21)의 내부로 들어가지 않을 수 있다.
관통 전극(20)이, 비아 홀 절연막(22)을 개재하여, 비아 홀(16) 내에 제공된다. 관통 전극(20)이 패드(14)와 전기적으로 접속될 수 있도록, 관통 전극(20)과 접속하면서 기판(10)의 제 1 면(11) 상으로 연장된 도전 배선(27)이 제공될 수 있다. 관통 전극(20)은 비아 홀 절연막(22) 상에 형성된 배리어막(barrier layer)(24)과 배리어막(24) 상에 형성된 도전막(26)을 포함할 수 있다. 배리어막(24)은 티타늄(Ti), 타타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄(Ru), 코발트(Co), 망간(Mn), 텅스텐 질화물(WN), 니켈(Ni), 니켈 붕화물(NiB) 또는 티타늄/티타늄 질화물의 이중막을 포함할 수 있다. 배리어막(24)은 도전막(26) 및 도전 배선(27)의 도전성 물질이 기판(10)으로 확산하는 것을 방지하는 역할을 할 수 있다. 도전막(26)은 은(Ag), 금(Au), 구리, 텅스텐(W), 또는 인듐(In)을 포함할 수 있다. 도전 배선(27)은 도전막과 동일한 물질을 포함할 수 있다.
접속용 패턴(63)이 도전 배선(27) 상에 제공될 수 있으며, 접속용 패턴(63)은 솔더(solder) 물질을 이용하여 형성될 수 있다. 접속용 패턴(63)은, 반도체 장치의 적층시 리플로우(reflow) 되면서, 적층되는 반도체 장치들의 관통 전극들 사이의 접합이 가능하도록 할 수 있다. 접속용 패턴(63)은 비아 홀(16)이 형성된 위치에 대응하여 형성될 수 있다.
제 1 및 제 2 서브 절연막들(32, 34)이 기판(10)의 제 2 면(12) 상에 순차적으로 제공된다. 제 1 및 제 2 서브 절연막들(32, 34)은 도전성 연결부(26) 노출 공정 진행시 기판(10)의 제 2 면(12)이 도전성 물질로부터 오염되는 것을 방지하는 역할을 할 수 있다. 제 1 서브 절연막(32)은 실리콘 산화막일 수 있으며, 제 2 서브 절연막(34)은 실리콘 질화막일 수 있다. 제 1 서브 절연막(32)은 기판(10)의 제 2 면(12) 상에 직접 접하여 제공되며, 제 2 서브 절연막(34)은 제 1 서브 절연막(32)의 상에 직접 접하여 제공된다.
제 1 서브 절연막(32)은 기판(10)의 제 2 면(12) 상에 제공된 제 1 부분(32a) 및 기판(10)의 제 2 면(12)으로부터 돌출된 관통 전극(20)의 측면에 제공된 제 2 부분(32b)을 포함할 수 있다. 즉, 제 1 서브 절연막(32)은 L자의 단면을 가질 수 있다.
제 1 및 제 2 서브 절연막들(32, 34)은 관통 전극(20) 및 비아 홀 절연막을 노출한다. 관통 전극(20)은, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여, 기판(10)을 평탄화하는 것에 의해서 노출될 수 있다. 따라서, 제 2 서브 절연막(34), 비아 홀 절연막(22), 및 관통 전극(20)은 정렬된 표면들을 가질 수 있다.
제 2 서브 절연막(34)을 평탄화 정지층으로 이용한 평탄화 공정을 통하여 관통 전극(20)을 노출시킴으로써, 관통 전극(20) 상에 형성된 절연막들을 제거하기 위한 사진 식각 공정이 생략될 수 있다. 사진 식각 공정을 이용하여 관통 전극(20)을 노출시킬 때, 관통 전극(20)이 좁은 폭을 가지면(즉, 비아 홀(16)이 좁은 폭을 가지면), 사진 식각 공정의 해상도의 한계로 제 1 및 제 2 서브 절연막들(32, 34)의 제거가 용이하지 않을 수 있다. 본 발명에 따르면, 관통 전극(20)의 폭에 상관없이 관통 전극(20)이 용이하게 노출될 수 있다.
이하 도 2 내지 도 7을 참조하여, 본 발명의 다른 실시예들에 따른 반도체 장치들이 설명된다. 도 2 내지 도 7은 본 발명의 다른 실시예들 각각에 따른 반도체 장치의 단면도들이다. 도 2 내지 도 7은 설명의 편의를 위해서, 반도체 장치에서 관통 전극이 형성되는 영역을 중심으로 도시한다. 전술한 본 발명의 실시예를 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 2를 참조하여 설명되는 본 발명의 다른 실시예에 따른 반도체 장치(102)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 비아 홀 절연막(22)이 다른 구조를 가진다는 점이다.
비아 홀(16)의 측벽 상에 제공된 비아 홀 절연막(22)은 에어 갭(21)의 일부를 더 채울 수 있다. 바람직하게는, 비아 홀 절연막(22)은 에어 갭(21)의 상부의 일부를 더 채울 수 있다.
도 3을 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 장치(103)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 비아 홀 절연막(22p)이 다른 물질을 포함하고, 그리고 다른 구조를 가진다는 점이다.
비아 홀(16)의 측벽 상에 제공된 비아 홀 절연막(22p)은 폴리머를 포함할 수 있다. 바람직하게는, 비아 홀 절연막(22p)은 CF계 폴리머막일 수 있다. 비아 홀 절연막(22p)은 C4F6, C4F8, C5F8, CHF3 이들의 조합 가스 중에서 선택된 적어도 하나를 이용하는 플라즈마 공정에 의해 형성될 수 있다. CF계 폴리머는 실리콘 산화물보다 낮은 유전상수를 가진다. CF계 폴리머는 2.5 내외의 유전상수를 가지고, 그리고 실리콘 산화물은 3.6 정도의 유전상수를 가진다. 실리콘 산화막인 비아 홀 절연막(도 1의 22)과는 달리, CF계 폴리머막인 비아 홀 절연막(22p)은 비아 홀(16)의 측벽에만 제공될 수 있다.
도 2와 같이, 비아 홀(16)의 측벽 상에 제공된 비아 홀 절연막(22p)은 에어 갭(21)의 일부를 더 채울 수 있다. 바람직하게는, 비아 홀 절연막(22p)은 에어 갭(21)의 상부의 일부를 더 채울 수 있다.
도 4를 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 장치(105)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 비아 홀 절연막(22, 22p)이 다른 물질을 포함하고, 그리고 다른 구조를 가진다는 점이다.
비아 홀(16)의 측벽 상에 제공된 비아 홀 절연막(22, 22p)은 다중 절연막일 수 있다. 비아 홀 절연막(22, 22p)은 제 1 절연막(22) 및 제 1 절연막(22) 상의 제 2 절연막(22p)을 포함할 수 있다. 제 1 절연막(22)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 바람직하게는, 제 1 절연막(22)은 실리콘 산화막일 수 있다. 제 2 절연막(22p)은 폴리머를 포함할 수 있다. 바람직하게는, 제 2 절연막(22p)은 CF계 폴리머막일 수 있다. 제 2 절연막(22p)은 C4F6, C4F8, C5F8, CHF3 및 이들의 조합 가스 중에서 선택된 적어도 하나를 이용하는 플라즈마 공정에 의해 형성될 수 있다. 제 1 절연막(22)은 비아 홀(16)의 측벽으로부터 연장하여 패시베이션막(15) 상에도 제공될 수 있다. 이 경우, 제 1 절연막(22)은 패시베이션막(15)과 함께 패드(14)의 일부를 노출한다.
도 5를 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 장치(106)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 비아 홀 절연막(22p, 22)이 다른 물질을 포함하고, 그리고 구조를 가진다는 점이다.
비아 홀(16)의 측벽 상에 제공된 비아 홀 절연막(22p, 22)은 다중 절연막일 수 있다. 비아 홀 절연막(22p, 22)은 제 1 절연막(22p) 및 제 1 절연막(22p) 상의 제 2 절연막(22)을 포함할 수 있다. 제 1 절연막(22p)은 폴리머를 포함할 수 있다. 바람직하게는, 제 1 절연막(22p)은 CF계 폴리머막일 수 있다. 제 1 절연막(22p)은 C4F6, C4F8, C5F8, CHF3 및 이들의 조합 가스 중에서 선택된 적어도 하나를 이용하는 플라즈마 공정에 의해 형성될 수 있다. 제 2 절연막(22)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 바람직하게는, 제 2 절연막(22)은 실리콘 산화막일 수 있다. 제 2 절연막(22)은 비아홀(16)의 측벽으로부터 연장하여 패시베이션막(15) 상에도 제공될 수 있다. 이 경우, 제 2 절연막(22)은 패시베이션막(15)과 함께 패드(14)의 일부를 노출한다.
도 4 및 도 5에 도시된 것과 달리, 비아 홀(16)의 측벽에 제공된 비아 홀 절연막(22, 22p)을 구성하는 제 1 절연막(22 또는 22p) 또는 제 2 절연막(22p 또는 22)은 비아 홀(16)의 측벽의 전체가 아닌 일부에만 제공된 형태를 가질 수도 있다.
도 6을 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 장치(107)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 에어 갭(21)이 다른 구조를 가진다는 점이다.
비아 홀(16)의 제 1 영역을 둘러싸는 에어 갭(21)이 기판(10)의 제 2 면(12)까지 연장된 형태일 수 있다. 이에 따라, 기판(10)의 제 2 면(12)으로 노출된 에어 갭(21)은 제 1 서브 절연막(32)에 의해 덮여지거나, 또는 제 1 서브 절연막(32)에 의해 일부가 채워질 수 있다.
도 7을 참조하여 설명되는 본 발명의 또 다른 실시예에 따른 반도체 장치(108)가 전술한 본 발명의 실시예에 따른 반도체 장치(101)와 다른 점은, 비아 홀(16)이 다른 구조를 가진다는 점이다.
비아 홀(16)의 제 1 영역을 둘러싸는 에어 갭(21)이 복수로 제공될 수 있다. 복수의 에어 갭들(21)은 비아 홀(16)의 제 2 영역 아래에 배치되고, 그리고 복수의 에어 갭들(21) 사이에는 기판(10)의 일부가 개재될 수 있다.
도시되지 않았지만, 도 1 내지 도 7에 도시된 것과 다른 구조의 에어 갭이 비아 홀의 제 1 영역을 둘러쌀 수 있다. 이러한 다른 구조의 에어 갭은 이를 형성하기 위한 식각 등에 사용되는 다양한 플라즈마 공정 조건에 의해 결정될 수 있다.
상기한 본 발명의 실시예들에 따르면, 반도체 장치의 관통 전극 구조가 금속 배선과의 접촉 면적을 감소시키지 않는 동시에 에어 갭을 가짐으로써, 관통 전극들 사이의 커패시터가 낮아질 수 있는 동시에 콘택 저항이 낮아질 수 있는 관통 전극 구조가 구현될 수 있다. 이에 따라, 전기적 특성 및 신뢰성이 향상될 수 있는 반도체 장치가 제공될 수 있다.
도 1을 참조하여 설명된 본 발명의 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 도 8a 내지 도 8j는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 8a를 참조하면, 기판(10)의 내부 또는 제 1 면(11)에 집적 회로(13)가 형성된다. 집적 회로(13) 상에 집적 회로(13)와 전기적으로 연결되는 패드(14)가 형성된다. 집적 회로(13)는 패드(14)를 형성하기 전까지의 구조일 수 있다. 패드(14)가, 예를 들어, 알루미늄으로 형성될 경우, 패드(14)는 도 8a에 도시된 바와 같이 집적 회로(13) 상에 형성될 수 있다. 패드(14)가, 예를 들어, 구리로 형성될 경우, 패드(14)는 다마신 구조로 집적 회로(13) 내에 포함되도록 형성될 수 있다.
패드(14)가 형성된 기판(10)의 제 1 면(11) 상에 패드(14)의 일부를 노출시키는 패시베이션막(15)이 형성될 수 있다. 패시베이션막(15)은 집적 회로(13)를 외부 환경으로부터 보호할 수 있으며, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합으로 형성할 수 있다.
기판(10)의 제 1 면(11)으로부터 일정 깊이까지 리세스된 제 1 홀(16) 및 제 1 홀(16)을 둘러싸는 제 2 홀(21)이 형성된다. 제 2 홀(21)은 복수로 형성될 수 있다. 이때 복수의 제 2 홀들(21) 사이에는 기판(10)의 일부가 개재될 수 있다. 제 1 및 제 2 홀들(16, 21)은 주변회로 영역(미도시) 또는 절단 영역에 형성될 수 있다. 이와 달리, 패드(14)를 관통하거나 패드(14)와 오버랩 되도록 형성될 수 있다. 제 1 및 제 2 홀들(16, 21)은, 건식 식각, 습식 식각, 레이저를 이용한 드릴링(drilling), 또는 기계적 드릴링을 이용하여 형성될 수 있다. 제 1 및 제 2 홀들(16, 21)의 깊이는 집적 회로(13)의 두께보다 크고, 기판(10)의 두께보다 작아 기판(10)의 초기의 제 2 면(12')으로부터 이격되어 있을 수 있다.
제 1 및 제 2 홀들(16, 21)을 형성하는 것은 기판(10)의 제 1 면(11) 상에 제 1 홀 영역 및 제 2 홀 영역을 각각 노출하는 제 1 마스크 패턴(미도시)을 형성하고, 제 1 마스크 패턴을 마스크로 하는 식각 공정으로 기판(10)을 식각한 후, 제 1 마스크 패턴을 제거하는 것일 수 있다. 이때, 제 1 및 제 2 홀 영역들을 각각 노출하는 제 1 마스크 패턴 내의 폭들이 다르기 때문에, 제 1 및 제 2 홀들(16, 21)은 서로 다른 깊이들을 갖도록 형성될 수 있다. 제 1 홀 영역이 노출되는 폭이 제 2 홀 영역이 노출되는 폭보다 크기 때문에, 제 1 홀(16)이 제 2 홀(21)보다 큰 깊이를 갖도록 형성될 수 있다.
도 8b를 참조하면, 제 1 및 제 2 홀들(16, 21)을 채우는 갭필 물질(17)이 형성된다. 갭필 물질(17)은 유기물 및 무기물을 포함할 수 있다. 유기물은 포토레지스트(PR : PhotoResist) 계열 또는 스핀 온 하드 마스크(SOH : Spin-On Hard mask) 등을 포함할 수 있다. 갭필 물질(17)을 형성하는 것은 스핀 코팅(spin coating) 방식을 이용할 수 있다. 스핀 코팅 방식은 스핀 온 그래스(SOG : Spin-On-Glass) 방식 또는 스핀 온 유전체(SOD : Spin On Dielectric) 방식 등을 포함할 수 있다.
도 8c를 참조하면, 갭필 물질(17)이 형성된 기판(10)의 제 1 면(11) 상에 제 1 및 제 2 홀들(16, 21)을 포함하는 영역을 노출하는 제 2 마스크 패턴(미도시)을 형성하고, 제 2 마스크 패턴을 마스크로 하는 식각 공정으로 갭필 물질(17) 및 제 1 홀(16)과 제 2 홀(21) 사이의 기판(10)의 일부를 리세스시킨 후, 제 2 마스크 패턴을 제거하는 공정이 수행된다.
도시된 것과 달리, 리세스된 갭필 물질(17) 및 제 1 홀(16)과 제 2 홀(21) 사이의 기판(10)으로 이루어진 표면은 갭필 물질(17)과 기판(10) 사이의 식각 속도 차에 의해 하부로 갈수록 폭이 좁아지는 경사를 가질 수 있다.
도 8d를 참조하면, 잔존하는 갭필 물질(17)을 제거하는 공정이 수행된다. 갭필 물질(17)을 제거하는 것은 애슁(ashing) 방식 또는 습식 식각 방식을 이용할 수 있다. 이에 따라, 제 1 폭을 갖는 제 1 영역 및 제 1 폭 보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀(16) 및 비아 홀(16)의 제 2 영역 아래에 배치되면서 비아 홀(16)의 제 1 영역의 적어도 일부를 둘러싸는 에어 갭(21)이 형성될 수 있다.
도 8e를 참조하면, 비아 홀(16)의 내면에 비아 홀 절연막(22)이 형성된다. 비아 홀 절연막(22)은 비아 홀(16)의 내면으로부터 기판(10)의 제 1 면(11) 상으로 연장될 수 있다. 사진 식각 공정을 이용하여 패드(14) 상에 형성된 비아 홀 절연막(22)의 일부를 제거하여 패드(14)의 일부를 노출한다.
도시되지 않았지만, 비아 홀 절연막(22)은 에어 갭(21)의 일부를 더 채우도록 형성될 수 있다. 바람직하게는, 비아 홀 절연막(22)은 에어 갭(21)의 상부의 일부를 더 채울 수 있다.
비아 홀 절연막(22)은 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막, 폴리머막 또는 이들의 조합을 포함할 수 있다. 폴리머막은 CF계 폴리머막일 수 있다. CF계 폴리머막은 C4F6, C4F8, C5F8, CHF3 및 이들의 조합 가스 중에서 선택된 적어도 하나를 이용하는 플라즈마 공정에 의해 형성될 수 있다.
비아 홀 절연막(22)이 실리콘 산화막, 실리콘 산화 질화막 또는 실리콘 질화막일 경우, 비아 홀 절연막(22)은 비아 홀(16)의 내면으로부터 기판(10)의 제 1 면(11) 상으로 연장될 수 있다. 반면에, 비아 홀 절연막(22)이 CF계 폴리머막일 경우, 비아 홀 절연막(22)으니 비아 홀(16)의 내면에만 형성되고, 기판(11)의 제 1 면(11) 상으로 연장되지 않는다.
비아 홀 절연막(22)을 CF계 폴리머막으로 형성하는 것은 비아 홀(16)을 CF계 가스를 이용하는 플라즈마 공정에 노출시키는 것일 수 있다. CF계 가스는 C4F6, C4F8, C5F8, CHF3 이들의 조합 가스 중에서 선택된 적어도 하나를 포함할 수 있다. CF계 가스를 이용하는 플라즈마 공정에서 발생되는 CFx 성분에 의해 CF계 폴리머((CF2)n)가 생성되어 비아 홀(16)의 측벽 상에 비아 홀 절연막(22)이 형성될 수 있다.
비아 홀 절연막(22)은 실리콘 산화막, 실리콘 산화 질화막 또는 실리콘 질화막인 제 1 절연막, 및 폴리머막을 포함하는 제 2 절연막으로 구성되는 다중 절연막 구조를 가질 수도 있다.
도 8f를 참조하면, 배리어막(24)이 비아 홀 절연막(22)이 형성된 비아 홀(16)의 내면을 따라 형성될 수 있다. 배리어막(24)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물의 이중막을 포함할 수 있다. 배리어막(24)은 관통 전극용 도전 패턴의 금속이 기판(10)으로 확산하는 것을 방지하는 역할을 할 수 있다.
도 8g 및 도 8h를 참조하면, 비아 홀(16) 내부를 관통 전극용 배선 패턴으로 채우고, 이를 패터닝하여 도전막(26)이 형성된다. 도전막(26)은 전기 도금 방법, 무전해 도금 방법 또는 선택적 증착 방법을 이용하여 비아 홀(16) 내부에 형성될 수 있다. 전기 도금 방법은, 배리어막(24)이 형성된 비아 홀(16)의 내면에 씨드층(seed layer)을 형성하는 것 및 씨드층을 이용하여 배선 패턴을 도금하는 것을 포함할 수 있다. 씨드층은 스퍼터링 방법으로 형성될 수 있다. 도전막(26)은 은, 금, 구리, 텅스텐 또는 인듐을 포함할 수 있다. 도전막(26)이 패드(14)와 전기적으로 접속될 수 있도록, 도전막(26)과 접속하면서 기판(10)의 제 1 면(11) 상으로 연장된 도전 배선(27)이 형성될 수 있다. 도전막(26) 및 도전 배선(27)은 각각의 공정에 의해 형성될 수도 있고, 그리고 하나의 다마신 공정에 의해 형성될 수도 있다. 또는, 도전막(26)은 패드(14)를 관통하거나, 패드(14)와 중첩되도록 형성될 수 있다.
본 발명의 실시예에 따르면, 금속 배선과의 접촉 면적을 감소시키지 않는 동시에 에어 갭(21)을 포함하는 관통 전극 구조를 가짐으로써, 관통 전극들 사이의 커패시터가 낮아질 수 있는 동시에 콘택 저항이 낮아질 수 있는 관통 전극 구조가 형성될 수 있다. 이에 따라, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
도전 배선(27)을 마스크로 하여 도전 배선(27) 외측에 형성된 배리어막(24)의 일부가 제거될 수 있다. 배리어막(24)의 제거는 건식 식각 또는 습식 식각을 이용하여 수행될 수 있다. 이 후, 접속용 패턴(63)이 도전 배선(27) 상에 형성될 수 있다. 접속용 패턴(63)은 솔더 볼일 수 있다.
도 8i를 참조하면, 기판(10)의 초기의 제 2 면(12')을 연마하는 단계가 수행된다. 먼저 기판(10)의 제 1 면(11) 상에 접착층(미도시)을 이용하여 캐리어 기판(carrier substrate, 미도시)이 부착될 수 있다. 캐리어 기판은 기판(10)의 초기의 제 2 면(12')을 연마하는 과정에서 기판(10)에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형화된 기판(10)에서 발생하는 휨을 방지할 수 있다. 캐리어 기판은 유리기판, 또는 수지기판을 포함할 수 있고, 접착층은 자외선 접착제 또는 열가소성 접착제를 포함할 수 있다. 다음, 비아 홀 절연막(22)이 노출되도록, 기판(10)의 초기의 제 2 면(12')이 연마된다. 기판(10)의 초기의 제 2 면(12')을 연마하는 것은, 예를 들어, 그라인딩(grinding) 방법을 이용하여 수행할 수 있다. 연마된 제 2 면(12")은 비아 홀 절연막(22)보다 높거나 낮을 수 있다.
비아 홀 절연막(22)으로 둘러싸인 도전막(26)이 기판(10)의 제 2 면(12)으로부터 돌출되도록, 기판(10)의 연마된 제 2 면(12")을 선택적으로 식각한다. 선택적 식각은 비아 홀 절연막(22)에 비하여 큰 식각 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 기판(10)을 선택적으로 식각할 수 있다. 예를 들어, 비아 홀 절연막(22)이 실리콘 산화막일 경우, SF6 식각 가스를 이용하여 기판(10)이 선택적으로 식각될 수 있다. 기판(10)이 식각되는 두께는 추후에 형성되는 제 1 및 제 2 서브 절연막들(도 1 내지 도 7의 32, 34)과 비아 홀 절연막(22)의 두께의 합보다 크거나 동일할 수 있다. 배리어막(24)이 형성되는 경우, 식각되는 두께는 추후에 형성되는 제 1 및 제 2 서브 절연막들(도 1 내지 도 7의 32, 34), 비아 홀 절연막(22) 및 배리어막(24)의 두께의 합보다 크거나 동일할 수 있다.
제 1 및 제 2 서브 절연막들(32, 34)이 기판(10)의 제 2 면(12) 및 돌출된 비아 홀 절연막(22) 상에 순차적으로 형성된다. 제 1 서브 절연막(32)은, 예를 들어, 실리콘 산화막으로 형성될 수 있으며, 제 2 서브 절연막(34)은, 예를 들어, 실리콘 질화막으로 형성될 수 있다. 기판(10)의 제 1 면(11) 상에 접착층에 의해 캐리어 기판이 부착되어 있으므로, 접착층의 열적 안정성을 고려하여 제 1 및 제 2 서브 절연막들(32, 34)은, 예를 들어, 약 300℃ 이하의 저온에서 화학적 기상 증착법(Chemical Vapor Deposition : CVD)을 이용하여 형성될 수 있다.
도 1을 재차 참조하면, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여 평탄화 공정이 수행된다. 평탄화 공정은, 예를 들어 화학적 기계적 연마 공정(Chemical Mechanical Polishing : CMP)을 이용하여 수행될 수 있다. 평탄화 공정에 의하여, 기판(10)의 제 2 면(12) 상에 형성된 제 2 서브 절연막(34)보다 돌출된 제 2 서브 절연막(34), 제 1 서브 절연막(32), 비아 홀 절연막들(22), 배리어막(24) 및 도전막(26)의 일부가 제거된다. 도전막(26)이 노출됨에 따라, 다른 반도체 장치의 관통 전극과 연결될 수 있다. 평탄화 공정 후, 캐리어 기판 및 접착층은 제거될 수 있다. 배리어막(24)의 경우 필요에 따라서 제거되지 않고 도전막(26)의 상부에 남아 있도록 평탄화 공정을 진행할 수도 있다.
한편, 도시되지 않았지만, 남아있는 제 2 서브 절연막(34)은 제거될 수 있다. 제 2 서브 절연막(34)은 제 1 서브 절연막(32)에 비하여 큰 식각 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 제거될 수 있다. 특히, 제 2 서브 절연막(34)이 실리콘 질화막(SiN)으로 형성된 경우 기판(10)에 인가되는 스트레스 감소를 위해 제 2 서브 절연막(34)이 제거될 수 있다.
본 발명의 실시예에서, 제 2 서브 절연막(34)을 평탄화 정지층으로 이용한 평탄화 공정을 통하여 도전막(26)을 노출함으로써, 도전막(26) 상에 형성된 절연막들을 제거하기 위한 사진 식각 공정이 생략될 수 있다. 사진 식각 공정을 이용하여 도전막(26)을 노출할 때, 도전막(26)이 좁은 폭을 가지게 되면(즉, 비아 홀(16)이 좁은 폭을 가지게 되면), 사진 식각 공정의 해상도의 한계로 인하여 제 1 및 제 2 서브 절연막들(32, 34)의 제거가 용이하지 않을 수 있다. 그러나, 본 발명의 실시예에 따르면, 도전막(26)의 폭에 상관없이 도전막(26)이 용이하게 노출될 수 있다.
본 발명의 실시예에 따르면, 평탄화 공정 중에 도전막(26)이 노출되어도 기판(10)의 제 2 면(12)이 제 1 및 제 2 서브 절연막들(32, 34)로 덮여 있으므로 금속 물질에 의한 기판(10)의 오염이 방지될 수 있다.
도 6을 참조하여 설명된 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법이 설명된다. 도 9a 내지 도 9j는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 전술한 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 통해 설명한 구성 요소는 동일한 참조 부호를 사용하고 그 설명은 생략한다.
도 9a를 참조하면, 기판(10)의 제 1 면(11)으로부터 일정 깊이까지 리세스된 제 1 홀(16)이 형성된다. 제 1 홀(16)의 깊이는 집적 회로(13)의 두께보다 크고, 기판(10)의 두께보다 작아 기판(10)의 초기의 제 2 면(12')으로부터 이격되어 있을 수 있다.
제 1 홀(16)을 형성하는 것은 기판(10)의 제 1 면(11) 상에 제 1 홀 영역을 노출하는 제 1 마스크 패턴(미도시)을 형성하고, 제 1 마스크 패턴을 마스크로 하는 식각 공정으로 기판(10)을 식각한 후, 제 1 마스크 패턴을 제거하는 것일 수 있다.
도 9b를 참조하면, 제 1 홀(16)을 둘러싸도록 기판(10)의 제 1 면(11)으로부터 일정 깊이까지 리세스된 제 2 홀(21)이 형성된다. 제 2 홀(21)은 복수로 형성될 수 있다. 이때 복수의 제 2 홀들(21) 사이에는 기판(10)의 일부가 개재될 수 있다. 제 2 홀(21)도 제 1 홀(16)과 같이 주변회로 영역 또는 절단 영역에 형성될 수 있다. 이와 달리, 패드(14)를 관통하거나 패드(14)와 오버랩 되도록 형성될 수 있다. 제 2 홀(21)의 깊이는 집적 회로(13)의 두께보다 크고, 기판(10)의 두께보다 작아 기판(10)의 초기의 제 2 면(12')으로부터 이격되어 있을 수 있다.
제 2 홀(21)을 형성하는 것은 기판(10)의 제 1 면(11) 상에 제 2 홀 영역을 노출하는 제 2 마스크 패턴(미도시)을 형성하고, 제 2 마스크 패턴을 마스크로 하는 식각 공정으로 기판(10)을 식각한 후, 제 2 마스크 패턴을 제거하는 것일 수 있다. 제 1 및 제 2 홀들(16, 21)은 각각의 식각 공정으로 형성되기 때문에, 동일한 깊이를 갖도록 형성될 수 있다.
도 9c 내지 도 9e를 참조하면, 도 8b 내지 도 8d를 참조하여 설명된 방법으로 제 1 및 제 2 홀들(16, 21)을 채우는 갭필 물질(17)을 형성하고, 갭필 물질(17)이 형성된 기판(10)의 제 1 면(11) 상에 제 1 및 제 2 홀들(16, 21)을 포함하는 영역을 노출하는 제 3 마스크 패턴(미도시)을 형성하고, 제 3 마스크 패턴을 마스크로 하는 식각 공정으로 갭필 물질(17) 및 제 1 홀(16)과 제 2 홀(21) 사이의 기판(10)의 일부를 리세스시키고, 제 3 마스크 패턴을 제거하고, 그리고 잔존하는 갭필 물질(17)을 제거하는 공정이 수행된다.
이에 따라, 제 1 폭을 갖는 제 1 영역 및 제 1 폭 보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀(16) 및 비아 홀(16)의 제 2 영역 아래에 배치되면서 비아 홀(16)의 제 1 영역의 전체를 둘러싸는 에어 갭(21)이 형성될 수 있다.
도 9f 내지 도 9j를 참조하면, 도 8e 내지 도 8i를 참조하여 설명된 방법으로 비아 홀 절연막(22), 배리어 절연막(24), 도전막(26), 도전 배선(27), 접속용 패턴(63), 및 제 1 및 제 2 서브 절연막들(32, 34)이 형성된다. 제 2 서브 절연막(34)을 평탄화 정지층으로 이용하여 평탄화 공정을 수행하여 도 6이 형성될 수 있다.
이와는 달리, 도 8h에서 기판(10)의 초기의 제 2 면(12')을 과도하게 연마하면서, 도전막(26)도 같이 연마하면 최종적으로 도 6과 같은 결과물이 형성될 수도 있다.
본 발명의 다른 실시예에 따르면, 금속 배선과의 접촉 면적을 감소시키지 않는 동시에 에어 갭(21)을 포함하는 관통 전극 구조를 가짐으로써, 관통 전극들 사이의 커패시터가 낮아질 수 있는 동시에 콘택 저항이 낮아질 수 있는 관통 전극 구조가 형성될 수 있다. 이에 따라, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치(109)를 보여주는 단면도이다.
도 10을 참조하면, 반도체 기판(10)이 제공된다. 예를 들어, 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 제 1 면(11') 및 제 1 면(11')에 반대되는 제 2 면(12)을 포함할 수 있다. 반도체 장치(109)는 반도체 기판(10)의 제 1 면(11')에 형성된 집적 회로(13)를 포함할 수 있다. 집적 회로(13)의 종류는 반도체 장치(109)의 종류에 따라서 달라질 수 있다. 예를 들어, 집적 회로(13)는 메모리 회로, 로직 회로 및 이들의 결합 중 적어도 하나를 포함할 수 있다. 집적 회로(13)는 저항, 또는 캐패시터를 포함하는 수동소자일 수 있다.
비아 홀(16)이 집적 회로(13)로부터 이격되어 반도체 기판(10)을 관통하여 제공된다. 비아 홀(16)은 반도체 기판(10)의 제 1 면(11')으로부터 제 2 면(12)까지 동일한 직경을 가지거나, 서로 다른 둘 이상의 직경들을 가지거나, 또는 직경이 점차적으로 변하는 테이퍼된(tapered) 형상을 가질 수 있다.
관통 전극(20)이 비아 홀(16)의 적어도 일부를 채우도록 제공될 수 있다. 관통 전극(20)은 반도체 장치(109)의 집적 회로(13)와 연결되거나, 반도체 장치(109)와 다른 반도체 장치를 연결하거나, 또는 반도체 장치(109)를 패키지 기판 또는 모듈 기판과 연결하는 데 이용될 수 있다. 관통 전극(20)은 비아 홀(16)의 내벽에 형성된 배리어막(24)과 배리어막(24) 상에 형성된 도전막(26)을 포함할 수 있다. 도전막(26)은 비아 홀(16)의 적어도 일부를 채울 수 있다. 도전막(26)은 반도체 기판(10)의 제 2 면(12)으로부터 돌출된 돌출부를 가질 수 있다. 비아 홀(16)에 의해 노출된 반도체 기판(10)과 배리어막(24) 사이에 비아 홀 절연막(22)이 제공될 수 있다. 비아 홀 절연막(22)은 도 1 내지 도 7을 참조하여 설명된 구조들일 수 있다. 비아 홀 절연막(22)은 실리콘 산화물, 실리콘 산화 질화물, 실리콘 질화물, 폴리머 또는 그들의 조합을 포함할 수 있다. 폴리머는 CF계 폴리머일 수 있다. CF계 폴리머는 C4F6, C4F8, C5F8, CHF3 및 이들의 조합 가스 중에서 선택된 적어도 하나를 이용하는 플라즈마 공정에 의해 형성될 수 있다. 배리어막(24)은 도전막(26)을 구성하는 도전성 물질이 반도체 기판(10)으로 확산하는 것을 방지할 수 있는 물질로 구성된다. 예를 들어, 배리어막(24)은 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물의 이중막을 포함할 수 있다. 배리어막(24)은 스퍼터링(sputtering) 방법으로 형성될 수 있다. 도전막(26)은 구리, 텅스텐, 알루미늄, 은, 금, 인듐 또는 폴리실리콘(polysilicon)을 포함할 수 있다.
표면 절연막(30)이 반도체 기판(10)의 제 2 면(12) 상에 제공될 수 있다. 표면 절연막(30)은 반도체 기판(10)의 제 2 면(12)으로부터 개구부(16)의 측벽으로 연장될 수 있다. 표면 절연막(30)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화 질화물을 포함할 수 있다. 예를 들어, 표면 절연막(30)은 반도체 기판(10)의 제 2 면(12) 상의 제 1 서브 절연막(32), 및 제 1 서브 절연막(32) 상의 제 2 서브 절연막(34)을 포함할 수 있다. 제 1 서브 절연막(32)은 실리콘 산화막이고, 제 2 서브 절연막(34)는 실리콘 질화막일 수 있다.
도전막(26)과 표면 절연막(30)의 적어도 일부를 덮는 접속 패드(60)가 반도체 기판(10)의 제 2 면(12)에 제공될 수 있다. 접속 패드(60)는 도전막(26)의 돌출부와 직접 연결될 수 있다.
반도체 기판(10)의 제 1 면(11') 및 집적 회로(13)를 덮는 층간 절연막(33) 및 집적 회로(13)와 패드(14)를 연결하는 내부 배선(41)이 제공될 수 있다. 층간 절연막(33)은 복수의 절연막을 포함할 수 있다. 예를 들어, 층간 절연막(33)은 반도체 기판(10)의 제 1 면(11')을 덮는 제 1 층간 절연막(31)과, 제 1 층간 절연막(31) 상에 형성되어 집적 회로(13)를 덮는 제 2 층간 절연막(31')을 포함할 수 있다. 층간 절연막(33) 상에 패드(14)의 일부를 노출하는 패시베이션막(15)이 제공될 수 있다. 내부 배선(41)은 층간 절연막(33)을 적어도 일부 관통하는 제 2 콘택 플러그들(43, 47) 및 층간 절연막(33) 상 또는 내부에 형성되는 제 2 배선 패턴(45)을 포함할 수 있다. 예를 들어, 제 2 배선 패턴(45)은 제 1 금속층일 수 있다. 제 2 콘택 플러그들(43, 47) 및 제 2 배선 패턴(45)은 패터닝 또는 다마신 방법을 이용하여 형성될 수 있다.
반도체 장치(109)는 집적 회로(13) 형성 후에 관통 전극(20)이 형성되는 비아 미들(via middle) 구조의 반도체 칩일 수 있다. 예를 들어, 반도체 기판(10)의 제 1 면(11') 상에 집적 회로(13), 제 1 층간 절연막(31), 및 제 1 콘택 플러그(43) 형성 후에 반도체 기판(10)과 제 1 층간 절연막(31)을 관통하는 관통 전극(20)을 형성한다. 그 다음 제 2 콘택 플러그(43)와 도전막(26)을 연결하는 제 2 배선 패턴(47), 제 2 콘택 플러그(47), 및 패드(14)를 형성할 수 있다.
도 1 내지 도 7을 참조하여 설명된 실시예들에 따른 관통 전극들(20)은 인터포저(도 11의 120)에도 적용될 수 있다. 이 경우, 도 10에서 설명된 집적회로(13)는 형성되지 않을 수 있다.
도 11은 본 발명의 실시예들에 따른 인터포저 및 그 활용예를 보여주는 단면도이다.
도 11을 참조하면, 반도체 기판(10)은 실리콘 또는 유리 기판일 수 있다. 접속 패드(60) 및 제 2 접속 단자(66)가 반도체 기판(10)의 제 2 면(12)에 형성될 수 있다. 제 2 접속 단자(66)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
반도체 기판(10)의 제 1 면(11)에는 관통 전극(20)과 전기적으로 연결된 제 1 배선층(40) 및 제 1 배선층(40)을 덮는 제 2 절연막(50)이 형성될 수 있다. 제 1 배선층(40)은 인터포저(120)에 적층되는 다른 반도체 장치를 위한 재배선일 수 있다. 제 2 절연막(50)은 제 1 배선층(40)의 일부를 노출할 수 있다. 제 1 배선층(40)의 노출된 부분과 전기적으로 연결된 전극 패드(62)가 형성될 수 있다. 복수개의 전극 패드들(62)과 복수개의 접속 패드들(60)이 제공되는 경우, 전극 패드들(62)과 접속 패드들(60)은 서로 다른 피치들을 가지도록 형성될 수 있다.
인터포저(120)는 뒤집어져서 패키지 기판(200)에 실장될 수 있다. 패키지 기판(200)은 그 내부에 회로 패턴(204)이 형성된 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다. 회로 패턴(204)은 외부로 노출된 본딩 패드(202) 또는 볼 패드(206)와 연결될 수 있다.
인터포저(120)는 제 2 접속 단자(66)를 통해 본딩 패드(202)와 전기적으로 연결되며, 패키지 기판(200)의 회로 패턴(204)을 통해 외부 접속단자(208)와 연결될 수 있다.
인터포저(120) 상에 다른 반도체 장치(130)가 적층될 수 있다. 다른 반도체 장치(130)는 제 1 접속 단자(64)를 통해 인터포저(120)의 전극 패드(62)와 전기적으로 연결될 수 있다. 예를 들어, 다른 반도체 장치(130)는 반도체 칩일 수 있고, 제 1 접속 단자(64)는 플립 칩 범프(flip-chip bump)일 수 있다. 제 1 접속 단자(64) 및 관통 전극(20)이 복수개로 형성되는 경우, 제 1 접속 단자들(64) 사이의 간격은 관통 전극(20)들 사이의 간격보다 작을 수 있다. 제 1 접속 단자들(64) 사이의 간격이 작아 다른 반도체 장치(130)를 패키지 기판(200)의 본딩 패드(202)에 직접 접속할 수 없는 경우, 반도체 장치(130)와 패키지 기판(200) 사이에 제 1 배선층(40)을 포함한 인터포저(120)를 배치할 수 있다.
패키지 기판(200), 인터포저(120) 및 반도체 장치(130)의 일부 또는 전부를 덮는 보호재(80)를 더 포함할 수 있다. 예를 들어, 보호재(80)는 인터포저(120)와 패키지 기판(200) 사이 또는 인터포저(120)와 반도체 장치(130) 사이를 적어도 일부 채우는 언더필(underfill) 이거나, 또는 인터포저(120)와 반도체 장치(130)를 덮는 몰딩 구조일 수 있다. 몰딩 구조는 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도들이다.
도 12를 참조하여, 본 발명에 따른 반도체 패키지가 설명된다. 도 10을 참조하여 설명된 실시예는 반도체 칩(310)에 적용될 수 있다. 반도체 칩(310)은 반도체 기판(10)의 내부 또는 제 1 면(11)에 형성된 집적 회로(13)를 포함할 수 있다. 집적 회로(13)는 내부 배선(41) 및 제 1 배선층(40')을 통해 관통 전극(20)과 전기적으로 연결될 수 있다. 제 1 배선층(40') 상에 제 2 절연막(50)이 형성될 수 있다. 제 1 배선층(40') 및 제 2 절연막(50)은 도 10을 참조하여 설명된 것과 동일한 구조를 가질 수 있다.
패키지 기판(200)은 그 내부에 회로 패턴(204)이 형성된 연성 인쇄 회로 기판, 경성 인쇄 회로 기판, 또는 이들의 조합으로 형성될 수 있다. 패키지 기판(200)은 그 양면들에서 외부로 노출된 본딩 패드(202) 및 볼 패드(206)를 포함할 수 있다. 회로 패턴(204)은 외부로 노출된 본딩 패드(202) 및/또는 볼 패드(206)와 연결될 수 있다. 반도체 칩(310)은 반도체 기판(10)의 제 2 면(12)이 패키지 기판(200)과 마주보도록 패키지 기판(200) 상에 실장될 수 있다. 반도체 칩(310)은 2 접속 단자(66)를 통해 본딩 패드(202)와 전기적으로 연결되며, 패키지 기판(200)의 회로 패턴(204) 및 볼 패드(206)를 통해 외부 접속단자(208)와 연결될 수 있다.
반도체 칩(310)은 반도체 기판(10)의 제 1 면(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200) 상에 실장될 수 있다. 제 2 절연막(50)은 제 1 배선층(40')이 적어도 일부 노출되도록 형성되며, 제 1 배선층(40')의 노출된 부분은 접속 단자(미도시)를 통해 패키지 기판(200)의 회로 패턴(204)과 전기적으로 연결될 수 있다.
도 13을 참조하면, 도 12를 참조하여 설명된 반도체 패키지의 변형예가 설명된다. 설명의 편의를 위하여 도 12와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다. 패키지 기판(200)은 그 내부의 제 2 회로 패턴(205), 그 양면들에서 외부로 노출된 제 2 본딩 패드(203) 및 제 2 볼 패드(207)를 포함할 수 있다. 제 2 회로 패턴(205)은 외부로 노출된 제 2 본딩 패드(203) 및/또는 제 2 볼 패드(207)와 연결될 수 있다.
반도체 칩(320)의 집적 회로(13)의 일부는 내부 배선(41) 및 제 1 배선층(40')을 통해 관통 전극(20)과 전기적으로 연결될 수 있다. 반도체 칩(320)의 집적 회로(13)의 다른 일부는 내부 배선(41) 및 제 2 배선층(48)을 통해 본딩 와이어(67)와 전기적으로 연결될 수 있다. 제 1 및 제 2 배선층들(40', 48) 및 제 2 절연막(50)은 도 10을 참조하여 설명된 것과 동일한 구조를 가질 수 있다. 제 2 배선층(48)의 일부는 제 2 절연막(50)에 의하여 노출되어 본딩 와이어(67)와 연결될 수 있다. 반도체 칩(320)은 본딩 와이어(67)를 통해 패키지 기판(200)의 제 2 회로 패턴(205)과 전기적으로 연결되고, 제 2 볼 패드(207)를 통해 외부 접속단자(208)와 연결될 수 있다.
관통 전극(20)을 통해서 전달되는 신호는 본딩 와이어(67)를 통해서 전달되는 신호와 다를 수 있다. 예를 들어, 관통 전극(20)은 전원 또는 접지 신호를 전달할 수 있고, 본딩 와이어(67)는 데이터 신호를 전달할 수 있다. 반대로 관통 전극(20)은 데이터 신호를 전달하고, 본딩 와이어(67)는 전원 또는 접지 신호를 전달할 수 있다. 따라서 반도체 칩(320)은 더 많은 신호 전달 경로를 가질 수 있다.
도 14 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도들이다. 설명의 편의를 위하여 도 12 및 도 13과 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
도 14를 참조하여, 본 발명에 따른 멀티 칩 패키지(400)가 설명된다. 도 10을 참조하여 설명된 실시예는 멀티칩 패키지(400)의 반도체 칩들(410, 420)에 적용될 수 있다. 멀티칩 패키지(400)는 패키지 기판(200), 패키지 기판(200) 상의 제 1 반도체 칩(410), 및 제 1 반도체 칩(410) 상의 적어도 하나의 제 2 반도체 칩(420)을 포함할 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 동종의 반도체 칩일 수 있다. 예를 들어, 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 동일한 공정을 이용하여 제작된 메모리 칩일 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 메모리 회로가 형성된 집적 회로(13)를 포함할 수 있다. 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 각각 제 1 관통 전극(20) 및 제 2 관통 전극(21)을 포함할 수 있다. 제 1 관통 전극(20)과 제 2 관통 전극(21)은 서로 중첩되어 연결될 수 있다. 제 2 관통 전극(21)은 제 1 관통 전극(20)과 직접 접촉할 수 있다. 다른 방법으로, 제 1 관통 전극(20)과 제 2 관통 전극(21)은 이들 사이의 제 1 배선층(40), 접속 패드(60) 및/또는 제 2 접속 단자(66)를 통해서 연결될 수 있다.
도 15를 참조하면, 도 14를 참조하여 설명된 반도체 패키지(400)의 일 변형예에 따른 반도체 패키지(400')가 설명된다. 설명의 편의를 위하여 도 14와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
제 1 반도체 칩(410) 및 제 2 반도체 칩(420)은 각각 제 1 관통 전극(20) 및 제 2 관통 전극(21)을 포함할 수 있다. 제 1 관통 전극(20)과 제 2 관통 전극(21)은 서로 중첩되어 연결될 수 있다. 제 2 반도체 칩(420)의 집적 회로(13)의 일부는 내부 배선 및 제 1 배선층(40')을 통해 제 2 관통 전극(21)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(420)의 집적 회로(13)의 다른 일부는 내부 배선 및 제 2 배선층(48)을 통해 본딩 와이어(67)와 전기적으로 연결될 수 있다. 제 1 배선층(40') 및 제 2 절연막(50)은 도 10을 참조하여 설명된 것과 동일 유사한 구조를 가질 수 있다. 제 2 배선층(48)의 일부는 제 2 절연막(50)에 의하여 노출되어 본딩 와이어(67)와 연결될 수 있다. 제 2 반도체 칩(420)은 본딩 와이어(67)를 통해 패키지 기판(200)의 제 2 회로 패턴(205)과 전기적으로 연결될 수 있다.
관통 전극들(20, 21)을 통해서 전달되는 신호는 본딩 와이어(67)를 통해서 전달되는 신호와 다를 수 있다. 예를 들어, 관통 전극들(20, 21)은 전원 또는 접지 신호를 전달할 수 있고, 본딩 와이어(67)는 데이터 신호를 전달할 수 있다. 반대로 관통 전극들(20, 21)은 데이터 신호를 전달하고, 본딩 와이어(67)는 전원 또는 접지 신호를 전달할 수 있다. 따라서 반도체 칩들(410, 420)은 더 많은 신호 전달 경로를 가질 수 있다.
도 16을 참조하면, 도 14를 참조하여 설명된 반도체 패키지(400)의 다른 변형예에 따른 반도체 패키지(400")가 설명된다. 설명의 편의를 위하여 도 14와 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다. 제 1 반도체 칩(410)과 제 2 반도체 칩(420)은 그들의 제 1 면들(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200)에 실장될 수 있다. 제 1 반도체 칩(410)은 그의 제 1 면(11) 상의 접속 단자(64)를 통해 패키지 기판(200)의 본딩 패드(202)와 연결될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치들이 적층된 반도체 패키지의 단면도이다.
도 17을 참조하면, 제 1 반도체 장치(100A)의 관통 전극(20)과 제 2 반도체 장치(100B)의 관통 전극(20)이 서로 수직 방향으로 정렬되도록 적층된다. 제 1 반도체 장치(100A)의 관통 전극(20) 및 제 2 반도체 장치(100B)의 관통 전극(20)은 접속용 패턴(63) 및 접속용 패턴 패드(61)에 의해 접합될 수 있다. 제 1 반도체 장치(100A)와 제 2 반도체 장치(100B)의 사이의 갭에는 절연 충전재(미도시)가 채워질 수 있다.
적층된 반도체 장치들은 패키지 기판(도 16의 200)에 실장될 수 있다. 패키지 기판(도 16의 200)은 인쇄회로기판, 테이프 배선기판, 세라믹 배선기판 또는 실리콘 배선 기판 등이 사용될 수 있다. 패키지 기판(도 16의 200)은, 배선 기판를 관통하여 패키지 기판(도 16의 200)의 일면으로 연장하여 형성된 배선 패턴(도 16의 204), 패키지 기판(도 16의 200)의 일 면 상에 형성되며 배선 패턴에 전기적으로 접속된 본딩 패드(도 16의 202), 및 패키지 기판(도 16의 200)의 다른 면 상에 형성되며 배선 패턴에 전기적으로 접속된 볼 패드(도 16의 206)를 포함할 수 있다. 반도체 장치(100A, 100B) 또는 이들이 적층된 반도체 장치들을 패키지 기판(도 16의 200)에 실장하는 것은, 반도체 장치(100A)의 접속용 패턴(63)이 패키지 기판(도 16의 200)의 본딩 패드(도 16의 202)와 접합하면서 실장될 수 있다.
도 18 및 도 19는 본 발명의 실시예들에 따른 반도체 패키지 및 그 변형예를 보여주는 단면도들이다. 설명의 편의를 위하여 도 12 및 도 13과 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
도 18을 참조하여, 본 실시예에 따른 반도체 패키지(500)는 시스템 인 패키지 패키지(500)일 수 있다. 도 10을 참조하여 설명된 실시예는 시스템 인 패키지(500)의 제 1 반도체 칩(510)에 적용될 수 있다. 제 1 반도체 칩(510) 상에 제 2 반도체 칩(520)가 적층될 수 있다. 제 2 반도체 칩(520)은 제 1 반도체 칩(510)과 이종의 반도체 칩일 수 있다. 예를 들어, 제 1 반도체 칩(510)은 로직 회로를 포함하고, 제 2 반도체 칩(520)은 메모리 회로를 포함할 수 있다. 제 2 반도체 칩(520)은 제 1 반도체 칩(510)의 동작을 보조하기 위한 고성능 메모리 칩일 수 있다.
제 1 반도체 칩(510)은 그의 제 1 면(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200)에 실장될 수 있다. 제 1 반도체 칩(510)은 그의 제 1 면(11)에 복수의 제 1 접속 단자들(64)를 더 포함할 수 있다. 제 1 접속 단자들(64) 중 일부는 관통 전극(20)과 연결되고, 다른 일부는 제 1 반도체 칩(510)에 형성된 집적 회로(13)와 연결될 수 있다. 집적 회로(13)는 제 1 접속 단자(64)를 통해 패키지 기판(200)과 직접 연결될 수 있다. 집적 회로(13)는 관통 전극(20)을 통해 제 2 반도체 칩(520)과 연결될 수 있다.
제 2 반도체 칩(520)은 관통 전극(20) 및 제 1 접속 단자(64)를 통해 패키지 기판(200)과 연결될 수 있다. 제 2 반도체 칩(520)은 그의 일면에 형성된 제 2 접속 단자(66)를 통해 제 1 반도체 칩(510)과 연결될 수 있다. 제 2 접속 단자(66)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 제 2 접속 단자(66)와 관통 전극(20)은 재배선을 위한 제 5 배선 패턴(74)을 통해 연결될 수 있다. 예를 들어, 제 2 접속 단자들(66) 사이의 간격과 관통 전극(20)사이의 간격이 다를 때, 제 5 배선 패턴(74)을 이용하여, 이들을 연결할 수 있다.
도 19를 참조하면, 도 18을 참조하여 설명된 반도체 패키지(500)의 일 변형예에 따른 반도체 패키지(500')가 설명된다. 설명의 편의를 위하여 도 18과 동일한 구성의 설명은 생략하고 다른 점을 중심으로 설명된다.
제 5 배선 패턴(74)의 일부는 제 2 절연막(50)에 의하여 노출될 수 있다. 제 2 반도체 칩(520)은 본딩 와이어(67)를 통해 제 5 배선 패턴(74)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(510)과 제 2 반도체 칩(520)은 본딩 와이어(67)을 통해 연결될 수 있다. 본딩 와이어(67)는 관통 전극(20)과 직접 연결되거나, 재배선을 위한 제 5 배선 패턴(74)을 통해 관통 전극(20)과 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 20을 참조하면, 도 11 내지 도 19를 참조하여 설명된 실시예들은 적층형 패키지(600)의 제 1 반도체 패키지(610) 및/또는 제 2 반도체 패키지(620)에 적용될 수 있다.
제 1 반도체 패키지(610)는 제 1 패키지 기판(200) 상의 제 1 반도체 칩(602)을 포함할 수 있다. 도 10을 참조하여 설명된 실시예는 제 1 반도체 칩(602)에 적용될 수 있다. 제 1 반도체 패키지(610)는 제 1 반도체 칩(602) 및 제 1 패키지 기판(200)의 적어도 일부를 덮는 보호재(612)를 더 포함할 수 있다. 예를 들어, 보호재(612)는 제 1 반도체 칩(602)의 제 1 면(11)과 제 1 패키지 기판(200) 사이에 언더필(underfill)이거나, 또는 제 1 반도체 칩(602)의 제 1 면(11) 이외의 다른 면을 더 덮는 몰딩 구조일 수 있다. 몰딩 구조는 에폭시 몰딩 컴파운드를 포함할 수 있다. 보호재(612)가 몰딩 구조인 경우, 제 1 반도체 패키지(610)는 몰딩 구조를 관통하는 몰딩 전극(614)을 더 포함할 수 있다. 몰딩 전극(614)의 한 쪽 끝은 제 1 패키지 기판(200)의 제 2 회로 패턴(205)과 연결되고 다른 한 쪽 끝은 보호재(612) 외부로 노출될 수 있다. 제 1 반도체 패키지(610)는 제 1 반도체 칩(602) 상의 제 2 반도체 칩(604)을 더 포함할 수 있다.
제 1 반도체 패키지(610) 상에 제 2 반도체 패키지(620)가 적층될 수 있다. 제 2 반도체 패키지(620)는 제 2 패키지 기판(210) 및 제 2 패키지 기판(210) 상의 적어도 하나의 제 3 반도체 칩(606)을 포함할 수 있다. 예를 들어, 적어도 하나의 제 3 반도체 칩(606)은 고용량의 메모리 칩이고, 각각에 형성된 관통 전극(20)을 통해 연결될 수 있다. 제 2 패키지 기판(210)은 제 1 반도체 패키지(610)와 마주보는 면에 외부 접속 단자(218)를 포함할 수 있다. 외부 접속 단자(218)는 몰딩 전극(614)의 노출된 면과 접촉할 수 있다. 제 3 반도체 패키지(620)는 제 2 패키지 기판(210)의 제 3 회로 패턴(214), 외부 접속 단자(218), 몰딩 전극(614) 및 제 1 패키지 기판(200)의 제 2 회로 패턴(205)을 통해 외부와 연결될 수 있다. 제 1 패키지 기판(200)의 제 2 회로 패턴(205)은 제 1 반도체 칩(602)과 연결된 제 1 회로 패턴(204)과 전기적으로 분리될 수 있다. 서로 다른 기능을 하는 제 1 반도체 패키지(610)와 제 2 반도체 패키지(620)를 수직 적층할 수 있으므로, 후속 공정에서 모듈 보드(도 23의 702)에 개별 실장할 때에 비하여 실장 면적을 줄일 수 있다. 제 2 반도체 패키지(620)는 제 2 패키지 기판(210) 및 제 3 반도체 칩(606)의 적어도 일부를 덮는 보호재(622)를 더 포함할 수 있다. 예를 들어, 보호재(622)는 적어도 하나의 제 3 반도체 칩(606)을 몰딩하거나, 최하층의 제 3 반도체 칩(606)과 제 2 패키지 기판(210) 사이에 언더필링된 것일 수 있다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 21을 참조하면, 도 8a 내지 도 9j에 도시된 반도체 제조 방법들을 통하여 얻어진 반도체 장치들이 형성되어 있는 반도체 웨이퍼들(100)이 제공될 수 있다. 반도체 웨이퍼들(100)이 복수개로 적층될 수 있다. 반도체 웨이퍼들(100)을 복수개 적층하고, 반도체 장치의 절단 영역을 따라 복수개의 반도체 웨이퍼들(100)을 절단함으로써, 개별 반도체 패키지로 분리될 수 있다. 절단은 커터(120) 또는 레이저를 이용하여 수행할 수 있다.
이와 달리, 도 22에 도시된 바와 같이, 반도체 웨이퍼(100) 상에 개별 반도체 장치들(100a, 100b, …)을 적층하여 반도체 패키지를 형성할 수 있다. 또는, 반도체 장치 절단 영역을 따라 절단하여 개별 반도체 장치들(100a, 100b, …)로 분리한 뒤, 복수개의 반도체 장치들(100a, 100b, …)을 적층함으로써 반도체 패키지가 형성될 수 있다.
도 23은 본 발명의 실시예들에 따른 패키지 모듈(700)을 보여주는 평면도이다.
도 23을 참조하면, 패키지 모듈(700)은 외부 연결 단자(708)가 구비된 모듈 기판(702)과, 모듈 기판(702)에 실장된 반도체 칩(704) 및 QFP(Quad Flat Package)된 반도체 패키지(706)를 포함할 수 있다. 반도체 칩(704) 및/또는 반도체 패키지(706)는 본 발명의 실시예에 따른 반도체 장치를 포함할 수 있다. 패키지 모듈(700)은 외부 연결 단자(708)을 통해 외부 전자 장치와 연결될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 카드(800)를 보여주는 개략도이다.
도 24를 참조하면, 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 및/또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지(도 18의 500 또는 도 19의 500')를 포함하고, 메모리(830)는 멀티 칩 패키지(도 14의 400, 도 15의 400' 또는 도 16의 400")를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 적층형 패키지(도 20의 600)로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 25는 본 발명의 실시예들에 따른 전자 시스템(900)을 보여주는 블록도이다.
도 25를 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 장치 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 24의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(도 25의 900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 26은 전자 시스템(도 25의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 25의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 그의 적어도 일부를 노출하되, 제 1 폭을 갖는 제 1 영역 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀을 갖는 기판; 및
    상기 비아 홀의 상기 제 1 영역으로부터 이격되되, 상기 비아 홀의 상기 제 1 영역을 둘러싸는 에어 갭을 갖는 절연 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 에어 갭은 상기 기판의 일부를 개재하여 상기 비아 홀의 상기 제 1 영역으로부터 이격되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 에어 갭은 상기 비아 홀의 상기 제 2 영역 아래에 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 에어 갭은 상기 비아 홀의 상기 제 1 영역보다 작은 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 에어 갭은 복수로 제공되되,
    상기 복수의 에어 갭들 사이에는 상기 기판의 상기 일부가 개재되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연 영역은 상기 비아 홀에 의해 노출된 상기 기판의 프로파일에 따라 제공된 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 절연막이 제공된 상기 비아 홀을 채우는 도전막을 더 포함하되,
    상기 도전막은 상기 비아 홀의 상기 제 2 영역에서 상기 비아 홀의 상기 제 1 영역보다 넓은 접촉 면적을 갖는 것을 특징으로 하는 반도체 장치.
  8. 기판;
    상기 기판을 관통하되, 제 1 폭을 갖는 제 1 영역 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 관통 전극; 및
    상기 기판과 상기 관통 전극 사이에 개재된 절연막을 포함하되,
    상기 기판은 상기 관통 전극의 상기 제 1 영역으로부터 이격되되, 상기 관통 전극의 상기 제 1 영역을 둘러싸는 에어 갭을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 에어 갭은 상기 절연막 및 상기 기판의 일부를 개재하여 상기 관통 전극의 상기 제 1 영역으로부터 이격되는 것을 특징으로 하는 반도체 장치.
  10. 기판을 준비하는 단계;
    상기 기판에 그의 적어도 일부를 노출하는 제 1 홀 및 상기 기판의 일부를 개재하여 상기 제 1 홀을 둘러싸는 제 2 홀을 형성하는 단계; 및
    상기 제 1 홀과 상기 제 2 홀 사이의 상기 기판의 상기 일부를 리세스시켜, 제 1 폭을 갖는 제 1 영역 및 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 영역으로 이루어진 비아 홀, 및 상기 비아 홀의 상기 제 2 영역 아래에 배치되면서 상기 비아 홀의 상기 제 1 영역을 둘러싸는 에어 갭을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150047291A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 관통 비아를 포함하는 반도체 장치
US9054304B2 (en) 2012-08-24 2015-06-09 SK Hynix Inc. Resistive memory device capable of preventing disturbance and method for manufacturing the same
KR20160110658A (ko) * 2015-03-10 2016-09-22 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
EP2463809A1 (fr) 2010-12-07 2012-06-13 NagraID S.A. Carte électronique à contact électrique comprenant une unité électronique et/ou une antenne
JP5613620B2 (ja) * 2011-05-27 2014-10-29 新光電気工業株式会社 配線基板及びその製造方法
KR101959284B1 (ko) * 2011-11-18 2019-03-19 삼성전자주식회사 반도체 장치 및 그 형성방법
KR101880155B1 (ko) * 2011-12-22 2018-07-19 에스케이하이닉스 주식회사 적층 반도체 패키지
JP5984134B2 (ja) * 2012-05-15 2016-09-06 ローム株式会社 半導体装置およびその製造方法、電子部品
SG11201407290PA (en) * 2012-05-16 2014-12-30 Nagravision Sa Method for producing an electronic card having an external connector and such an external connector
US9105634B2 (en) 2012-06-29 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in interconnect structures and methods for forming the same
US9111939B2 (en) 2012-07-27 2015-08-18 Intel Corporation Metallization of fluorocarbon-based dielectric for interconnects
US8895360B2 (en) 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
CN103632988B (zh) * 2012-08-28 2016-10-19 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
KR102021884B1 (ko) * 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US9615453B2 (en) 2012-09-26 2017-04-04 Ping-Jung Yang Method for fabricating glass substrate package
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
US9123789B2 (en) * 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
US9245824B2 (en) * 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices
US10971476B2 (en) * 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
US10847442B2 (en) * 2014-02-24 2020-11-24 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
US9633980B2 (en) * 2015-05-29 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device
US10410969B2 (en) * 2017-02-15 2019-09-10 Mediatek Inc. Semiconductor package assembly
KR102557400B1 (ko) * 2018-01-17 2023-07-20 삼성전자주식회사 반도체 장치
KR102511200B1 (ko) 2018-06-27 2023-03-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020047651A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置
KR20210010180A (ko) 2019-07-19 2021-01-27 삼성전자주식회사 반도체 장치 및 반도체 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128170A (ja) 2002-10-01 2004-04-22 Fujikura Ltd 多層配線基板、多層配線基板用基材およびその製造方法
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
US7138329B2 (en) * 2002-11-15 2006-11-21 United Microelectronics Corporation Air gap for tungsten/aluminum plug applications
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US7470929B2 (en) * 2006-07-24 2008-12-30 International Business Machines Corporation Fuse/anti-fuse structure and methods of making and programming same
KR100878016B1 (ko) * 2007-06-27 2009-01-13 삼성전자주식회사 스위치 소자 및 그 제조 방법
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US7910473B2 (en) 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
KR101828063B1 (ko) * 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054304B2 (en) 2012-08-24 2015-06-09 SK Hynix Inc. Resistive memory device capable of preventing disturbance and method for manufacturing the same
KR20150047291A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 관통 비아를 포함하는 반도체 장치
KR20160110658A (ko) * 2015-03-10 2016-09-22 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법

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Publication number Publication date
US20120112361A1 (en) 2012-05-10
US8786058B2 (en) 2014-07-22

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