KR20100045857A - 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법 - Google Patents

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KR20100045857A
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semiconductor substrate
semiconductor
via electrode
semiconductor chip
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이호진
정현수
전창성
박상식
피재현
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Abstract

반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법이 제공된다. 반도체 칩은 반도체 기판 상의 적어도 하나의 도전성 패드를 포함한다. 적어도 하나의 비어 전극은 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장되도록 제공된다. 상기 적어도 하나의 비어 전극 각각은 하부에 복수의 스파이크부들을 포함한다.

Description

반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법{Semiconductor chip, stack module, memory card, and method of fabricating the semiconductor chip}
본 발명은 반도체 소자에 관한 것이고, 특히 반도체 칩, 이러한 반도체 칩을 이용한 스택 모듈과 메모리 카드, 전자 시스템 및 반도체 칩의 제조 방법에 관한 것이다.
반도체 칩의 집적도가 높아짐에 따라서, 반도체 칩의 제조 비용이 크게 증대되고 있다. 이에 따라서, 개별적인 반도체 칩의 용량을 늘이는 것이 점점 더 어려워지고 있다. 하지만, 스택 모듈은 반도체 칩들을 적층함으로써 그 용량을 크게 늘일 수 있다. 예를 들어, 스택 모듈은 동종 반도체 칩들 또는 이종 반도체 칩들을 하나의 패키지로 형성하는 데에 이용될 수 있다.
하지만, 스택 모듈의 집적도가 높아짐에 따라서, 반도체 칩들의 접속 신뢰성이 저하되고 있다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 고집적 스택 모듈에 적합한 반도체 칩 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 칩을 이용한 스택 모듈 및 메모리 카드를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적인 것으로, 본 발명이 전술한 기술적 과제에만 국한되어 제공되는 것은 아니다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩이 제공된다. 반도체 기판이 제공되고, 적어도 하나의 도전성 패드는 상기 반도체 기판 상에 제공된다. 적어도 하나의 비어 전극은 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장되도록 제공된다. 상기 적어도 하나의 비어 전극 각각은 하부에 복수의 스파이크부들을 포함한다.
상기 반도체 칩의 일 예에 따르면, 상기 적어도 하나의 비어 전극 각각은 상기 복수의 스파이크 부분들 상에 몸통부를 더 포함할 수 있다. 상기 몸통부는 상기 적어도 하나의 도전성 패드를 관통하고, 나아가 상기 반도체 기판 내부로 신장될 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 적어도 하나의 비어 전극 각각은 상기 몸통부 상에 돌출부를 더 포함하고, 상기 돌출부는 상기 적어도 하나의 도전성 패드와 접촉될 수 있다.
상기 반도체 칩의 다른 예에 따르면, 배선 패턴이 상기 적어도 하나의 비어 전극 및 상기 적어도 하나의 도전성 패드를 연결하도록 상기 반도체 기판 및 상기 적어도 하나의 도전성 패드 사이에 제공할 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 적어도 하나의 비어 전극과 연결되도록 상기 반도체 기판 상에 적어도 하나의 재배선 라인이 더 제공될 수 있다.
상기 본 발명에 따른 반도체 칩의 다른 예에 따르면, 상기 적어도 하나의 비어 전극은 상기 반도체 기판을 관통할 수 있고, 나아가 상기 도전성 패드의 반대쪽 상기 반도체 기판의 바닥면 상으로 돌출될 수 있다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 형태에 따른 반도체 칩이 제공된다. 반도체 기판이 제공되고, 상기 반도체 기판 상에 적어도 하나의 도전성 패드가 제공된다. 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 전극이 제공된다. 상기 적어도 하나의 비어 전극 각각은, 상기 적어도 하나의 도전성 패드를 관통하는 몸통부; 상기 몸통부로부터 상기 적어도 하나의 도전성 패드 위로 신장된 돌출부; 및 상기 몸통부로부터 상기 반도체 기판 내부로 신장된, 상기 몸통부 아래의 복수의 스파이크부들을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩의 제조 방법이 제공된다. 반도체 기판 상에 적어도 하나의 도전성 패드를 형성한다. 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 전극을 형성한다. 상기 적어도 하나의 비어 전극 각각은 하부에 복수의 스파이크부들을 포함한다.
상기 다른 기술적 과제들을 달성하기 위한 본 발명의 일 형태에 따른 스택 모듈이 제공된다. 모듈 기판이 제공된다. 복수의 반도체 칩들은 상기 모듈 기판 상에 적층된다. 상기 복수의 반도체 칩들 각각은, 반도체 기판; 상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및 상기 반도체 기판을 관통하여 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 하부에 복수의 스파이크부들을 포함하는 적어도 하나의 비어 전극을 포함한다.
상기 스택 모듈의 일 예에 따르면, 상기 복수의 반도체 칩들 사이의 복수의 도전성 범프들이 더 제공되고, 나아가 각 반도체 칩의 상기 복수의 스파이크부들은 각 도전성 범프 내부로 침투될 수 있다.
상기 스택 모듈의 다른 예에 따르면, 상기 복수의 반도체 칩들을 접착하기 위해, 상기 복수의 반도체 칩들 사이에 복수의 접착 부재들이 더 제공될 수 있다.
상기 다른 기술적 과제들을 달성하기 위한 메모리 카드가 제공된다. 하우징이 제공되고, 상기 하우징 내에 메모리 칩이 제공된다. 제어기는 상기 메모리 칩을 제어하도록 상기 하우징 내에 제공된다. 상기 메모리 칩은, 반도체 기판; 상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고 상기 반도체 기판 내부로 신장되고, 하부에 복수의 스파이크 부들을 포함하는 적어도 하나의 비어 전극을 포함한다.
본 발명의 실시예들에 따른 반도체 칩에 따르면, 반도체 칩이 외부 제품과 접속될 때, 스파이크부들은 대상체에 침투하여 비어 전극이 그 대상체와 견고하게 결합될 수 있게 도와준다.
또한, 본 발명의 실시예들에 따른 스택 모듈에 따르면, 반도체 칩들은 스파이크부들과 도전성 범프의 걸쇠 결합을 통해서 서로 견고하게 접속될 수 있다. 따라서, 스택 모듈은 높은 집적도를 가지면서도 반도체 칩들 사이의 접속 신뢰성을 높일 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 칩의 제조 방법에 따르면, 비어 전극 내 보이드 발생을 억제하여 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 달리 정의되지 않는 한, 해당 기술 분양에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 이해될 수 있 다. 예를 들어, 저유전율층은 산화물 및 질화물보다 낮은 유전 상수를 갖는 절연층을 지칭하며, 고유전율층은 산화물 및 질화물보다 높은 유전 상수를 갖는 절연층을 지칭할 수 있다. 적어도 하나는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 칩을 보여주는 평면도이다.
도 1을 참조하면, 반도체 칩은 복수의 도전성 패드들(130)을 포함할 수 있다. 도전성 패드들(130)은 반도체 칩의 신호를 입출력하기 위해서 이용될 수 있다. 예를 들어, 도전성 패드들(130)은 반도체 칩 내의 집적회로를 테스트하거나 또는 이를 외부 제품과 접속하는 데 이용될 수 있다.
도전성 패드들(130)은 반도체 칩의 중심 부근에 배치되게 도시되었으나, 이 실시예의 범위가 이에 제한되는 것은 아니다. 예를 들어, 도전성 패드들(130)은 반도체 칩의 가장자리 부근에 배치될 수도 있다. 또한, 도전성 패드들(130)의 수는 예시적으로 도시되었고, 실시예들의 범위를 제한하지는 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 도 3은 도 2의 반도체 칩에서 비어 전극을 보여주는 사시도이다.
도 2 및 도 3을 참조하면, 반도체 기판(110) 상에 적어도 하나의 도전성 패드(130)가 제공될 수 있다. 예를 들어, 도전성 패드(130)는 절연층(120) 상에 제공되고, 적어도 그 상면이 절연층(120)으로부터 노출될 수 있다. 도전성 패드(130)는 다층 구조의 배선 패턴들(미도시)을 통해서 반도체 칩 내의 집적회로(미도시)에 전기적으로 연결될 수 있다. 집적회로는 반도체 칩의 종류에 따라서 달라질 수 있고, 예컨대 메모리 회로, 로직 회로 또는 이들의 결합 구조를 포함할 수 있다.
예를 들어, 반도체 기판(110)은 반도체 웨이퍼일 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 절연층(120)은 편의상 하나의 층으로 도시되었지만, 이 실시예가 이에 제한되지 않는다. 예를 들어, 절연층(120)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 절연층(120)은 반도체 기판(110) 및 도전성 패드(130)를 이격시키고, 그리고/또는 집적 회로를 외부의 습기 등으로부터 보호할 수 있다.
적어도 하나의 비어 전극(150)은 도전성 패드(130)와 전기적으로 연결되고 반도체 기판(110) 내부로 신장될 수 있다. 예를 들어, 비어 전극(150)은 도전성 패드(130) 상으로부터 도전성 패드(130)를 관통하여 그 직하의 반도체 기판(110) 내부로 신장될 수 있다. 비어 전극(150)은 도전성 패드(130)를 반도체 기판(110) 반대편으로 재배선하기 위해서 이용될 수 있다.
예를 들어, 비어 전극(150)은 스파이크부들(152), 몸통부(154) 및/또는 돌출부(156)를 포함할 수 있다. 스파이크부들(152)은 비어 전극(150)의 하부에 배치될 수 있고, 몸통부(154)는 스파이크부들(152) 위에 배치되고, 돌출부(156)는 몸통부(154) 위에 배치될 수 있다. 예를 들어, 돌출부(156)는 도전성 패드(130) 위로 신장되고, 몸통부(154)는 돌출부(156)로부터 도전성 패드(130)를 관통하여 그 직하로 신장되고, 스파이크부들(152)은 몸통부(154)로부터 그 직하의 반도체 기판(110) 내부로 신장될 수 있다. 스파이크부들(152), 몸통부(154) 및 돌출부(156)는 서로 연결되고, 예컨대 일체형으로 제공될 수 있다. 스파이크부들(152)의 수는 적어도 2 개 이상일 수 있고, 일부 실시예들에서 3개일 수 있다.
돌출부(156)는 도전성 패드(130)와 접촉될 수 있고, 이에 따라 비어 전극(150)이 도전성 패드(130)에 연결될 수 있다. 몸통부(154) 및 스파이크부들(152)은 스페이서 절연층(140)에 의해서 반도체 기판(110), 층간 절연층(120) 및 도전성 패드(130)와 이격될 수 있다. 스페이서 절연층(140)은 비어 전극(150)이 반도체 기판(110)과 직접 접촉되거나 또는 비어 전극(150)이 다층 구조의 배선 패턴과 직접 접촉되는 것을 막아줄 수 있다. 한편, 이 실시예의 변형된 예에서, 스페이서 절연층(140)의 상부 일부를 제거하여 몸통부(154)의 측벽 상부가 도전성 패드(130)의 측벽과 접촉되어 비어 전극(150)이 도전성 패드(130)에 연결될 수도 있다.
스파이크부들(152)은 몸통부(154)의 바닥면 아래에 적절한 간격으로 배치될 수 있다. 따라서, 각 스파이크부(152)의 직경은 몸통부(154)의 직경보다 작을 수 있다. 스파이크부들(152)의 수가 많아질수록 스파이크부들(152)과 몸통부(154)의 직경 차이는 더 커질 수 있다. 예를 들어, 스파이크부들(152)은 도전성 패드(130)로부터 멀어지는 하부로 갈수록 그 직경이 점점 감소하는 뾰쪽한 모양을 가질 수 있다.
후술하는 바와 같이, 스파이크부들(152)은 반도체 기판(110)의 바닥면 상으로 노출되어 비어 전극(150)의 접촉 단자로 이용될 수 있다. 반도체 칩이 외부 제품과 접속될 때, 스파이크부들(152)은 포크(fork)와 같이 그 대상체에 침투하여 비어 전극(150)이 그 대상체와 견고하게 결합될 수 있게 도와줄 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면 도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 비어 전극(150a)은 돌출부(156), 몸통부(154) 및 스파이크부들(152a)을 포함할 수 있다. 스파이크부들(152a)은 일정한 직경을 갖는 기둥 형상을 가질 수 있다. 스파이크부들(152a)의 직경이 몸통부(154)에 비해서 작기 때문에, 스파이크부들(152a)은 그 형상에 크게 상관없이 몸통부(154)가 외부 제품과 결합하는 경우에 비해서 높은 결합력을 제공할 수 있다. 도 4에 도시된 기둥 형상의 스파이크부들(152a)는 후술하는 도 5 내지 도 11의 실시예들에도 적용될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 5를 참조하면, 비어 전극(150b)은 돌출부(156), 몸통부(154b) 및 스파이크부들(152)을 포함할 수 있다. 몸통부(154b) 및 스파이크부들(152)은 그 하부로 갈수록 그 직경이 감소할 수 있다. 하지만, 몸통부(154b)는 도전성 패드(130)와 스파이크부들(152)의 연결을 중개하는 하는 역할을 하기 때문에, 몸통부(154b)의 형상은 이 실시예의 범위를 제한하지 않는다. 예를 들어, 몸통부(154b)는 그 하부로 갈수록 그 직경이 증가할 수도 있다. 도 5에 도시된 테이퍼드 형태(tapered type)의 몸통부(154b)는 후술하는 도 6 내지 도 11의 실시예들에도 적용할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조 할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 6을 참조하면, 비어 전극(150c)은 몸통부(154c)와 스파이크부들(152)을 포함할 수 있다. 몸통부(154c)는 반도체 기판(110)의 표면으로부터 내부로 신장될 수 있다. 따라서, 도 2 및 도 3의 몸통부(154)와는 달리, 몸통부(154c)는 도전성 패드(130)를 관통하지 않을 수 있다.
몸통부(154c)는 절연층(120) 내의 배선 패턴(125)을 이용해서 도전성 패드(130)와 전기적으로 연결될 수 있다. 예를 들어, 배선 패턴(125)은 배선 라인들(124) 및 플러그들(122)을 포함할 수 있다. 배선 라인들(124) 및 플러그들(122)은 다층으로 배치될 수 있고, 그 층수가 이 실시예의 범위를 제한하지 않는다.
도 2 및 도 3의 비어 전극(150)과는 달리, 비어 전극(150c)은 도전성 패드(130)를 관통하지 않고 도전성 패드(130)에 직접 연결되지 않을 수 있다. 오히려, 비어 전극(150c)은 반도체 기판(110) 내에 한정되고, 절연층(120) 내의 배선 패턴(125)을 통해서 도전성 패드(130)에 연결될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 6의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 7을 참조하면, 비어 전극(150d)은 몸통부(154d) 및 스파이크부들(152)을 포함할 수 있다. 도 6의 몸통부(154c)와는 달리, 몸통부(154d)는 반도체 기판(110) 내에 한정되지 않고 절연층(120) 내부로 신장될 수 있다. 예를 들어, 몸통부(154d)는 배선 라인들(124)의 최하부로부터 그 직하로 신장될 수 있다.
예를 들어, 절연층(120)은 층간 절연층(120a) 및 금속간 절연층(120b)을 포함할 수 있고, 몸통부(154e)는 금속간 절연층(120b) 아래의 층간 절연층(120a)까지 신장될 수 있다. 층간 절연층(120a) 내에는 집적회로 영역(115)이 제공될 수 있다. 집적회로 영역(115) 내에는 집적회로들이 배치될 수 있다. 예를 들어, 디램(DRAM) 소자의 경우, 집적회로 영역(115) 내에 트랜지스터 및 커패시터가 배치될 수 있다. 다른 예로, 플래시 소자의 경우, 집적회로 영역(115) 내에 셀 어레이 및 비트 라인 전극이 배치될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 비어 전극(150e)은 돌출부(156), 몸통부(154e) 및 스파이크부들(152e)을 포함할 수 있다. 몸통부(154e)는 도전성 패드(130)를 관통하여 반도체 기판(110)의 표면 위까지 신장될 수 있다. 따라서, 몸통부(154e)는 절연층(120) 내로 한정될 수 있다. 스파이크부들(152e)은 몸통부(154e)의 바닥면, 즉 반도체 기판(110)의 표면상으로부터 그 내부로 신장될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 비어 전극(150)에 연결된 재배선 라인(158)이 더 제공될 수 있다. 예를 들어, 재배선 라인(158)은 돌출부(156)에 연결되도록 절연층(120) 상에 제공될 수 있다. 재배선 라인(158)은 비어 전극(150)을 도전성 패드(130)로부터 멀리 신장시키는 역할을 할 수 있다. 이에 따라, 반도체 칩 상에 그 반도체 칩과 다른 크기의 외부 제품이 결합되는 경우, 재배선 라인(158)은 그 외부 제품과 반도체 칩을 접속하는 단자 역할을 할 수 있다.
이러한 재배선 라인(158)은 전술한 도 4 내지 도 8의 반도체 칩들에 부가될 수도 있다. 예를 들어, 재배선 라인(158)은 도 4, 도 5 및 도 8의 돌출부들(156)에 연결되도록 제공될 수 있다. 다른 예로, 재배선 라인(158)은 도 6 및 도 7의 도전성 패드(130)에 직접 연결되도록 제공될 수도 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 1 내지 도 3의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 10을 참조하면, 비어 전극(150)은 반도체 기판(110)을 관통할 수 있다. 이에 따라, 비어 전극(150)은 도전성 패드(130) 반대쪽의 반도체 기판(110)의 바닥면으로부터 노출될 수 있다. 따라서, 반도체 기판(110) 상의 도전성 패드(130)는 비어 전극(150)을 통해서 반도체 기판(110)의 바닥면 상으로 재배선 될 수 있다. 따라서, 반도체 칩을 그 하부의 다른 제품과 비어 전극(150)을 통해서 접속할 수 있다.
예를 들어, 스파이크부들(152)의 바닥면은 반도체 기판(110)의 바닥면으로부터 노출될 수 있다. 나아가, 스파이크부들(152)은 반도체 기판(110)의 바닥면 상으로 더 돌출될 수 있다. 스파이크부들(152)의 돌출 부분은 해당 반도체 칩을 다른 제품과 접속할 때 둘 사이에 걸쇠(hook) 결합을 유도하여 결합력을 높이는 역할을 할 수 있다. 비어 전극(150)의 노출 부분에 있는 스페이서 절연층(140)은 제거될 수 있다.
한편, 도 4 내지 도 9의 반도체 칩들에서, 비어 전극들(150a, 150b, 150c, 150d, 150e, 150)은 도 10에 도시된 바와 같이, 반도체 기판(110)을 관통하여 반도체 기판(110)의 바닥면으로부터 노출되도록 변형될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 전술한 도 10의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 11을 참조하면, 스파이크부들(152)의 노출 부분은 리세스 홈(108) 내에 배치될 수 있다. 예를 들어, 리세스 홈(108)은 반도체 기판(110)의 뒷면으로부터 일부를 제거하여 제공될 수 있다. 리레스 홈(108)에 의해서, 스파이크부들(152)의 노출 면적이 증가할 수 있다.
도 12는 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이다.
도 12를 참조하면, 반도체 칩들(210, 220, 230)은 순차로 적층될 수 있다. 반도체 칩들(210, 220, 230)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다. 예를 들어, 반도체 칩들(210, 220, 230) 중 하나 또는 둘이 생략될 수 있다. 다른 예로, 반도체 칩들(210, 220, 230) 상에 다른 반도체 칩들(미도시)이 더 적층될 수도 있다.
예를 들어, 반도체 칩들(210, 220, 230)은 동종의 또는 같은 크기를 갖는 제품, 예컨대 메모리 칩들이고, 도 10 또는 도 11의 반도체 칩과 같은 구조를 가질 수 있다. 하지만, 이 실시예의 범위는 이러한 예에 제한되지 않는다. 예를 들어, 반도체 칩들(210, 220, 230)은 도 4 내지 도 8의 반도체 칩들에서 비어 전극들(150a, 150b, 150c, 150d, 150e)을 반도체 기판(110)의 바닥면으로부터 노출시킨 구조와 같은 구조를 가질 수도 있다.
반도체 칩들(210, 220, 230)은 비어 전극들(150)을 이용하여 전기적으로 서로 연결될 수 있다. 선택적으로, 도전성 범프들(170a)이 반도체 칩들(210, 220, 230) 사이에 개재될 수 있다. 도전성 범프들(170a)은 비어 전극들(150) 상에 배치되고, 비어 전극들(150)은 도전성 범프들(170a)을 통해서 서로 연결될 수 있다. 비어 전극들(150)을 이용하여 반도체 칩들(210, 220, 230)은 조밀하게 적층될 수 있고, 따라서 해당 스택 모듈의 집적도가 높아질 수 있다.
예를 들어, 반도체 칩(230)의 비어 전극(150)은 스파이크부들(152)을 그 아래의 도전성 범프(170a) 내로 침투시켜 도전성 범프(170a)와 걸쇠 결합을 할 수 있고, 이에 따라 반도체 칩(220)과 반도체 칩(230)이 서로 견고하게 접속될 수 있다. 마찬가지로, 반도체 칩(220)과 반도체 칩(210)은 스파이크부들(152)과 도전성 범프(170a)의 걸쇠 결합을 통해서 서로 견고하게 접속될 수 있다. 따라서, 스택 모듈에서 반도체 칩들(210, 220, 230) 사이의 접속 신뢰성이 높아질 수 있다.
도 13은 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이다. 이 실시예에 따른 스택 모듈은 도 12의 스택 모듈을 참조할 수 있고, 따라서 중복 된 설명은 생략된다.
도 13을 참조하면, 반도체 칩들(210, 220, 230)은 모듈 기판(205) 상에 탑재될 수 있다. 예를 들어, 모듈 기판(205)은 인쇄회로기판 또는 테이프 기판을 포함할 수 있다. 반도체 칩(210)의 스파이크부들(152)은 도전성 범프(170a)를 통해서 모듈 기판(205)에 접속될 수 있다. 선택적으로, 반도체 칩들(210, 220, 230) 사이에는 접착 부재들(180)이 더 제공될 수 있다. 접착 부재들(180)은 반도체 기판들(110)이 서로 접착되어 반도체 칩들(210, 220, 230)이 견고하게 결합될 수 있도록 도와줄 수 있다.
모듈 기판(205)의 바닥면 상에는 솔더 볼들(250)이 제공될 수 있다. 이에 따라, 반도체 칩들(210, 220, 230)의 신호는 비어 전극들(150) 및 모듈 기판(205)을 거쳐 솔더 볼들(250)을 통해서 외부 제품으로 출력되거나 또는 외부 제품으로부터 입력 될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이다. 이 실시예에 따른 스택 모듈은 도 13의 스택 모듈을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 14를 참조하면, 반도체 칩들(210a, 220a, 230a)은 도 13의 반도체 칩들(210, 220, 230)이 뒤집혀진 구조에 대응될 수 있다. 따라서, 반도체 칩들(210a, 220a, 230a)은 도전성 패드들(130)이 모듈 기판(205)을 향하도록 그리고/또는 비어 전극들(150)의 돌출부들(156)이 모듈 기판(205)을 향하도록 배치될 수 있다. 이에 따라, 반도체 칩(210a)의 돌출부들(156)이 도전성 범프(170a)를 통해서 모듈 기 판(205)에 접속될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이다. 이 실시예에 따른 스택 모듈은 도 13의 스택 모듈을 참조할 수 있고, 따라서 중복된 설명은 생략된다.
도 15를 참조하면, 반도체 칩들(210b, 220b, 230b)은 그 크기가 서로 다르다는 점에서 도 13의 반도체 칩들(210, 220, 230)과 다를 수 있다. 나아가, 반도체 칩들(220b, 230b)은 도 10에 도시된 바와 같이 재배선 라인들(158)을 포함할 수 있다. 예를 들어, 반도체 칩들(210b, 220b, 230b)의 적어도 하나는 나머지들과 크기가 다른 동종의 제품이거나 또는 이종의 제품일 수 있다. 예를 들어, 반도체 칩들(210b, 220b, 230b)은 메모리 소자와 제어 소자의 이종 제품들로 구성될 수 있고, 이 경우 스택 모듈은 시스템 인 패키지(System in package; SIP)를 구성할 수 있다.
반도체 칩들(210b, 220b, 230b)의 비어 전극들(150)은 수직으로 서로 정렬되지 않을 수 있다. 이에 따라서, 비어 전극들(150)을 서로 연결하기 위해서 재배선 라인들(158)이 필요할 수 있다. 예를 들어, 반도체 칩(220b)의 비어 전극(150)은 재배선 라인(158)을 통해서 반도체 칩(230b)의 비어 전극(150) 아래로 신장될 수 있다. 마찬가지로, 반도체 칩(210b)의 비어 전극(150)은 재배선 라인(158)을 통해서 반도체 칩(220b)의 비어 전극(150) 아래로 신장될 수 있다. 이에 따라, 반도체 칩들(220b), 230b)의 스파이크부들(152)은 도전성 범프들(170a)을 통해서 재배선 라인들(158)에 연결될 수 있다.
도 16은 본 본 발명의 일 실시예에 따른 메모리 카드(400)를 보여주는 개략도이다.
도 16을 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리 칩(420)을 포함할 수 있다. 제어기(410)와 메모리 칩(420)은 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리 칩(420)과 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리 칩(420)에 데이터를 저장하거나 또는 메모리 칩(420)으로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리 칩(420)은 도 1 내지 도 11의 반도체 칩들의 어느 하나를 포함하여 구성되거나 또는 도 12 내지 도 15의 스택 모듈들의 어느 하나를 포함하여 구성될 수 있다.
이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 블록도이다.
도 17을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데 이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리 칩(520)은 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리 칩(520)은 도 1 내지 도 11의 반도체 칩들의 어느 하나를 포함하여 구성되거나 또는 도 12 내지 도 15의 스택 모듈들의 어느 하나를 포함하여 구성될 수 있다.
예를 들어, 이러한 시스템(500)은 메모리 칩(520)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 18 내지 도 24는 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 18을 참조하면, 반도체 기판(110) 상에 절연층(120)을 형성할 수 있다. 절연층(120)은 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD)법을 이용하여 하나의 층 또는 다층 구조로 형성할 수 있다. 선택적으로, 절연층(120)은 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP)법 또는 에치백(etch- back)을 이용하여 수행될 수 있다.
이어서, 절연층(120) 상에 도전성 패드(130)를 형성할 수 있다. 예를 들어, 절연층(120)을 식각하여 트렌치(미도시) 형성한 후, 이 트렌치를 매립하도록 도전층(미도시)을 형성하고, 이 도전층을 평탄화함으로써 도전성 패드(130)를 형성할 수 있다. 다른 예로, 도전성 패드(130)는 절연층(120) 상에 도전층을 형성한 후 이를 패터닝해서 형성할 수도 있다.
이어서, 도전성 패드(130)를 관통하여 반도체 기판(110) 내부로 신장된 적어도 하나의 비어 홈(133)을 형성할 수 있다. 비어 홈(133)은 도전성 패드(130), 절연층(120) 및 반도체 기판(110)을 순차로 또는 동시에 식각함으로써 형성할 수 있다.
예를 들어, 비어 홈(133)의 형성은 레이저 드릴링 및/또는 건식 식각을 이용할 수 있다. 레이저 드릴링은 초점 설정이 가능하므로, 레이저 드릴링을 이용하는 경우 마스크 패턴 없이 레이저를 비어 홈(133)이 형성될 부분에 선택적으로 조사하여 비어 홈(133)을 형성할 수 있다. 건식 식각을 이용하는 경우, 비어 홈(133)이 형성될 부분을 노출하는 마스크 패턴(미도시)을 도전성 패드(130) 상에 형성한 후, 이를 식각 마스크로 하여 도전성 패드(130), 절연층(120) 및 반도체 기판(110)을 이방성 식각하여 비어 홈(133)을 형성할 수 있다. 식각 조건 또는 드릴링 조건을 조절하면, 비어 홈(133)은 상하로 일정한 직경을 갖도록 형성되거나 또는 하부로 갈수록 그 직경이 작아지도록 형성될 수도 있다.
도 19를 참조하면, 비어 홈(133)의 바닥면으로부터 반도체 기판(110) 내부로 신장되도록 복수의 스파이크 홈들(136)을 형성할 수 있다. 스파이크 홈들(136)을 형성하는 방법은 전술한 비어 홈(133)의 형성 방법을 참조할 수 있다. 식각 조건 또는 드릴링 조건을 조절하면, 스파이크 홈들(136)은 상하로 일정한 직경을 갖도록 형성되거나 또는 하부로 갈수록 그 직경이 작아지도록 형성될 수도 있다. 비어 홈(133)의 깊이는 스파이크 홈들(136)을 갖지 않는 통상적인 비어 전극용 비어 홈의 깊이에 비해서 크게 낮을 수 있다. 따라서, 비어 홈(133)의 애스펙트 비(aspect ratio)는 통상적인 비어 홈의 애스펙트 비에 비해서 작을 수 있고, 보이드 없이 매립될 수 있다.
예를 들어, 스파이크 홈들(136)은 포토리소그래피 및 식각 기술을 이용하거나 또는 레이저 드릴링을 이용하여 형성할 수 있다. 포토리소그래피 및 식각 기술을 이용하는 경우, 포토마스크 패턴(미도시)을 먼저 형성한 후, 식각 공정을 통해서 스파이크 홈들(136)을 형성할 수 있다. 비어 홈(133)의 직경이 30 ~ 50 ㎛인 경우, 스파이크 홈(136)은 약 5 ㎛의 직경을 가질 수 있다. 또한, 레이저 드릴링을 이용하는 경우, 빔 크기가 약 10 ㎛인 레이저를 이용하여 30 ~ 35 ㎛ 직경의 비어 홈(133)에 대해서 약 10 ㎛ 직경의 스파이크 홈(136)을 형성할 수 있다. 비어 홈(133)의 깊이는 스파이크 홈(136)의 깊이와 비슷하거나 또는 도전막 매립의 용이성을 위해서 약간 더 깊을 수 있다.
추후 반도체 기판(110)의 바닥 부분이 제거될 것을 고려하여, 이 단계에서 스파이크 홈들(136)은 반도체 기판(110)을 관통하지 않을 수 있다. 하지만, 이 실시예의 변형된 예에서, 스파이크 홈들(136)은 반도체 기판(110)을 관통하도록 반도 체 기판(110)의 바닥면까지 신장될 수도 있다.
도 20을 참조하면, 비어 홈(133) 및 스파이크 홈들(136) 내부 표면 상에 스페이서 절연층(140)을 형성할 수 있다. 도전성 패드(130)의 상면은 스페이서 절연층(140)으로부터 노출될 수 있다. 예를 들어, 도 19의 결과물 상에 절연층(미도시)을 형성한 후, 도전성 패드(130) 상의 절연층을 선택적으로 제거함으로써 스페이서 절연층(140)을 형성할 수 있다.
도 21을 참조하면, 스파이크 홈들(136) 및 비어 홈(133)을 채우고 도전성 패드(130) 상으로 신장된 비어 전극(150)을 형성할 수 있다. 비어 전극(150)은 스파이크부들(152), 몸통부(154) 및 돌출부(156)를 일체형으로 동시에 형성할 수 있다.
예를 들어, 도 22에 도시된 바와 같이, 스파이크 홈들(136)을 채우고 비어 홈(133)의 내부 표면을 덮도록 제 1 도전층(163)을 형성하고, 이어서 비어 홈(133)을 채우도록 제 1 도전층(163) 상에 제 2 도전층(166)을 형성할 수 있다. 이어서, 제 1 및 제 2 도전층들(163, 166)을 패터닝하여 비어 전극(150)을 형성할 수 있다. 이에 따르면, 스파이크부들(152)은 제 1 도전층(163)으로 구성되고, 몸통부(154)는 주요하게 제 2 도전층(166)으로 구성될 수 있다.
예를 들어, 제 1 도전층(163) 및 제 2 도전층(166)은 서로 다른 물질로 구성될 수 있다. 예를 들어, 제 2 도전층(166)은 도금이 가능한 구리(Cu)이고, 제 1 도전층(163)은 구리 이외의 다른 도전체, 예컨대 텅스텐(W), 알루미늄(Al) 또는 폴리실리콘일 수 있다. 이 경우, 스파이크부들(152)을 노출시키기 위한 후속 공정에서 구리가 배출되지 않아 생산라인 오염이 억제될 수 있다. 또한, 비어 홈(133)의 애 스펙트 비가 통상적인 비어 홈에 비해서 작기 때문에, 제 2 도전층(166)을 비어 홈(133) 내에 보이드 없이 채울 수 있다.
다른 예로, 제 1 도전층(163) 및 제 2 도전층(166)은 동일한 물질로 구성될 수 있다. 예컨대, 제 1 도전층(163) 및 제 2 도전층(166)은 적절한 도전체, 예컨대 구리, 알루미늄, 텅스텐 또는 폴리실리콘을 포함할 수 있다.
한편, 전술한 예들에서, 제 1 도전층(163) 및 제 2 도전층(166)은 하부에 장벽 금속을 더 포함할 수 있다. 예를 들어, 장벽 금속은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
도 23을 참조하면, 반도체 기판(110)의 바닥 부분을 제거하여 스파이크부들(152)의 바닥면을 반도체 기판(110)으로부터 노출할 수 있다. 예를 들어, 반도체 기판(110)의 제거는 평탄화, 예컨대 에치백(etch back) 또는 화학적기계적연마(CMP)를 이용할 수 있다. 이 단계에서, 스페이서 절연층(140)의 바닥 부분도 제거될 수 있고, 이에 따라 비어 전극(150)은 반도체 기판(110)을 관통할 수 있다.
도 24를 참조하면, 반도체 기판(110)의 바닥 부분을 더 제거하여, 스파이크부들(152)의 바닥 부분을 반도체 기판(110)의 바닥면 상으로 돌출시킬 수 있다. 예를 들어, 등방성 식각 또는 이방성 식각을 이용하여 반도체 기판(110)을 선택적으로 식각함으로써, 스파이크부들(152)의 측벽을 노출시킬 수 있다. 이 경우, 스파이크부들(152)의 측벽 상의 스파이크 절연층(140)의 노출된 일부분이 제거될 수 있다.
도 25 및 도 26은 본 발명의 일 실시예에 따른 스택 모듈의 제조 방법을 보여주는 단면도들이다.
도 25를 참조하면, 반도체 칩들(210, 220)의 비어 전극들(150) 상에 도전성 범프들(170)을 형성할 수 있다. 예를 들어, 도전성 범프들(170)은 비어 전극들(150)의 돌출부들(156) 상에 형성할 수 있다. 또한, 반도체 칩들(210, 220)의 바닥면 상에는 접착 부재들(180)을 형성할 수 있다. 이어서, 반도체 칩들(210, 220)을 서로 적층하고, 힘을 가하여 이들을 압착할 수 있다.
도 26을 참조하면, 접착 부재들(180)에 의해서 반도체 칩들(210, 220)이 서로 접착될 수 있다. 또한, 반도체 칩들(210, 220)이 압착되면서 도전성 범프(170a)가 압착되고, 반도체 칩(210)의 비어 전극(150)이 그 아래의 도전성 범프(170a)에 침투될 수 있다. 예를 들어, 비어 전극(150)의 스파이크부들(152)이 도전성 범프(170a) 내로 침투하여 도전성 범프(170a)와 결합될 수 있다. 선택적으로, 도전성 범프(170a)를 리플로우 시켜서 스파이크부들(152)과 도전성 범프(170a)의 결합력을 더 높일 수 있다. 이에 따라, 반도체 칩들(210, 220)의 접속 신뢰성이 높아질 수 있다.
이러한 반도체 칩들(210, 220)의 적층 방법을 적절하게 이용하면, 도 12 내지 도 15의 스택 모듈을 제조할 수 있다.
도 27 내지 도 30은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 도 18 내지 도 24의 제조 방법을 참조할 수 있고, 중복된 설명은 생략된다.
도 27을 참조하면, 도 18과는 달리, 절연층(120) 및 도전성 패드(130)를 형성하기 전에, 반도체 기판(110) 내에 비어 홈(133c) 및 스파이크 홈들(136)을 형성할 수 있다. 이에 따라, 비어 홈(133c)은 반도체 기판(110)의 표면으로부터 내부로 신장되고, 스파이크 홈들(136)은 비어 홈(133c)의 바닥면으로부터 그 아래로 신장될 수 있다. 비어 홈(133c)의 형성 방법은 도 18을 참조할 수 있고, 스파이크 홈들(136)의 형성 방법은 도 19를 참조할 수 있다.
도 28을 참조하면, 비어 홈(133c) 및 스파이크 홈들(136) 내에 비어 전극(150c)을 형성할 수 있다. 비어 전극(150c)은 스파이크 홈들(136) 내의 스파이크부들(152)과 비어 홈(133c) 내의 몸통부(154c)를 포함할 수 있다. 비어 전극(150c)의 물질 및 형성 방법은 도 21 및 도 22를 참조할 수 있다. 다만, 비어 전극(150c)은 도전체를 비어 홈(133c) 및 스파이크 홈들(136) 내에 채운 후 이를 평탄화하여 돌출부를 갖지 않을 수 있다.
도 29를 참조하면, 비어 전극(150c) 상에 절연층(120) 및 배선 패턴(125)을 형성할 수 있다. 이어서, 배선 패턴(125) 상에 도전성 패드(130)를 형성할 수 있다.
도 30을 참조하면, 반도체 기판(110)의 바닥 부분을 제거하여, 스파이크부들(152)의 바닥 부분을 반도체 기판(110)의 바닥면 상으로 돌출시킬 수 있다. 이러한 반도체 기판(110)의 제거 단계는 도 23 및 도 24를 참조할 수 있다.
도 31 내지 도 34는 본 발명의 다른 실시예에 다른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 31을 참조하면, 반도체 기판(110)의 표면으로부터 반도체 기판(110) 내부로 신장하도록 스파이크 홈들(136e)을 형성할 수 있다. 스파이크 홈들(136e)의 형성 방법은 도 18을 참조할 수 있다.
도 32를 참조하면, 스파이크 홈들(136e) 내부에 도전체를 채워 스파이크부들(152e)을 형성할 수 있다. 스파이크부들(152e)의 형성 방법은 도 21 및 도 22를 참조할 수 있다.
도 33을 참조하면, 반도체 기판(110) 상에 절연층(120) 및 도전성 패드(130)를 형성할 수 있다. 이어서, 도전성 패드(130) 및 절연층(120)을 관통하여 스파이크부들(152e)을 노출하는 비어 홈(133e)을 형성할 수 있다. 비어 홈(133e)의 형성 방법은 도 18을 참조할 수 있다.
도 34를 참조하면, 비어 홈(133e)을 채우는 몸통부(154) 및 도전성 패드(130) 상의 돌출부(156)를 형성하여, 스파이크부들(152)로부터 돌출부(156)로 이어지는 비어 전극(150e)을 형성할 수 있다. 비어 전극(150e)의 형성 방법은 도 21 및 도 22를 참조할 수 있다.
이어서, 도 23 및 도 24를 참조하여, 비어 전극(150e)의 바닥 부분을 반도체 기판(110)의 바닥면 상으로 돌출시킬 수 있다.
도 35 내지 도 37은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 도 18 내지 도 24의 제조 방법을 참조할 수 있고, 중복된 설명은 생략된다. 도 35는 도 18에 이어서 제공될 수 있다.
도 35를 참조하면, 비어 홈(133)의 바닥면으로부터 반도체 기판(110) 바닥면으로 신장된 복수의 스파이크 홈들(136)을 형성할 수 있다. 따라서, 비어 홈(133) 및 스파이크 홈들(136)은 연결되어서, 반도체 기판(110)을 관통할 수 있다. 스파이크 홈들(136)을 형성하는 방법은 도 19의 설명을 참조할 수 있다. 다만, 도 19와는 달리, 스파이크 홈들(136)은 반도체 기판(110)의 뒷면으로부터 반도체 기판(110)을 식각하여 형성할 수 있다. 식각 조건 또는 드릴링 조건을 조절하면, 스파이크 홈들(136)은 상하로 일정한 직경을 갖도록 형성되거나 또는 상부로 갈수록 그 직경이 작아지도록 형성될 수도 있다.
도 36을 참조하면, 비어 홈(133) 및 스파이크 홈들(136) 내부 표면 상에 스페이서 절연층(140)을 형성할 수 있다. 도전성 패드(130)의 상면은 스페이서 절연층(140)으로부터 노출될 수 있다. 스페이서 절연층(140)의 형성 방법은 도 20의 설명을 참조할 수 있다.
도 37을 참조하면, 스파이크 홈들(136) 및 비어 홈(133)을 채우고 도전성 패드(130) 상으로 신장된 비어 전극(150)을 형성할 수 있다. 비어 전극(150)은 스파이크부들(152), 몸통부(154) 및 돌출부(156)를 일체형으로 동시에 형성할 수 있다. 비어 전극(150)의 형성 방법은 도 21의 설명을 참조할 수 있다.
이 실시예에서, 비어 전극(150)은 반도체 기판(110)을 관통하도록 형성될 수 있다. 선택적으로, 도 23에 도시된 바와 같이 비어 전극(150)의 바닥면이 반도체 기판(110)의 바닥면으로부터 돌출되도록, 반도체 기판(110)의 바닥면의 일부가 식 각될 수 있다. 이 경우, 스페이서 절연층(140)의 노출 부분도 식각될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 실시예들에 따른 반도체 칩을 보여주는 평면도이고;
도 2는 본 발명의 일 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 3은 도 2의 반도체 칩에서 비어 전극을 보여주는 사시도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 10은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면도이고;
도 11은 본 발명의 다른 실시예에 따른 반도체 칩의 일부분을 보여주는 단면 도이고;
도 12는 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 13은 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 14는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 15는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 16은 본 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이고;
도 18 내지 도 24는 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 25 및 도 26은 본 발명의 일 실시예에 따른 스택 모듈의 제조 방법을 보여주는 단면도들이고;
도 27 내지 도 30은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 31 내지 도 34는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들고; 그리고
도 35 내지 도 37은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.

Claims (32)

  1. 반도체 기판;
    상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및
    상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 전극을 포함하고,
    상기 적어도 하나의 비어 전극 각각은 하부에 복수의 스파이크부들을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극 각각은 상기 복수의 스파이크 부분들 상에 몸통부를 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서, 상기 복수의 스파이크부들은 상기 몸통부 바로 아래에 배치되고, 상기 몸통부보다 작은 직경을 갖는 것을 특징으로 하는 반도체 칩.
  4. 제 2 항에 있어서, 상기 몸통부는 상기 적어도 하나의 도전성 패드를 관통하는 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서, 상기 몸통부는 상기 적어도 하나의 도전성 패드를 관통하고 상기 반도체 기판 내부로 신장된 것을 특징으로 하는 반도체 칩.
  6. 제 2 항에 있어서, 상기 적어도 하나의 비어 전극 각각은 상기 몸통부 상에 돌출부를 더 포함하고, 상기 돌출부는 상기 적어도 하나의 도전성 패드와 접촉된 것을 특징으로 하는 반도체 칩.
  7. 제 2 항에 있어서, 상기 몸통부 및 상기 복수의 스파이크부들의 직경은 상기 적어도 하나의 도전성 패드로부터 상기 반도체 기판 내부 방향으로 갈수록 점점 작아지는 것을 특징으로 하는 반도체 칩.
  8. 제 2 항에 있어서, 상기 적어도 하나의 비어 전극 및 상기 적어도 하나의 도전성 패드를 연결하는, 상기 반도체 기판 및 상기 적어도 하나의 도전성 패드 사이의 배선 패턴을 더 포함하는 것을 특징으로 하는 반도체 칩.
  9. 제 2 항에 있어서, 상기 복수의 스파이크부들은 상기 반도체 기판의 표면으로부터 내부로 신장되고, 상기 몸통부는 상기 반도체 기판 상에 배치된 것을 특징으로 하는 반도체 칩.
  10. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극과 연결된 상기 반도체 기판 상의 적어도 하나의 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 칩.
  11. 제 1 항에 있어서, 상기 반도체 기판 및 상기 적어도 하나의 비어 전극 사이의 스페이서 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  12. 제 1 항 내지 제 11 항의 어느 한 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 반도체 기판을 관통하는 것을 특징으로 하는 반도체 칩.
  13. 제 12 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 도전성 패드의 반대쪽 상기 반도체 기판의 바닥면 상으로 돌출된 것을 특징으로 하는 반도체 칩.
  14. 반도체 기판;
    상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및
    상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 전극을 포함하고,
    상기 적어도 하나의 비어 전극 각각은,
    상기 적어도 하나의 도전성 패드를 관통하는 몸통부;
    상기 몸통부로부터 상기 적어도 하나의 도전성 패드 위로 신장된 돌출부; 및
    상기 몸통부로부터 상기 반도체 기판 내부로 신장된, 상기 몸통부 아래의 복수의 스파이크부들을 포함하는 것을 특징으로 하는 반도체 칩.
  15. 제 14 항에 있어서, 상기 돌출부는 상기 적어도 하나의 도전성 패드의 상면과 접촉된 것을 특징으로 하는 반도체 칩.
  16. 제 14 항에 있어서, 상기 복수의 스파이크부들은 상기 적어도 하나의 도전성 패드의 반대쪽 상기 반도체 기판의 바닥면으로부터 노출된 것을 특징으로 하는 반도체 칩.
  17. 모듈 기판; 및
    상기 모듈 기판 상에 적층된 복수의 반도체 칩들을 포함하고, 상기 복수의 반도체 칩들 각각은,
    반도체 기판;
    상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및
    상기 반도체 기판을 관통하여 상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 하부에 복수의 스파이크부들을 포함하는 적어도 하나의 비어 전극을 포함하는 것을 특징으로 하는 스택 모듈.
  18. 제 17 항에 있어서, 상기 복수의 반도체 칩들 사이의 복수의 도전성 범프들을 더 포함하는 것을 특징으로 하는 스택 모듈.
  19. 제 18 항에 있어서, 각 반도체 칩의 상기 복수의 스파이크부들은 각 도전성 범프 내부로 침투된 것을 특징으로 하는 스택 모듈.
  20. 제 17 항에 있어서, 상기 복수의 반도체 칩들을 접착하기 위한, 상기 복수의 반도체 칩들 사이의 복수의 접착 부재들을 더 포함하는 것을 특징으로 하는 스택 모듈.
  21. 제 17 항에 있어서, 상기 복수의 반도체 칩들 각각은 상기 적어도 하나의 도전성 패드와 연결된 상기 반도체 기판 상의 적어도 하나의 재배선 라인을 더 포함하는 것을 특징으로 하는 스택 모듈.
  22. 제 17 항에 있어서, 상기 적어도 하나의 도전성 패드가 상기 모듈 기판을 향하도록 상기 복수의 반도체 칩들이 배치된 것을 특징으로 하는 스택 모듈.
  23. 하우징;
    상기 하우징 내의 메모리 칩; 및
    상기 메모리 칩을 제어하기 위한, 상기 하우징 내의 제어기를 포함하고, 상기 메모리 칩은,
    반도체 기판;
    상기 반도체 기판 상의 적어도 하나의 도전성 패드; 및
    상기 적어도 하나의 도전성 패드와 전기적으로 연결되고 상기 반도체 기판 내부로 신장되고, 하부에 복수의 스파이크부들을 포함하는 적어도 하나의 비어 전극을 포함하는 것을 특징으로 하는 메모리 카드.
  24. 반도체 기판 상에 적어도 하나의 도전성 패드를 형성하는 단계; 및
    상기 적어도 하나의 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 전극을 형성하는 단계를 포함하고,
    상기 적어도 하나의 비어 전극 각각은 하부에 복수의 스파이크부들을 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  25. 제 24 항에 있어서,
    상기 적어도 하나의 비어 전극을 형성하기 전에, 상기 적어도 하나의 도전성 패드를 관통하는 적어도 하나의 비어 홈을 형성하는 단계; 및
    상기 적어도 하나의 비어 홈으로부터 상기 반도체 기판 내부로 신장된 복수의 스파이크 홈들을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 비어 전극은 상기 적어도 하나의 비어 홈 및 상기 복수의 스파이크 홈들을 채우도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  26. 제 25 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하기 전에, 상기 적어도 하나의 비어 홈 및 상기 복수의 스파이크 홈의 표면상에 스페이서 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  27. 제 25 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하는 단계는,
    상기 복수의 스파이크 홈들을 채우는 제 1 도전층을 형성하는 단계; 및
    상기 적어도 하나의 비어 홈을 채우도록 상기 제 1 도전층 상에 제 2 도전층을 형성하는 단계를 포함하고, 상기 제 1 도전층 및 상기 제 2 도전층은 서로 다른 물질인 것을 특징으로 하는 반도체 칩의 제조 방법.
  28. 제 24 항에 있어서, 상기 적어도 하나의 비어 전극을 상기 적어도 하나의 도전성 패드의 반대쪽 상기 반도체 기판의 바닥면으로부터 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  29. 제 24 항에 있어서,
    상기 적어도 하나의 도전성 패드를 형성하기 전에, 상기 반도체 기판 내부로 신장된 적어도 하나의 비어 홈을 형성하는 단계; 및
    상기 적어도 하나의 비어 홈으로부터 상기 반도체 기판 내부로 더 신장된 복수의 스파이크 홈들을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 비어 전극은 상기 적어도 하나의 비어 홈 및 상기 복수의 스파이크 홈들을 채우도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  30. 제 29 항에 있어서,
    상기 적어도 하나의 비어 전극 상에 배선 패턴을 형성하는 단계를 더 포함하고, 상기 적어도 하나의 도전성 패드는 상기 배선 패턴 상에 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  31. 제 24 항에 있어서,
    상기 적어도 하나의 도전성 패드를 형성하기 전에, 상기 반도체 기판 내부로 신장된 복수의 스파이크 홈들을 형성하는 단계; 및
    상기 적어도 하나의 도전성 패드를 형성하는 단계 후, 상기 도전성 패드를 관통하는 적어도 하나의 비어 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  32. 제 31 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하는 단계는,
    상기 복수의 스파이크 홈들을 채우는 상기 복수의 스파이크부들을 형성하는 단계; 및
    상기 적어도 하나의 비어 홈을 채우는 몸통부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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