KR20110000960A - 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법 - Google Patents

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KR20110000960A
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electrode
layer
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장동현
이인영
윤민승
황선관
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Abstract

반도체 칩, 스택 모듈, 카드 및 반도체 칩의 제조 방법이 제공된다. 제 1 면 및 상기 제 1 면 반대상의 제 2 면을 갖는 기판이 제공된다. 상기 기판의 상기 제 1 면으로부터 상기 제 2 면 방향으로 신장된 제 1 부분 및 상기 제 1 부분에 연결되고 상기 제 1 분으로부터 멀어질수록 가늘어지는 테이퍼 형상을 갖는 제 2 부분을 포함하는 적어도 하나의 비어 홀이 제공된다. 상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극이 제공된다.

Description

반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법{Semiconductor chip, stack module, memory card, and method of fabricating the same}
본 발명은 반도체 소자에 관한 것이고, 특히 반도체 칩 및 그 제조 방법, 및 이러한 반도체 칩을 이용한 스택 모듈과 메모리 카드, 전자 시스템에 관한 것이다.
반도체 칩의 집적도가 높아짐에 따라서, 반도체 칩의 제조 비용이 크게 증대되고 있다. 이에 따라서, 개별적인 반도체 칩의 용량을 늘이는 것이 점점 더 어려워지고 있다. 하지만, 스택 모듈은 반도체 칩들을 적층함으로써 그 용량을 크게 늘일 수 있다. 스택 모듈에서, 반도체 칩들은 기판을 관통하는 비어 전극들을 이용하여 서로 접속될 수 있다.
하지만, 비어 전극들을 형성하기 위한 비어 홀들의 애스펙트비(aspect ratio)가 커서 비어 홀들 내에 보이드(void)가 형성될 가능성이 높고, 그 제조 비용도 증가하고 있다.
이러한 점에서, 본 발명이 해결하고자 하는 하나의 기술적 과제는 신뢰성 높은 반도체 칩 및 그 경제적인 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 칩을 이용한 스택 모듈 및 메모리 카드를 제공하는 데 있다.
하지만 전술한 본 발명의 기술적 과제는 예시적인 것으로, 본 발명이 전술한 기술적 과제에만 국한되어 제공되는 것은 아니다.
본 발명의 일 형태에 따른 반도체 칩이 제공된다. 제 1 면 및 상기 제 1 면 반대상의 제 2 면을 갖는 기판이 제공된다. 상기 기판의 상기 제 1 면으로부터 상기 제 2 면 방향으로 신장된 제 1 부분 및 상기 제 1 부분에 연결되고 상기 제 1 분으로부터 멀어질수록 가늘어지는 테이퍼 형상을 갖는 제 2 부분을 포함하는 적어도 하나의 비어 홀이 제공된다. 상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극이 제공된다.
상기 반도체 칩의 일 예에 따르면, 상기 적어도 하나의 비어 홀은 상기 기판의 상기 제 1 면 및 상기 제 2 면에 대해서 수직하게 신장될 수 있다. 나아가, 상 기 적어도 하나의 비어 홀의 상기 제 1 부분은 그 내부 표면 상에 스캘럽(scallop) 무늬를 가질 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 적어도 하나의 비어 전극은 상기 적어도 하나의 비어 홀의 상기 제 1 부분 및 상기 제 2 부분에 각각 대응하는 제 1 매립부 및 제 2 매립부를 포함하고, 상기 제 2 매립부의 외주는 스캘럽 무늬를 가질 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 기판의 상기 제 1 면 상에 절연층이 더 제공될 수 있다. 상기 적어도 하나의 비어 홀은 상기 제 1 부분에 연결되고 상기 절연층을 관통하여 신장하는 제 3 부분을 더 포함할 수 있다. 나아가, 상기 적어도 하나의 비어 홀의 상기 제 2 부분 및 제 3 부분은 매끄러운 내부 표면을 갖고, 상기 제 1 부분은 스캘럽 무늬의 내부 표면을 가질 수 있다.
상기 반도체 칩의 다른 예에 따르면, 상기 절연층 상의 적어도 하나의 전극 패드가 더 제공될 수 있다. 상기 적어도 하나의 비어 전극은 상기 적어도 하나의 전극 패드를 더 관통하여 신장할 수 있다.
본 발명의 일 형태에 따른 스택 모듈이 제공된다. 서로 적층된 복수의 반도체 칩들이 제공된다. 각 반도체 칩은 전술한 반도체 칩들 가운데 어느 하나와 동일한 구조를 가질 수 있다. 각 반도체 칩의 상기 적어도 하나의 비어 전극은 해당 반도체 칩과 인접한 반도체 칩의 상기 적어도 하나의 비어 전극과 연결된다.
본 발명의 일 형태에 따른 카드가 제공된다. 하우징이 제공된다. 상기 하우징 내에 메모리부가 제공된다. 제어기는 상기 메모리부를 제어하기 위해, 상기 하 우징 내에 제공된다. 상기 메모리부는, 전술한 반도체 칩들 가운데 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 칩의 제조 방법이 제공된다. 기판의 제 1 면으로부터 상기 제 1 면의 반대쪽 제 2 면 방향으로 신장된 적어도 하나의 비어 홀을 형성한다. 상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극을 형성한다. 상기 적어도 하나의 비어 홀을 형성하는 단계는 상기 기판의 상기 제 1 면으로부터 내부로 신장된 제 1 부분을 형성하는 단계; 및 상기 제 1 부분으로부터 상기 기판 내부로 신장되고 상기 제 1 부분으로부터 멀어질수록 가늘어지는 테이퍼 형상의 제 2 부분을 형성하는 단계를 포함한다.
상기 제조 방법의 일 예에 따르면, 상기 적어도 하나의 비어 홀의 상기 제 1 부분을 형성하는 단계는 증착과 식각을 반복하는 보쉬 프로세스를 이용하여 상기 기판의 상기 제 1 면에 대해서 실질적으로 수직하게 형성할 수 있다. 나아가, 상기 적어도 하나의 비어 홀의 상기 제 1 부분은 그 내부 표면 상에 스캘럽 무늬를 가질 수 있다.
상기 제조 방법의 다른 예에 따르면, 상기 적어도 하나의 비어 홀의 상기 제 2 부분을 형성하기 전에, 상기 제 1 부분의 표면 상에 제 1 패시베이션층을 더 형성할 수 있다. 나아가, 상기 제 2 부분을 형성하기 전에, 상기 제 1 패시베이션층 상에 제 2 패시베이션층을 더 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 칩에 따르면, 비어 전극은 그 하부에 점차 가늘어지는 테이퍼 형상을 가짐으로써 중심부 및 바닥부에 실질적으로 보이드 또는 언더컷을 갖지 않도록 형성될 수 있다. 반면, 테이퍼 형상 위에는 실질적으로 폭이 일정한 매립부를 배치함으로써, 비어 전극의 전기 저항 증가를 억제할 수 있다.
본 발명의 실시예들에 따른 스택 모듈에 따르면, 반도체 칩들을 적층할 때, 제 2 매립부를 접착층 및 범프층에 용이하게 침투시킬 수 있어서, 반도체 칩들 간의 접속 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 칩들의 제조 방법에 따르면, 보쉬 공정과 비보쉬 공정을 혼용하여 비어 홀의 애스펙트비를 줄이고, 공정 시간을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 달리 정의되지 않는 한, 해당 기술 분양에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 이해될 수 있 다. 예를 들어, 저유전율층은 산화물 및 질화물보다 낮은 유전 상수를 갖는 절연층을 지칭하며, 고유전율층은 산화물 및 질화물보다 높은 유전 상수를 갖는 절연층을 지칭할 수 있다. 적어도 하나는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 보여주는 단면도이다.
도 1을 참조하면, 기판(105)이 제공될 수 있다. 기판(105)은 서로 반대되는 제 1 면 및 제 2 면을 포함할 수 있다. 예를 들어, 제 1 면은 상면을 제 2 면은 바닥면을 지칭할 수 있다. 기판(105)은 내부 또는 제 1 면 상에 집적 회로(미도시)를 포함할 수 있다. 즉, 기판(105)의 제 1 면은 활성 소자(active device)가 형성되는 활성면(active surface)일 수 있다. 집적회로는 반도체 칩의 종류에 따라서 달라질 수 있고, 예컨대 메모리 회로, 로직 회로 또는 이들의 결합 구조를 포함할 수 있다. 예를 들어, 기판(105)은 반도체 웨이퍼(미도시)를 포함할 수 있고, 나아가 이러한 반도체 웨이퍼 상에 구현된 집적회로를 더 포함할 수 있다. 반도체 웨이퍼는 IV족 물질 또는 III-V족 화합물을 포함할 수 있다.
적어도 하나의 비어 전극(150)은 적어도 하나의 비어 홀(135)을 매립하도록 배치될 수 있다. 비어 홀(135)은 제 1 부분(126) 및 제 2 부분(132)을 포함할 수 있다. 제 1 부분(126)은 기판(105)의 제 1 면으로부터 제 2 면 방향, 즉 내부 방향으로 신장될 수 있다. 제 2 부분(132)은 제 1 부분(126)에 연결되고, 하부로 갈수록 점차 가늘어지는 테이퍼 형상을 가질 수 있다. 비어 홀(135)은 기판(105)의 제 1 면 및 제 2 면에 실질적으로 수직하게 신장할 수 있다. 제 1 부분(126)은 스캘 럽(scallop) 무늬(S)의 내부 표면을 가질 수 있고, 제 2 부분(132)은 스캘럽 무늬를 갖지 않고 매끄러운 형태의 내부 표면을 가질 수 있다.
비어 전극(150)은 기판(105)의 제 1 면으로부터 내부로 신장될 수 있다. 비어 전극(150)은 해당 반도체 칩 내부의 집적회로와 연결될 수 있고, 해당 반도체 칩과 다른 반도체 칩을 연결하거나 또는 해당 반도체 칩을 모듈 기판과 연결하는 데 이용될 수 있다.
예를 들어, 비어 전극(150)은 제 1 매립부(152), 제 2 매립부(154) 및/또는 돌출부(156)를 포함할 수 있다. 제 1 매립부(152)는 제 1 부분(126)을 채우고, 제 2 매립부(154)는 제 2 부분(132)을 채우도록 배치될 수 있다. 돌출부(156)는 제 1 매립부(152)에 연결되고 기판(105)의 제 1 면 상에 배치될 수 있다.
제 1 매립부(152)는 기판(105)의 제 1 면으로부터 그 내부로 실질적으로 기판(105)에 수직하게 신장될 수 있다. 제 2 매립부(154)는 제 1 매립부(152)로부터 연속적으로 기판(105)의 제 2 면 방향으로 신장될 수 있다. 예를 들어, 제 2 매립부(154)는 기판(105)의 제 2 면 방향으로 갈수록 점점 그 직경이 가늘어지는 테이퍼 형상을 가질 수 있다. 돌출부(156)는 비어 전극(150)을 기판(105)의 제 1 면 상에서 재배선시키는 역할을 할 수 있다.
제 1 매립부(152)는 그 외주 상에 스캘럽(scallop) 무늬(S)를 가질 수 있다. 즉, 제 1 매립부(152)는 거시적으로 보면 실질적으로 기판(105)에 수직한 기둥 형상을 갖지만, 미시적으로 보면 외주 표면 상에 물결 무늬와 유사한 스캘럽 무늬(S)를 가질 수 있다. 따라서 거시적으로 제 1 매립부(152)는 일정한 폭을 갖는 기둥 형상을 가질 수 있다. 제 1 매립부(152) 및 제 2 매립부(154)는 원 기둥 또는 다각 기둥 형상을 가질 수 있다.
제 2 매립부(154)의 외주에는 스캘럽 무늬가 실질적으로 형성되지 않는다. 제 2 매립부(154)의 외주는 실질적으로 매끄러운 형상을 가질 수 있다. 예를 들어, 제 2 매립부(154)는 아래로 갈수록 그 폭이 점차 감소하는 절단된 기둥 형상을 가질 수 있다.
스페이서 절연층(140)은 비어 전극(150) 및 기판(105)의 사이에 제공될 수 있다. 예를 들어, 스페이서 절연층( 140)은 제 1 매립부(152)와 기판(105)의 사이 및 제 2 매립부(154)와 기판(105)의 사이에 제공될 수 있다.
이 실시예에 따르면, 비어 전극(150)은 그 하부에 점차 가늘어지는 형상의 제 2 매립부(154)를 배치함으로써 실질적으로 보이드를 갖지 않도록 형성될 수 있다. 반면, 실질적으로 폭이 일정한 제 1 매립부(152)를 배치함으로써, 비어 전극(150)의 전기 저항 증가를 억제할 수 있다. 따라서 제 1 매립부(152)와 제 2 매립부(154)의 높이 비는 보이드 형성 및 전기 저항을 고려하여 적절하게 선택할 수 있다. 한편, 제 2 매립부(154)의 경사 각도는 보이드 형성뿐만 아니라 스택 모듈 형성 시 접착층의 침투 용이성을 더 고려하여 선택될 수 있다.
한편, 다른 실시예에서, 제 2 부분(132)의 스캘럽 무늬(S)가 매우 작은 경우, 스페이서 절연층(140)의 외주가 평평해질 수 있고 이에 따라 제 1 매립부(152)는 스캘럽 무늬(S)를 갖지 않을 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 1의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 기판(105) 상에 절연층(110)이 더 제공될 수 있다. 예를 들어, 기판(105)은 반도체 웨이퍼로 제공될 수 있고, 집적회로(미도시)는 기판(105) 상에 형성될 수 있다. 절연층(110)은 집적회로를 보호하기 위한 패시베이션층 또는 집적회로의 다층 배선들 사이의 층간 절연층들을 포함할 수 있다.
비어 홀(135a)은 제 1 부분(126a) 및 제 2 부분(132a) 외에 제 3 부분(125a)을 더 포함할 수 있다. 제 3 부분(125a)은 제 1 부분(126a)과 연결되고, 제 1 부분(126a)으로부터 절연층(110)을 관통할 수 있다.
비어 전극(150a)은 제 1 매립부(152a) 및 제 2 매립부(154a) 외에 제 3 매립부(151a)를 더 포함할 수 있다. 제 1 매립부(152a)는 기판(105)의 제 1 면으로부터 그 내부로 신장할 수 있다. 제 2 매립부(154a)는 제 1 매립부(152a)로부터 기판(105)의 제 2 면 상으로 신장될 수 있다. 예컨대 제 2 매립부(154a)는 기판(105)의 제 2 면 상으로 돌출된 돌출부(158)를 포함할 수 있다. 제 3 매립부(151a)는 제 1 매립부(152a)와 연결되고, 제 3 부분(125a)을 매립하도록 배치될 수 있다. 돌출부(156a)는 제 3 매립부(151a)로부터 절연층(110) 상으로 신장될 수 있다. 스페이서 절연층(140a)은 돌출부(158)를 노출하도록 리세스될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 1 및 도 2의 반도체 칩들을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 비어 홀(135b)은 제 1 부분(126b) 및 제 2 부분(132b)을 포함할 수 있다. 제 1 부분(126b)은 도 1의 제 1 부분(126)과 달리 음의 경사를 가질 수 있다. 따라서, 비어 홀(135b)은 가운데가 볼록한 형상을 가질 수 있다. 즉, 비어 홀(135b)의 폭은 기판(105)의 제 1 면으로부터 내부로 갈수록 점차 커지다가 다시 기판(105)의 제 2 면 방향으로 갈수록 점차 줄어들 수 있다.
비어 전극(150b)은 제 1 매립부(152b), 제 2 매립부(154b) 및 돌출부(156b)를 포함할 수 있다. 스페이서 절연층(140b)은 제 1 매립부(152b)와 기판(105)의 사이 및 제 2 매립부(154b)와 기판(105)의 사이에 제공될 수 있다. 제 1 매립부(152b)의 폭은 기판(105)의 제 1 면으로부터 내부로 갈수록 점점 커지다가, 기판(105)의 제 2 면 방향으로 갈수록 점차 작아 질수 있다. 보이드 형성을 억제하기 위해서, 제 1 매립부(152b)의 경사 각도는 -10도 이내, 더 나아가 -5도 이내일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 1 내지 도 3의 반도체 칩들을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 기판(105) 상에 절연층(110)이 제공되고, 절연층(110) 상에 적어도 하나의 전극 패드(115)가 제공될 수 있다. 전극 패드(115)는 반도체 칩 내부의 집적회로와 전기적으로 연결될 수 있다. 전극 패드(115)는 절연층(110) 상에 다마신 패턴으로 제공되거나 또는 양각 패턴으로 제공될 수도 있다.
비어 홀(135c)는 제 1 부분(126c), 제 2 부분(132c) 및 제 3 부분(125c)을 포함할 수 있다. 제 1 부분(126c) 및 제 2 부분(132c)은 도 1의 제 1 부분(126) 및 제 2 부분(132)을 참조할 수 있다. 제 3 부분(125c)은 제 1 부분(126c)과 연결되고, 전극 패드(115) 및 절연층(110)을 관통하도록 제공될 수 있다.
비어 전극(150c)은 전극 패드(115)를 관통하면서, 전극 패드(115)에 전기적으로 연결될 수 있다. 예를 들어, 비어 전극(150c)은 제 1 매립부(152c), 제 2 매립부(154c), 제 3 매립부(151c) 및 돌출부(156c)를 포함할 수 있다. 제 1 및 제 2 매립부들(152c, 154c)은 도 1의 제 1 및 제 2 매립부들(152, 154)을 참조할 수 있다. 제 3 매립부(151c)는 제 3 부분(125c)을 매립하도록 제공될 수 있다. 예를 들어, 제 1 매립부(152c)와 연결되고, 제 1 매립부(152c)로부터 절연층(110) 및 전극 패드(115)를 관통할 수 있다.
돌출부(156c)는 전극 패드(115) 상에 배치되고, 제 3 매립부(151c)와 연결될 수 있다. 예를 들어, 돌출부(156c)의 바닥면은 전극 패드(115) 및 제 3 매립부(151c)와 공통으로 접촉될 수 있다. 스페이서 절연층(140c)은 비어 홀(135c)의 내부 표면 상에 제공될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 4의 반도체 칩들을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략될 수 있다.
도 5를 참조하면, 비어 전극(150c)은 기판(105)을 관통하여 신장될 수 있다. 예를 들어, 제 2 매립부(154c)는 기판(105)의 제 2 면 상으로 돌출되고 스페이서 절연층(140c)으로부터 노출된 돌출부(158)를 포함할 수 있다. 이에 따라, 비어 전 극(150c)은 기판(105)의 제 1 면 상의 집적회로의 신호를 기판(105)의 제 2 면 상으로 전송할 수 있다. 따라서 비어 전극(150c)은 후술하는 바와 같이 반도체 칩의 신호를 기판(105)의 수직 방향으로 전달하는 데 이용될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 5의 반도체 칩을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 6을 참조하면, 돌출부(156c) 상에 범프층(170)이 제공될 수 있다. 예를 들어, 범프층(170)은 도전성 솔더를 포함할 수 있다. 범프층(170)은 후술하는 바와 같이, 반도체 칩을 이용한 스택 모듈 형성 시 이용될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 1 내지 도 6의 반도체 칩들을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 7을 참조하면, 비어 홀(135d)은 기판(105)을 수직으로 관통하도록 배치될 수 있다. 예를 들어, 비어 홀(135d)은 제 1 부분(126d) 및 제 2 부분(132d)을 포함할 수 있다. 제 1 부분(126d) 및 제 2 부분(132d)은 도 2의 제 1 부분(126a) 및 제 2 부분(132a)을 참조할 수 있다. 스페이서 절연층(140d)은 비어 홀(135d)의 내부 표면 상에 제공될 수 있다.
비어 전극(150d)은 비어 홀(135d)을 채우고, 기판(105)의 제 2 면 상으로 돌출되도록 제공될 수 있다. 예를 들어, 비어 전극(150d)은 제 1 매립부(152d) 및 제 2 매립부(154d)를 포함할 수 있다. 제 1 매립부(152d) 및 제 2 매립부(154d)는 도 2의 제 1 매립부(152a) 및 제 2 매립부(154a)를 참조할 수 있다.
절연층(110) 내에는 적어도 하나의 배선층(112) 및 적어도 하나의 콘택 플러그(113)가 제공될 수 있다. 배선층(112)은 콘택 플러그(113)를 통해서 전극 패드(115)와 전기적으로 연결될 수 있다. 배선층(112)은 기판(105) 상에 비어 전극(150d)과 연결되도록 배치될 수 있다. 이에 따라, 전극 패드(115)는 콘택 플러그(113) 및 배선층(112)을 통해서 비어 전극(150d)과 연결될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이다. 이 실시예에 따른 반도체 칩은 도 1 내지 도 7 반도체 칩들을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 비어 홀(135e)은 제 1 부분(126e) 및 제 2 부분(132e)을 포함할 수 있다. 비어 홀(135e)은 도 7의 비어 홀(135d)이 상하로 뒤집힌 형태와 대응될 수 있다. 따라서 제 1 부분(126e)은 기판(105)의 제 2 면으로부터 그 내부로 신장되고, 제 2 부분(132e)은 제 1 부분(126e)으로부터 기판(105)의 제 1 면으로 신장될 수 있다. 스페이서 절연층(140e)은 비어 홀(135e)의 내부 표면 상에 제공될 수 있다.
비어 전극(150e)은 제 1 매립부(152e), 제 2 매립부(154e) 및 돌출부(156e)를 포함할 수 있다. 제 1 매립부(152e)는 기판(105)의 제 2 면으로부터 내부로 신장되고, 제 2 매립부(154e)는 제 1 매립부(152e)로부터 기판(105)의 제 1 면으로 신장될 수 있다. 제 2 매립부(154e)는 기판(105) 상의 배선층(112)과 연결될 수 있다. 돌출부(156e)는 제 1 매립부(152e)와 연결되고, 기판(105)의 제 2 면 상에 배 치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이다.
도 9를 참조하면, 복수의 반도체 칩들(210, 220, 230)이 서로 적층될 수 있다. 반도체 칩들(210, 220, 230)은 예시적으로 도 6의 반도체 칩과 동일한 구조로 도시되었지만, 전술한 다른 실시예들에 따른 반도체칩으로 대체될 수도 있다. 반도체 칩들(210, 220, 230)의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다.
반도체 칩들(210, 220, 230)은 비어 전극들(156c)을 통해서 서로 전기적으로 연결될 수 있다. 또한, 반도체 칩들(210, 220, 230)은 접착층들(180)을 개재하여 접착될 수 있다. 예를 들어, 제 3 층의 반도체 칩(230)의 제 2 매립부(154c)는 제 2 층의 반도체 칩(220)의 범프층(170)과 연결될 수 있다. 연결을 더 견고하기 위해서, 제 3 층의 반도체 칩(230)의 제 2 매립부(154c)는 제 2 층의 반도체 칩(220)의 범프층(170)을 관통하여 돌출부(156c)와 접촉될 수 있다. 마찬가지로, 제 2 층의 반도체 칩(220)의 제 2 매립부(154c)는 제 1 층의 반도체 칩(210)의 범프층(170)을 관통하여 돌출부(156c)와 접촉될 수 있다.
제 2 매립부(154c)의 뾰족한 형상으로 인해서 비어 전극(150c)은 접착층(180) 및 범프층(170)을 침투할 수 있다. 이에 따라서, 반도체 칩들(210, 220, 230)의 연결이 견고해질 수 있다. 따라서 스택 모듈의 접속 신뢰성이 높아질 수 있다.
한편, 전술한 스택 모듈은 모듈 기판(미도시) 상에 탑재될 수도 있다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다.
도 10을 참조하면, 기판(105) 상에 마스크층(122)을 형성하고, 이어서 이 마스크층(122)을 보호막으로 이용하여 기판(105)을 식각하여 비어 홀(도 12의 135)의 제 1 부분(126)을 형성할 수 있다. 예를 들어, 마스크층(122)은 포토레지스트 패턴을 포함할 수 있다.
예를 들어, 제 1 부분(126)은 보쉬 공정(Bosch process)을 이용하여 기판(105)에 실질적으로 수직하게 형성할 수 있다. 거시적으로, 제 1 부분(126)은 일정한 폭을 갖고 수직하게 신장될 수 있다. 하지만, 미시적으로 보면, 제 1 부분(126)은 외주 상에 스캘럽 무늬(S)를 포함할 수 있다. 또한, 제 1 부분(126)의 표면 상에는 제 1 패시베이션층(128)이 형성될 수 있다.
이 실시예에서 보쉬 공정은 증착과 식각을 반복하여 수직 프로파일을 구현하는 식각 공정을 지칭할 수 있다. 예를 들어, 도 8의 확대된 도면에 도시된 바와 같이, 식각/제 1 패시베이션층(128) 형성/식각/제 1 패시베이션층 형성/식각의 단계를 반복하여 물결 무늬 형상의 스캘럽 패턴(S)이 형성될 수 있다.
예를 들어, 기판(105)이 실리콘을 포함하는 경우, 보쉬 공정에서 식각은 실리콘 식각용으로 SF6 기체를 이용하고, 제 1 패시베이션층(128)의 증착은 탄소 폴리머 증착용으로 C4F8 기체를 이용할 수 있다. 이 경우, 증착 시간 보다는 식각 시간을 길게 하여 전체적으로 식각이 수행되도록 할 수 있다.
제 1 패시베이션층(128)은 폴리머층을 포함할 수 있다. 식각 단계에서 제 1 부분(126)의 바닥면 상의 제 1 패시베이션층(128)은 제거되고 그 측벽 상의 제 1 패시베이션층(128)은 제거되지 않고 잔존할 수 있다. 하지만, 공정 조건에 따라서 제 1 패시베이션층(128)이 제 1 부분(126)의 측벽 상에 잔존하지 않거나 불균일하게 잔존할 수도 있다.
전술한 보쉬 공정의 식각 조건은 예시적이고, 이 실시예의 범위를 제한하지 않는다. 기판(105)의 종류 및 제 1 부분(126)의 크기에 따라서 보쉬 공정 조건은 달라질 수 있다. 다만, 보쉬 공정은 제 1 부분(126)의 프로파일이 수직에 가깝도록 선택될 수 있다.
도 11을 참조하면, 제 1 부분(126)의 표면 상에 제 2 패시베이션층(130)을 형성할 수 있다. 제 2 패시베이션층(130)은 이후 제 2 부분의 형성 단계에서 제 1 부분(126)이 더 이상 확장되지 않도록 제 1 부분(126)을 보호하는 역할을 할 수 있다. 따라서 제 2 패시베이션층(130)은 제 1 패시베이션층(128)보다 매우 두껍게 형성할 수 있다. 예를 들어, 제 2 패시베이션층(130)은 제 1 패시베이션층(128)보다 50 ~ 100배 두껍게 형성할 수 있다. 제 2 패시베이션층(130)은 폴리머층을 포함할 수 있다.
한편, 제 1 패시베이션층(128)이 균일하게 제 1 부분(126)의 측벽 상에 잔존하는 경우 제 2 패시베이션층(130)이 생략될 수도 있다.
도 12를 참조하면, 마스크층(122)을 보호막으로 이용하여 제 1 부분(126) 아래의 기판(105)을 식각하여 제 2 부분(132)을 형성할 수 있다. 이에 따라, 제 1 부분(126) 및 제 2 부분(132)을 포함하는 비어 홀(135)이 형성될 수 있다. 제 2 부 분(132)은 제 1 부분(126)으로부터 아래로 갈수록 가늘어지는 테이퍼 형상을 가질 수 있다.
예를 들어, 제 2 부분(132)의 형성은 제 1 부분(126) 바닥 상의 제 2 패시베이션층(130)을 제거하기 위한 제 1 식각 단계 및 기판(105)을 식각하기 위한 제 2 식각 단계를 포함할 수 있다. 제 1 식각은 탄소 폴리머 제거용으로 식각 기체, 예컨대 CHF3 기체를 이용할 수 있다. 이 단계에서 제 1 부분(126)의 측벽 상의 제 2 패시베이션층(130)은 잔존할 수 있다.
제 2 식각은 비-보쉬 프로세스를 이용할 수 있다. 예를 들어, 제 2 식각은 실리콘 식각용으로 SF6 기체를 이용할 수 있고, 나아가 O2 기체를 첨가용으로 더 이용할 수 있다. 이러한 식각 조건에서, 제 2 부분(132)의 폭은 기판(105)의 하부로 갈수록 작아질 수 있다. 제 2 식각 단계에서 제 1 부분(126)의 측벽 상에 잔존하는 제 2 패시베이션층(130)은 제 1 부분(126)이 더 넓어지는 것을 방지할 수 있다.
비-보쉬 공정을 이용하는 제 2 식각은 보쉬 공정을 이용하는 제 1 식각보다 공정 시간 면에서 더 짧을 수 있다. 따라서 비어 홀(135)을 형성하면서, 보쉬 공정과 비-보쉬 공정을 혼용함으로써 보쉬-공정만을 이용한 경우에 비해서 식각 시간을 줄일 수 있다.
한편, 수직 프로파일을 갖는 제 1 부분(126) 아래에 테이퍼 형상을 갖는 제 2 부분(132)을 배치함으로 써, 비어 홀(135)의 애스펙트비를 낮출 수 있다. 또한 제 2 식각 공정을 조절하여, 제 2 부분(132)의 각도를 용이하게 조절하여 애스펙트 비를 조절할 수 있다.
이어서, 마스크층(122) 및 제 1 및 제 2 패시베이션층들(128, 130)이 제거될 수 있다.
도 13을 참조하면, 비어 홀(135) 내부 표면 상에 스페이서 절연층(140)을 형성할 수 있다. 예를 들어, 스페이서 절연층(140)은 적절한 절연층, 예컨대 산화층, 질화층, 저유전율층 또는 고유전율층으로 형성할 수 있다.
선택적으로, 기판(105)의 제 1 면 상의 스페이서 절연층(140)은 제거될 수 있다. 예를 들어, 이방성 식각을 이용함으로써 비어 홀(135) 내부의 스페이서 절연층(140)은 크게 식각하지 않으면서 기판(105)의 제 1 면 상의 스페이서 절연층(140)을 제거할 수 있다.
도 14를 참조하면, 비어 홀(135)을 채우도록 스페이서 절연층(140) 상에 비어 전극(150)을 형성할 수 있다. 비어 전극(150)은 제 1 부분(126)을 채워 형성된 제 1 매립부(152), 제 2 부분(132)을 채워 형성된 제 2 매립부(154) 및 기판(105) 상에 돌출되어 신장된 돌출부(156)를 포함할 수 있다.
확대된 도면에 도시된 바와 같이, 비어 전극(150)은 스페이서 절연층(140) 상의 장벽층(146), 장벽층(146) 상의 씨드층(147) 및 씨드층(147) 상의 매립층(148)을 포함할 수 있다. 예를 들어, 장벽층(146)은 티타늄(Ti), 탄탈륨(Ta), TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 씨드층(147) 및 매립층(148)은 구리(Cu)를 포함할 수 있다. 이 경우, 매립층(148)은 도금법에 의해서 형성할 수 있다.
한편, 매립층(148)은 구리 이외의 다른 도전체, 예컨대 텅스텐(W), 알루미늄(Al) 또는 폴리실리콘일 수 있다. 이 경우, 씨드층(147)이 생략될 수 있다. 이 경우, 매립층(148)은 물리기상증착(PVD)법 또는 화학기상증착(CVD)법을 이용하여 형성할 수 있다.
이 실시예에서, 매립층(148)은 애스펙트비가 낮은 비어 홀(135)을 매립하여 형성되기 때문에 보이드 또는 언더컷(under-cut) 없이 높은 모서리 도포성(step coverage)을 갖도록 형성될 수 있다.
도 15를 참조하면, 기판(105)의 제 2 면으로부터 기판(105)의 일부분, 예컨대 바닥 부분을 제거하여 비어 전극(150)의 돌출부(158)를 기판(105)의 제 2 면으로부터 노출할 수 있다. 예를 들어, 기판(105) 바닥 부분의 제거는 평탄화, 예컨대 에치백(etch back) 또는 화학적기계적연마(CMP)를 이용할 수 있다. 이 단계에서, 스페이서 절연층(140)의 바닥 부분도 제거될 수 있고, 이에 따라 비어 전극(150)은 기판(105)을 관통할 수 있다.
이어서, 기판(105)의 바닥 부분을 더 제거하여, 돌출부(158)의 바닥 부분을 기판(105)의 바닥면 상으로 돌출시킬 수 있다. 예를 들어, 등방성 식각 또는 이방성 식각을 이용하여 기판(105)을 선택적으로 식각함으로써, 돌출부(158)의 측벽을 노출시킬 수 있다. 이 경우, 돌출부(158)의 측벽 상의 스페이서 절연층(140)의 노출된 일부분이 제거될 수 있다.
도 16을 참조하면, 선택적으로, 비어 전극(150) 상에 범프층(170)을 형성할 수 있다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 전술한 도 10 내지 도 16의 제조 방법을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 17을 참조하면, 기판(105) 상에 절연층(110)을 형성할 수 있다. 절연층(110)은 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD)법을 이용하여 하나의 층 또는 다층 구조로 형성할 수 있다. 선택적으로, 절연층(110)은 증착 단계 후 평탄화될 수 있다. 평탄화는 화학적기계적연마(CMP)법 또는 에치백(etch-back)을 이용하여 수행될 수 있다.
이어서, 절연층(110) 상에 전극 패드(115)를 형성할 수 있다. 예를 들어, 절연층(110)을 식각하여 트렌치(미도시) 형성한 후, 이 트렌치를 매립하도록 도전층(미도시)을 형성하고, 이 도전층을 평탄화함으로써 전극 패드(115)를 형성할 수 있다. 다른 예로, 전극 패드(115)는 절연층(110) 상에 도전층을 형성한 후 이를 패터닝해서 형성할 수도 있다.
이어서, 전극 패드(115)의 일부분을 노출하는 마스크층(122)을 형성할 수 있다. 이어서, 마스크층(122)을 보호막으로 이용하여, 전극 패드(115) 및 절연층(110)을 순차로 식각하여 비어홀(도 19의 135)의 제 3 부분(125)을 형성할 수 있다. 예를 들어, 제 3 부분(125)의 형성은 비보쉬 프로세스를 이용할 수 있다. 따라서, 제 3 부분(125)은 매끄러운 내부 표면을 가질 수 있다.
도 18을 참조하면, 마스크층(122)을 보호막으로 이용하여, 기판(105)을 소정 깊이만큼 식각하여, 비어홀(도 19의 135)의 제 1 부분(126)을 형성할 수 있다. 제 1 부분(126)은 제 3 부분(125) 바로 아래에 제 3 부분(125)과 정렬되도록 배치될 수 있다.
도 10에서 설명한 바와 같이, 제 1 부분(126)의 형성은 보쉬 프로세스를 이용할 수 있다. 따라서 제 1 부분(126)은 스캘럽 무늬(S)를 갖고, 제 1 패시베이션층(128)이 제 1 부분(126)이 내부 표면 상에 형성될 수 있다.
도 19를 참조하면, 제 1 부분(126) 및 제 3 부분(125)의 내부 표면 상에 제 2 패시베이션층(130)을 형성하고, 이어서 기판(105)을 더 식각하여 제 2 부분(132)을 형성할 수 있다. 제 2 패시베이션층(130)의 형성은 도 11의 설명을 참조할 수 있고, 제 2 부분(132)의 형성은 도 12의 설명을 참조할 수 있다.
이어서, 도 13 내지 도 16을 참조하여, 도 6과 같은 반도체 칩을 제조 할 수 있다.
도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이다. 이 실시예에 따른 제조 방법은 전술한 도 10 내지 도 16의 제조 방법을 참조할 수 있고, 따라서 실시예들에서 중복된 설명은 생략된다.
도 20을 참조하면, 도 10 내지 도 14에 도시된 바와 같은 방법을 이용하여, 비어 홀(135d)을 형성하고, 비어 홀(135d) 내부 표면 상에 스페이서 절연층(140d)을 형성하고, 스페이서 절연층(140d) 상에 비어 홀(135d)을 채우도록 비어 전극(150d)을 형성할 수 있다. 다만, 비어 전극(150d)은 도 14의 비어 전극(150)을 더 평탄화하여 형성할 수 있다. 이에 따라, 비어 전극(150d)은 돌출부를 갖지 않도록 형성될 수 있다.
도 21을 참조하면, 기판(105) 상에 배선층(112)을 형성할 수 있다. 배선층(112)은 비어 전극(150d)과 연결되도록 도전층(미도시)을 기판(105) 상에 형성한 후, 이를 패터닝하여 형성할 수 있다. 이어서, 배선층(112) 상에 절연층(110)을 형성할 수 있다. 이어서, 듀얼 다마신 공정을 이용하여 절연층(110)을 식각하여 듀얼 비어 홀(미도시)을 형성하고, 이 듀얼 비어 홀 내에 도전층(미도시)을 매립하여 콘택 플러그(113) 및 전극 패드(113)를 형성할 수 있다. 배선층(112) 및 콘택 플러그(113)의 층수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다.
배선층(112)의 형성 전 또는 전극 패드(115)의 형성 후에, 기판(105)의 바닥 부분을 제거하여 비어 전극(135d)을 노출할 수 있다.
이 실시예에 따르면, 비어 전극(135d) 형성 후에 전극 패드(115)가 형성되기 때문에, 비어 전극(135d)은 전극 패드(115)를 관통하지 않고 또한 직접 연결되지 않는다.
한편, 도 10 내지 도 14의 과정을 기판(105)의 제 2 면 상으로부터 수행하고, 도 21과 같이 배선층(12) 및 전극 패드(115)를 형성하면, 도 8과 같은 반도체 칩을 제조할 수 있다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 스택 모듈의 제조 방법을 보여주는 단면도들이다.
도 22를 참조하면, 반도체 칩들(210, 220, 230) 사이에 접착층(180)을 개재하여 반도체 칩들(210, 220, 230)을 적층할 수 있다. 반도체 칩(230)의 돌출부(158)는 반도체 칩(220)의 범프층(170) 상에 정렬되고, 반도체 칩(220)의 돌출부 I(158)는 반도체 칩(210)의 범프층(170) 상에 정렬될 수 있다. 반도체 칩들(210, 220, 230)의 수는 예시적이고 이 실시예의 범위를 제한하지 않는다.
도 23을 참조하면, 반도체 칩들(210, 220, 230)을 압착하여 서로 접착할 수 있다. 이 경우, 반도체 칩(230)의 돌출부(158)는 반도체 칩(220)의 범프층(170)을 관통하여 돌출부(156c)와 직접 연결될 수 있다. 마찬가지로, 반도체 칩(220)의 돌출부I(158)는 반도체 칩(210)의 범프층(170)을 관통하여 돌출부(156c)와 직접 연결될 수 있다. 이에 따라, 반도체 칩들(210, 220, 230)은 서로 전기적으로 연결될 수 있다.
다른 실시예에서, 반도체 칩(230)의 돌출부(158)는 반도체 칩(220)의 범프층(170) 내로 침투되고 돌출부(156c)와 직접 연결되지 않을 수도 있다. 마찬가지로, 반도체 칩(220)의 돌출부I(158)는 반도체 칩(210)의 범프층(170) 내로 침투되고 돌출부(156c)와 직접 연결되지 않을 수도 있다.
도 24는 본 발명의 일 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 24를 참조하면, 카드(400)는 하우징(430) 내에 제어기(410)와 메모리부(420)를 포함할 수 있다. 제어기(410)와 메모리부(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리부(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리부(420)에 데이터를 저장하거나 또는 메모리부(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(420)는 전술한 반도체 칩 또는 스택 모듈 중 적어도 하 나를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 25는 본 발명의 일 실시예에 따른 전자 시스템(500)을 보여주는 블록도이다.
도 25를 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리부(520)를 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(520)는 전술한 반도체 칩 및 스택 모듈 중 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(500)은 메모리부(520)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사 상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 7은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 칩을 보여주는 단면도이고;
도 9는 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 10 내지 도 16은 본 발명의 일 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 20 및 도 21은 본 발명의 다른 실시예에 따른 반도체 칩의 제조 방법을 보여주는 단면도들이고;
도 22 내지 도 23은 본 발명의 일 실시예에 따른 스택 모듈의 제조 방법을 보여주는 단면도들이고;
도 24는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이고; 그리고
도 25는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (25)

  1. 제 1 면 및 상기 제 1 면 반대상의 제 2 면을 갖는 기판; 및
    상기 기판의 상기 제 1 면으로부터 상기 제 2 면 방향으로 신장된 제 1 부분 및 상기 제 1 부분에 연결되고 상기 제 1 분으로부터 멀어질수록 가늘어지는 테이퍼 형상을 갖는 제 2 부분을 포함하는 적어도 하나의 비어 홀; 및
    상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극을 포함하는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서, 상기 적어도 하나의 비어 홀은 상기 기판의 상기 제 1 면 및 상기 제 2 면에 대해서 수직하게 신장된 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 1 부분은 그 내부 표면 상에 스캘럽(scallop) 무늬를 갖는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 적어도 하나의 비어 홀의 상기 제 1 부분 및 상기 제 2 부분에 각각 대응하는 제 1 매립부 및 제 2 매립부를 포함하고, 상기 제 2 매립부의 외주는 스캘럽 무늬를 갖는 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 제 1 매립부에 연결된 상기 기판 상의 돌출부를 더 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 1 항에 있어서, 상기 기판의 상기 제 1 면 상의 절연층을 더 포함하고,
    상기 적어도 하나의 비어 홀은 상기 제 1 부분에 연결되고 상기 절연층을 관통하여 신장하는 제 3 부분을 더 포함하는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 2 부분 및 제 3 부분은 매끄러운 내부 표면을 갖고, 상기 제 1 부분은 스캘럽 무늬의 내부 표면을 갖는 것을 특징으로 하는 반도체 칩.
  8. 제 6 항에 있어서, 상기 절연층 상의 적어도 하나의 전극 패드를 더 포함하고,
    상기 적어도 하나의 비어 전극은 상기 적어도 하나의 전극 패드를 더 관통하여 신장하는 것을 특징으로 하는 반도체 칩.
  9. 제 6 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 적어도 하나의 전극 패드의 상면과 접촉된 것을 특징으로 하는 반도체 칩.
  10. 제 1 항에 있어서, 상기 기판과 상기 적어도 하나의 비어 전극의 사이의 스 페이서 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩.
  11. 제 1 항 내지 제 10 항의 어느 한 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 기판을 수직으로 관통하는 것을 특징으로 하는 반도체 칩.
  12. 제 8 항에 있어서, 상기 적어도 하나의 비어 전극은 상기 기판의 상기 제 2 면 상으로 돌출된 것을 특징으로 하는 반도체 칩.
  13. 서로 적층된 복수의 반도체 칩들을 포함하고, 각 반도체 칩은,
    제 1 면 및 상기 제 1 면 반대상의 제 2 면을 갖는 기판; 및
    상기 기판의 상기 제 1 면으로부터 상기 제 2 면 방향으로 신장된 제 1 부분 및 상기 제 1 부분에 연결되고 상기 제 1 부분으로부터 멀어질수록 가늘어지는 테이퍼 형상을 갖는 제 2 부분을 포함하는 적어도 하나의 비어 홀; 및
    상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극을 포함하고,
    각 반도체 칩의 상기 적어도 하나의 비어 전극은 해당 반도체 칩과 인접한 반도체 칩의 상기 적어도 하나의 비어 전극과 연결된 것을 특징으로 하는 스택 모듈.
  14. 제 13 항에 있어서, 각 반도체 칩은 상기 기판의 상기 제 1 면 상의 적어도 하나의 전극 패드를 더 포함하고,
    상기 적어도 하나의 비어 전극은 상기 적어도 하나의 전극 패드를 더 관통하여 신장하는 것을 특징으로 하는 스택 모듈.
  15. 제 13 항에 있어서, 각 반도체 칩은 상기 적어도 하나의 비어 전극 상의 범프층을 더 포함하고,
    각 반도체 칩의 상기 적어도 하나의 비어 전극은 해당 반도체 칩 아래 반도체 칩의 상기 범프층을 관통하여 신장하는 것을 특징으로 하는 스택 모듈.
  16. 하우징;
    상기 하우징 내의 메모리부; 및
    상기 메모리부를 제어하기 위한, 상기 하우징 내의 제어기를 포함하고, 상기 메모리부는,
    제 1 면 및 상기 제 1 면 반대상의 제 2 면을 갖는 기판; 및
    상기 기판의 상기 제 1 면으로부터 상기 제 2 면 방향으로 신장된 제 1 부분 및 상기 제 1 부분에 연결되고 상기 제 1 부분으로부터 멀어질수록 가늘어지는 테이퍼 형상을 갖는 제 2 부분을 포함하는 적어도 하나의 비어 홀; 및
    상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극을 포함하는 것을 특징으로 하는 카드.
  17. 기판의 제 1 면으로부터 상기 제 1 면의 반대쪽 제 2 면 방향으로 신장된 적어도 하나의 비어 홀을 형성하는 단계; 및
    상기 적어도 하나의 비어 홀을 채우는 적어도 하나의 비어 전극을 형성하는 단계를 포함하고, 상기 적어도 하나의 비어 홀을 형성하는 단계는,
    상기 기판의 상기 제 1 면으로부터 내부로 신장된 제 1 부분을 형성하는 단계; 및
    상기 제 1 부분으로부터 상기 기판 내부로 신장되고 상기 제 1 부분으로부터 멀어질수록 가늘어지는 테이퍼 형상의 제 2 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제 17 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 1 부분을 형성하는 단계는 증착과 식각을 반복하는 보쉬 프로세스를 이용하여 상기 기판의 상기 제 1 면에 대해서 실질적으로 수직하게 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제 18 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 1 부분은 그 내부 표면 상에 스캘럽 무늬를 갖는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제 18 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 2 부분을 형성하기 전에, 상기 제 1 부분의 표면 상에 제 1 패시베이션층을 형성하는 단계를 더 포 함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  21. 제 20 항에 있어서, 상기 적어도 하나의 비어 홀의 상기 제 2 부분을 형성하기 전에, 상기 제 1 패시베이션층 상에 제 2 패시베이션층을 형성하는 단계를 더 포함하고, 상기 제 2 패시베이션층의 두께는 상기 제 1 패시베이션층의 두께보다 큰 것을 특징으로 하는 반도체 칩의 제조 방법.
  22. 제 21 항에 있어서, 상기 제 1 패시베이션층 및 상기 제 2 패시베이션층은 폴리머층인 것을 특징으로 하는 반도체 칩의 제조 방법.
  23. 제 17 항에 있어서, 상기 기판의 상기 제 1 면 상에 적어도 하나의 전극 패드를 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 비어 홀은 상기 제 1 부분에 연결되고 상기 적어도 하나의 전극 패드를 관통하는 제 3 부분을 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  24. 제 17 항에 있어서, 상기 적어도 하나의 비어 전극을 형성하기 전에,
    상기 적어도 하나의 비어 홀 내의 상기 기판 표면 상에 스페이서 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  25. 제 17 항 내지 제 24항의 어느 한 항에 있어서, 상기 기판의 상기 제 2 면으로부터 상기 적어도 하나의 비어 전극의 단부를 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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