ITTO20120294A1 - Sistema perfezionato di test elettrico di vie passanti nel silicio (tsv-through silicon vias) e relativo procedimento di fabbricazione - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 89
- 238000000034 method Methods 0.000 title claims description 38
- 230000008569 process Effects 0.000 title claims description 29
- 229910052710 silicon Inorganic materials 0.000 title description 12
- 239000010703 silicon Substances 0.000 title description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims description 84
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000004377 microelectronic Methods 0.000 claims description 25
- 238000009412 basement excavation Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 3
- 230000010354 integration Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 description 11
- 238000009413 insulation Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000010292 electrical insulation Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 210000003141 lower extremity Anatomy 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
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Description
DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“SISTEMA PERFEZIONATO DI TEST ELETTRICO DI VIE PASSANTI NEL SILICIO (TSV-THROUGH SILICON VIAS) E RELATIVO PROCEDIMENTO DI FABBRICAZIONEâ€
La presente invenzione à ̈ relativa ad un sistema perfezionato di test elettrico di vie passanti nel silicio, cosiddette TSV (Through Silicon Vias), e ad un relativo procedimento di fabbricazione.
Nell’ambito dei collegamenti elettrici dei circuiti elettronici integrati, à ̈ noto l’utilizzo delle cosiddette vie passanti nel silicio (nel seguito semplicemente “vie passanti†), vale a dire interconnessioni di materiale conduttivo che si estendono verticalmente attraverso il die (piastrina) o wafer (fetta) di materiale semiconduttore, in particolare silicio, in cui à ̈ realizzato un circuito elettronico integrato, consentendo di collegare elettricamente elementi circuitali, che sono integrati a vari livelli della struttura del die/wafer, tra loro ed eventualmente con almeno un altro elemento esterno che afferisce ad una superficie esterna dello stesso die/wafer. Le vie passanti si sviluppano verticalmente attraverso il die/wafer, ed il relativo substrato, essendo eventualmente accessibili, al termine del processo di fabbricazione, cioà ̈ nella loro forma finale di utilizzo, a partire da una superficie esterna del die/wafer destinata al collegamento con un dispositivo o sistema elettronico esterno (potendo tale dispositivo includere un ulteriore die/wafer, nel caso di strutture impilate), eventualmente tramite un package (contenitore) atto ad alloggiare lo stesso die/wafer. Generalmente, le vie passanti sono elettricamente isolate dal substrato che attraversano, in quanto isolate sia lateralmente che inferiormente da una regione di isolamento elettrico, ad esempio costituita di materiale dielettrico, in modo tale da evitare o quanto meno limitare la presenza di correnti di perdita (leakage) verso lo stesso substrato.
Il processo di realizzazione delle vie passanti presenta alcune criticità , ad esempio a causa delle loro dimensioni ridotte, anche inferiori a 10 Î1⁄4m; del loro numero elevato, dato che possono essere previste anche centinaia di vie passanti all’interno di un singolo die; e dell’elevata profondità di scavo all’interno del die/wafer. Pertanto, e anche alla luce della natura di interconnessione elettrica svolta dalle stesse vie passanti, si richiede di verificarne il corretto funzionamento (preferibilmente prima che venga ultimato il processo di fabbricazione dei circuiti integrati), ed in particolare di verificare la resistenza del percorso offerto alla corrente elettrica circolante attraverso le stesse vie passanti, e la presenza di eventuali perdite e fenomeni parassiti, ad esempio nei confronti del substrato.
Nella domanda di brevetto WO2011/101393 A1, a nome della stessa Richiedente, à ̈ stato descritto un sistema di test elettrico di almeno una via passante integrata all’interno di un substrato di un die o wafer di materiale semiconduttore, in particolare silicio, che prevede l’integrazione all’interno del substrato stesso di una struttura microelettronica sepolta, che si accoppia elettricamente alla via passante per creare un percorso conduttivo e consentire così il rilevamento di almeno una grandezza o parametro elettrico ad essa associato.
Tale sistema à ̈ mostrato schematicamente ed indicato in generale con 1 nella figura 1, in cui viene mostrata una porzione di un corpo 2 includente materiale semiconduttore, quale silicio (oltre ad ulteriori materiali, quali materiali isolanti, metallici, o altro, come apparirà evidente ad un esperto del settore); tale corpo 2 può essere in maniera equivalente un wafer integrante una pluralità di dice (piastrine) o un die, risultato dell’operazione di sawing, taglio, dello stesso wafer.
Il corpo 2 comprende: un substrato 3, eventualmente di tipo composito (quale ad esempio un substrato SOI – Silicon On Insulator composto da strati sovrapposti), con un primo tipo di drogaggio, ad esempio di tipo P ed avente una superficie superiore 3a, in corrispondenza della quale à ̈ realizzato almeno un circuito integrato 4 sotto esame (cosiddetto DUT – Device Under Test; qui mostrato schematicamente come includente un transistore MOS), ed una superficie inferiore 3b, opposta alla superficie superiore 3a; ed un multistrato 5, composto da uno o più strati di materiale isolante che separano uno o più strati di materiale conduttivo, ad esempio metallico (cosiddetti strati di metallizzazione), collegati fra loro da vie (vias), disposti sovrapposti al di sopra della superficie superiore 3a. Il circuito integrato 4 può essere formato, almeno in parte, all’interno di tale multistrato 5; ad esempio, una regione di ossido di gate di un transistore MOS del circuito integrato 4 può essere definita in un primo strato isolante di tale multistrato 5, ed una relativa regione di gate in un primo strato conduttivo dello stesso multistrato 5. Piazzole di contatto 6 sono disposte in corrispondenza di una superficie esterna 5a del multistrato 5 (opposta alla superficie a contatto con la superficie superiore 3a del substrato 3), per consentire l’accesso elettrico dall’esterno al circuito integrato 4. All’interno del corpo 2 à ̈ inoltre presente almeno una via passante, indicata in generale con 10, costituita da un’interconnessione conduttiva che si estende verticalmente attraverso almeno parte del substrato 3 ed eventualmente attraverso uno o più degli strati isolanti e/o conduttivi del multistrato 5, in modo tale da consentire una connessione elettrica tra componenti del circuito integrato 4 e/o strati conduttivi e/o piazzole di contatto 6 verso il retro del substrato 3 (e verso la superficie inferiore 3b, in corrispondenza della quale possono anche essere previsti opportuni elementi di contatto, sotto forma ad esempio di piazzole o sfere conduttive, cosiddette land o bump, per il collegamento elettrico verso l’esterno).
In particolare, la via passante 10 presenta una estremità superiore 10a, in corrispondenza della quale si realizza un contatto elettrico con il circuito integrato 4 e/o strato di metallizzazione e/o piazzola di contatto 6, ed una estremità inferiore 10b, isolata ed “annegata†all’interno del substrato 3 del wafer 2, in una sua cosiddetta regione di bulk, separata dalla superficie inferiore 3b dello stesso substrato 3 da una porzione di materiale avente un dato spessore. Tale estremità inferiore 10b può eventualmente essere resa accessibile dall’esterno mediante rimozione di parte del substrato a partire dalla sua superficie inferiore 3b, con fasi finali del processo di fabbricazione (eventualmente, in seguito al test elettrico della via passante 10). In dettaglio, la via passante 10 à ̈ costituita da una regione conduttiva 11, ad esempio di materiale metallico (quale rame o alluminio), che ne costituisce un nucleo centrale ed à ̈ circondata lateralmente da una regione di isolamento 12 (ad esempio di ossido di silicio), in modo tale da essere lateralmente isolata elettricamente dal substrato 3.
Al fine dell’esecuzione di un test elettrico di almeno un parametro elettrico della via passante 10, nel corpo 2 à ̈ inoltre integrato un circuito di test 14 (cosiddetto BIST – Built In Self Test, nel caso in cui si esegua il test in modo automatico), elettricamente accoppiato alla via passante 10 ed inoltre configurato in modo da interfacciarsi con un’apparecchiatura di test ATE (Automatic Test Equipment), qui non illustrata. In particolare, l’apparecchiatura di test ATE consente di eseguire una procedura automatica di test e selezione elettrica dei vari dice, eventualmente ancora all’interno di un wafer di materiale semiconduttore (prima del relativo taglio), in modo tale da selezionare i dice operanti in modo corretto per il loro successivo incapsulamento nei package; tale operazione à ̈ nota come EWS (Electrical Wafer Sort) o WS (Wafer Sort) e prevede l’esecuzione di opportuni test elettrici sui circuiti elettronici integrati nei vari chip, includendo operazioni di test delle relative vie passanti, ove presenti.
Il suddetto test elettrico prevede ad esempio che una opportuna corrente di test venga fatta fluire attraverso la via passante 10, in modo tale da valutare la resistenza elettrica al percorso della corrente offerta dalla stessa via passante 10; in aggiunta, o in alternativa, tale test elettrico prevede di misurare l’isolamento elettrico della via passante 10 dal substrato 3 in cui à ̈ realizzata. Si noti che il circuito di test 14 può essere configurato in modo da consentire il test elettrico di una pluralità di vie passanti 10 contenute all’interno del corpo 2.
In dettaglio, il circuito di test 14 comprende uno stadio di interfaccia 16 ed una struttura microelettronica sepolta 18. Lo stadio di interfaccia 16 à ̈ costituito da opportuni elementi circuitali (in figura 1 à ̈ mostrato a titolo di esempio un transistore MOS), integrati nella porzione superficiale del substrato 3 (analogamente al circuito integrato 4, ad esempio sfruttando fasi di processo in comune con la realizzazione dello stesso circuito integrato 4), ed à ̈ configurato in modo da essere accoppiato elettricamente con una o più delle piazzole di contatto 6 accessibili dall’esterno, con l’estremità superiore 10a della via passante 10, ed inoltre in modo da essere accoppiato elettricamente, tramite un opportuno percorso conduttivo attraversante il substrato 3, indicato schematicamente con 19, con la struttura microelettronica sepolta 18; in particolare, lo stadio di interfaccia 16 à ̈ collegato elettricamente al substrato 3 in corrispondenza di un contatto di substrato, indicato con 19a (tale contatto di substrato 19a potendo includere una connessione verticale atta a raggiungere uno strato sepolto del substrato 3, nel caso ad esempio di struttura SOI). In maniera non illustrata, lo stadio di interfaccia 16 comprende opportuni elementi e componenti, quali interruttori, multiplexer, contatori, per realizzare un collegamento selettivo tra piazzole di contatto 6 e vie passanti 10, in modo da consentirne l’accesso alle, ed il test delle, stesse vie passanti 10 da parte di sonde dell’apparecchiatura di test, atte a contattare le piazzole di contatto 6.
La struttura microelettronica sepolta 18 à ̈ realizzata all’interno della regione di bulk del substrato 3 in modo tale da essere a contatto dell’estremità inferiore 10b della via passante 10, ed include almeno una regione drogata 20, avente ad esempio un tipo di drogaggio opposto a quello del substrato 3, nell’esempio di tipo N. La regione drogata 20 à ̈ disposta inferiormente alla via passante 10, interamente a contatto con la sua regione conduttiva 11, terminando lateralmente a contatto con la regione di isolamento 12. Nell’esempio illustrato, la regione drogata 20 forma con il substrato 3 una giunzione a semiconduttore PN, ovvero un diodo a semiconduttore (come mostrato schematicamente nella figura 1), avente terminale di anodo costituito dal substrato 3 e terminale di catodo costituito dalla regione drogata 20, elettricamente a contatto con l’estremità inferiore 10b della via passante 10. La regione drogata 20 presenta una estensione orizzontale, in un piano orizzontale xy, trasversalmente alla direzione di estensione verticale z della via passante 10 attraverso il substrato 3, sostanzialmente equivalente a quella della stessa via passante 10; dimensioni della regione drogata 20 lungo gli assi orizzontali x e y del piano orizzontale xy sono maggiori o uguali delle corrispondenti dimensioni della regione conduttiva 11 della via passante 10, ed in particolare la superficie della regione drogata 20 secondo il piano orizzontale xy à ̈ maggiore o uguale della superficie dell’estremità inferiore 10b della via passante 10.
In uso, la presenza del circuito di test 14 all’interno del corpo 2, accessibile dall’esterno tramite una o più delle piazzole di contatto 6, consente di effettuare il test elettrico della via, passante 10 ad esempio mediante il passaggio di una corrente di test I che viene fatta circolare attraverso lo stadio di interfaccia 16, il percorso conduttivo 19 nel substrato 3, la struttura microelettronica sepolta 18, la stessa via passante 10 e nuovamente attraverso lo stadio di interfaccia 16 verso le piazzole di contatto 6; si noti che il diodo a semiconduttore costituito dalla giunzione tra la regione drogata 20 ed il substrato 3 à ̈ in tal caso polarizzato direttamente, in modo da consentire il passaggio della corrente di test I attraverso la via passante 10. È così ad esempio possibile valutare, da parte di un’apparecchiatura di test collegata alle piazzole di contatto 6, la resistenza offerta dalla via passante 10 al percorso della corrente di test I. Al contrario, quando polarizzato inversamente (ad esempio durante il test elettrico di altri componenti del circuito integrato 4 da parte della stessa apparecchiatura di test), lo stesso diodo a semiconduttore isola elettricamente la via passante 10 dal substrato 3.
La figura 2 mostra in maniera schematica e semplificata il sistema di test 1 precedentemente descritto, con il circuito di test 14 accoppiato elettricamente ad una pluralità di vie passanti 10 realizzate nel corpo 2 ed attraversanti il substrato 3, ed in particolare: una prima via passante 10', che si estende dalla superficie superiore 3a verso il retro del substrato 3; una seconda via passante 10'', che si estende da uno strato di metallizzazione (qui non illustrato in dettaglio) del multistrato 5 verso il retro del substrato 3; ed una terza via passante 10''', che si estende dalla superficie esterna 5a dello stesso multistrato 5 (definita da un ultimo strato di passivazione, qui non illustrato in dettaglio) verso il retro del substrato 3. L’estremità posteriore 10b di ciascuna delle vie passanti 10, in particolare della relativa regione conduttiva 11 (qui non illustrata), à ̈ elettricamente isolata dal substrato 3 mediante un rispettivo diodo a semiconduttore (definito da una rispettiva struttura microelettronica sepolta 18). La figura 2 mostra inoltre una sonda 22 dell’apparecchiatura di test (non illustrata nel suo insieme), atta ad essere accoppiata elettricamente ad una piazzola di contatto 6 durante l’operazione di test elettrico.
Il percorso della corrente di test I à ̈ evidenziato anche in figura 2, ove in forma schematica un elemento resistivo 23 indica la resistenza che la corrente di test I incontra nel substrato 3. Nella stessa figura 2 à ̈ indicata con ISla corrente circolante nel diodo a semiconduttore in polarizzazione inversa (relativamente ad una via passante 10 non sottoposta all’operazione di test, o sottoposta ad un test per valutare l’isolamento elettrico della stessa via passante).
Facendo riferimento dapprima alla figura 3a viene ora illustrato il procedimento per la realizzazione di una via passante 10 all’interno del corpo 2, e contestualmente della struttura microelettronica sepolta 18, ed in particolare della regione drogata 20 a contatto dell’estremità inferiore 10b della via passante 10, come descritto nella citata domanda di brevetto WO2011/101393A1.
Mediante un primo processo di mascheratura (che prevede la formazione di uno strato di resist 25a opportunamente sagomato al di sopra della faccia esterna del corpo 2, ad esempio corrispondente alla superficie esterna 5a del multistrato 5) e di attacco, ad esempio chimico anisotropo, viene definita una trincea anulare 26, che si estende in una porzione superficiale del substrato 3, per una profondità desiderata. Ad esempio, la trincea anulare 26 presenta, in pianta, una forma di anello circolare, definendo al suo interno una porzione cilindrica 27 del substrato 3.
Successivamente, figura 3b, la trincea anulare 26 viene riempita con un materiale isolante, quale ad esempio un ossido, un materiale dielettrico, un polimero, tramite un opportuno processo, come ad esempio un processo di ossidazione termica, o di deposizione chimica da fase vapore (CVD). Il materiale isolante in eccesso viene rimosso dalla faccia esterna del corpo 2, ad esempio mediante un’operazione di planarizzazione chimica (CMP). Al termine del processo, all’interno della trincea anulare 26 si forma la regione di isolamento 12, che costituirà parte della via passante 10.
In seguito, figura 3c, tramite un secondo processo di mascheratura (con la formazione di un ulteriore strato di resist 25b opportunamente sagomato) e di attacco, viene rimossa la porzione cilindrica 27 del substrato 3 racchiusa all’interno della regione di isolamento 12, creando un foro 28, anch’esso di forma cilindrica. In particolare, la profondità dell’attacco corrisponde in questo caso all’altezza, nella direzione verticale z, della stessa regione di isolamento 12.
Quindi, figura 3d, si effettua il drogaggio della porzione del substrato 3 sottostante il foro 28, ad esempio tramite diffusione ad alta temperatura o tramite impiantazione ionica seguita da annealing termico, ottenendo la formazione della regione drogata 20, sul fondo del foro 28, ad esempio avente drogaggio di tipo N. La regione drogata 20 si estende lateralmente anche in parte al di sotto della regione di isolamento 12, per effetto della diffusione laterale dei droganti, assumendo una estensione orizzontale maggiore rispetto al diametro del foro 28.
Successivamente, figura 3e, il foro 28 viene riempito con un materiale conduttore, quale ad esempio rame o tungsteno, utilizzando un processo CVD o un processo di elettrodeposizione (electroplating), formando la regione conduttiva 11 della via passante 10.
Al termine del processo, si à ̈ dunque realizzata una via passante 10 di materiale conduttore, isolata dal substrato 3 lateralmente tramite la regione di isolamento 11 e verticalmente tramite la giunzione PN formata tra la regione drogata 20 e lo stesso substrato 3; in particolare, la via passante 10 risulta collegata in serie ad un diodo a semiconduttore (formato dalla giunzione tra la regione drogata 20 ed il substrato 3), posto a diretto contatto elettrico della sua estremità inferiore 10b nel substrato 3.
Il circuito elettronico integrato 4 può essere realizzato nella porzione superficiale del substrato 3 in questa fase del processo, eventualmente in maniera contestuale alla formazione dello stadio di interfaccia 16 del circuito di test 14. In particolare, la stessa regione drogata 20 può essere realizzata sfruttando fasi di drogaggio già previste per la formazione di transistori (o altri componenti elettrici) del circuito elettronico integrato 4, o dello stesso circuito di test 14.
Secondo una variante del processo descritto, mostrata in figura 4, l’attacco che porta alla formazione del foro 28 può avere una profondità inferiore rispetto alla altezza della regione di isolamento 12 nella direzione verticale z, così che la regione drogata 20 viene ad essere delimitata lateralmente dalla stessa regione di isolamento 12 (avendo in tal caso estensione orizzontale pari al diametro del foro 28).
Il sistema di test 1 descritto nella suddetta domanda di brevetto WO2011/101393 A1, e precedentemente richiamato in sintesi, presenta numerosi vantaggi, tra cui quello di consentire l’utilizzo di apparecchiature di test di tipo tradizionale per il test elettrico delle vie passanti 10, le quali si interfacciano infatti con i circuiti di test 14 attraverso le piazzole di contatto 6, in tal modo evitando i vincoli legati alle ridotte dimensioni delle vie passanti (aventi diametro anche inferiore ai 10 Î1⁄4m) ed alla loro ridotta distanza di separazione reciproca, ed inoltre evitando possibili danneggiamenti delle stesse vie passanti 10 da parte delle sonde 22 dell’apparecchiatura di test.
Scopo della presente invenzione à ̈ quello di realizzare un sistema di test di vie passanti in un corpo di materiale semiconduttore, che rappresenti un perfezionamento del sistema precedentemente descritto.
Secondo la presente invenzione vengono pertanto forniti un sistema di test ed un relativo procedimento di fabbricazione, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 Ã ̈ una sezione schematica di un sistema di test di vie passanti di tipo noto;
- la figura 2 Ã ̈ una rappresentazione schematica del sistema di test di figura 1;
- le figure 3a-3e mostrano sezioni attraverso un corpo di materiale semiconduttore in fasi successive di un procedimento di fabbricazione per la realizzazione di una via passante e di una relativa struttura integrata di test nel sistema di test di figura 1;
- la figura 4 Ã ̈ una sezione attraverso il corpo di materiale semiconduttore in una variante del procedimento di fabbricazione della via passante e della relativa struttura integrata di test;
- la figura 5 mostra una sezione di una porzione del sistema di test di figura 1, con evidenziati possibili difetti;
- la figura 6 mostra un circuito equivalente del sistema di figura 5, con evidenziati i possibili difetti;
- la figura 7 mostra una sezione di una porzione di un sistema di test di vie passanti, secondo un aspetto della presente invenzione;
- le figure 8a-12a mostrano sezioni attraverso un corpo di materiale semiconduttore in fasi successive di un procedimento di fabbricazione per la realizzazione del sistema di test di figura 7, in accordo con una prima forma di realizzazione;
- le figure 8b-12b mostrano viste in pianta corrispondenti alle fasi di procedimento delle figure 8a-12a;
- le figure 13a-16a mostrano sezioni attraverso un corpo di materiale semiconduttore in fasi successive di un procedimento di fabbricazione per la realizzazione del sistema di test, in accordo con una seconda forma di realizzazione;
- le figure 13b-16b mostrano viste in pianta corrispondenti alle fasi di procedimento delle figure 14a-16a;
- le figure 17-18 mostrano sezioni attraverso il corpo di materiale semiconduttore in fasi finali del procedimento di fabbricazione per la realizzazione del sistema di test, in accordo con la seconda forma di realizzazione; e
- le figure 19a-19b mostrano, rispettivamente in sezione ed in pianta, una variante realizzativa del sistema di test, in una fase intermedia del procedimento di fabbricazione.
La presente invenzione deriva dalla constatazione da parte della Richiedente che il sistema di test 1 descritto con riferimento all’arte nota presenta alcuni inconvenienti che non consentono di sfruttarne appieno i vantaggi.
In particolare, la giunzione PN tra la regione drogata 20 della struttura microelettronica sepolta 8 ed il substrato 3 presenta intrinsecamente una corrente di saturazione inversa IS, il cui valore può essere confrontabile con una corrente di leakage determinata da un eventuale difetto presente nel dispositivo sotto esame; pertanto, la presenza di tale corrente di saturazione inversa ISpuò mascherare la corrente di leakage dell’eventuale difetto, al punto che il test elettrico non ne rilevi la presenza.
A titolo di esempio, nelle figure 5 e 6 vengono mostrati schematicamente alcuni difetti che possono essere non rilevati dal sistema di test 1, per la presenza della corrente di saturazione inversa IS, ed in particolare: un primo difetto, indicato con 27a, dovuto ad un accoppiamento indesiderato (resistivo o capacitivo) tra il circuito di test 14 ed il substrato 3 (posto ad una tensione di riferimento, ad esempio a massa); un secondo difetto, indicato con 27b, dovuto ad un accoppiamento indesiderato tra una linea di collegamento elettrico tra il circuito di test 14 e la via passante 10 ed il substrato 3; ed un terzo difetto, indicato con 27c, dovuto ad un accoppiamento indesiderato tra la via passante 10 ed il substrato 3, a causa di una perdita di isolamento laterale attraverso la regione di isolamento 12.
Come sarà discusso in dettaglio nel seguito, un aspetto della presente invenzione prevede in generale di ridurre la corrente di saturazione inversa ISdella giunzione PN sepolta al di sotto della via passante 10n modo tale che essa non mascheri la corrente di leakage dovuta a possibili difetti nel dispositivo sotto esame (ovvero, in modo tale che essa non sia confrontabile con la corrente di leakage, essendo ad esempio un ordine di grandezza inferiore).
In particolare, si propone a tal fine di ridurre l’area della giunzione PN attraversata dalla corrente di test I. Infatti, in modo noto, la corrente di saturazione inversa ISdi una giunzione PN à ̈ data dalla seguente espressione:
IS= JS∙ AD
dove JSà ̈ la densità di corrente inversa di saturazione della giunzione, dipendente in modo noto dalle concentrazioni di drogaggio, e ADà ̈ l’area della giunzione, in prima approssimazione nel piano orizzontale xy, trasversale al flusso della corrente di test I.
A parità di densità di corrente inversa di saturazione JS, una riduzione dell’area di giunzione ADdetermina dunque una corrispondente riduzione della corrente di saturazione inversa IS.
In figura 7 viene mostrata una via passante, nuovamente indicata con 10, ed una relativa struttura microelettronica sepolta, nuovamente indicata con 18, prevista per il test elettrico della stessa via passante 10 (la figura 7 mostra soltanto una porzione del sistema di test 1 rilevante alla comprensione della presente invenzione; per le parti non mostrate dello stesso sistema di test 1, si fa interamente riferimento a quanto precedentemente descritto con riferimento alla domanda di brevetto WO2011/101393 A1, in quanto sostanzialmente analoghe).
In particolare, la regione isolante 12 della via passante 10, oltre ad essere disposta lateralmente a contatto della regione conduttiva 11 della stessa via passante 10, à ̈ in questo caso disposta anche al di sotto della stessa regione conduttiva 11, definendone l’estremità inferiore 10b, tranne che per una porzione centrale, in cui à ̈ assente; in corrispondenza di tale porzione centrale à ̈ invece presente una sporgenza verticale, indicata con 30, della regione conduttiva 11.
Al di sotto di tale porzione centrale à ̈ disposta la regione drogata 20, a contatto della sporgenza verticale 30, definente, con il substrato 3, la giunzione PN della struttura microelettronica sepolta 18. L’area di giunzione AD, definita in prima approssimazione dall’estensione della regione drogata 20 nel piano orizzontale xy (trascurando la superficie laterale della giunzione PN), corrisponde sostanzialmente all’estensione della suddetta porzione centrale, e risulta dunque inferiore alla superficie nello stesso piano orizzontale xy della regione conduttiva 11 della via passante 10 (si noti che le superfici a confronto si trovano in due piani paralleli); in particolare, l’area di giunzione ADà ̈ compresa fra l’1% ed il 90%, e preferibilmente compresa tra il 5% ed il 50% della corrispondente superficie della regione conduttiva 11, essendo ad esempio pari al 10% di tale superficie, ed à ̈ in ogni caso vantaggiosamente ridotta, così come risulta ridotta la relativa corrente di saturazione inversa IS.
Viene ora descritta una prima forma di realizzazione di un procedimento di fabbricazione della via passante 10 e della relativa struttura microelettronica sepolta 18, includente almeno la regione drogata 20.
In dettaglio, in una prima fase, mostrata nelle figure 8a e 8b, viene formato uno strato di maschera 35, ad esempio includente fotoresist, opportunamente sagomato, al di sopra della faccia esterna del corpo 2, ad esempio corrispondente alla superficie esterna 5a del multistrato 5 sovrastante il substrato 3. Viene quindi eseguito un attacco chimico attraverso lo strato di maschera 35, per la rimozione di una porzione superficiale del substrato 3 (e della sovrastante porzione del multistrato 5) e la definizione di uno scavo, o trincea, o foro 36 avente forma sostanzialmente cilindrica ed una profondità desiderata all’interno dello stesso substrato 3 (si noti che la forma geometrica dello scavo non à ̈ da considerarsi limitativa).
Successivamente, figure 9a, 9b, le pareti interne dello scavo 36 (ed in particolare le relative superfici laterale ed inferiore) vengono interamente ricoperte da un rivestimento di materiale isolante, quale ad esempio un ossido, un materiale dielettrico, un polimero, tramite un opportuno processo, come ad esempio un processo di ossidazione termica, o di deposizione chimica da fase vapore (CVD). Il materiale isolante eventualmente formato al di sopra della superficie esterna 5a viene rimosso, ad esempio mediante un’operazione di planarizzazione chimica (CMP). Al termine di questa fase di processo, si forma quindi nello scavo 36 un rivestimento isolante 38 avente una conformazione cilindrica cava, con una base 38a ed una parete laterale 38b.
In seguito, figure 10a, 10b, viene aperto un foro 39 attraverso l’intero spessore della base 38a del rivestimento isolante 38, in corrispondenza di una sua porzione localizzata, ad esempio disposta in posizione centrale rispetto alla base 38a stessa. In particolare, come sarà evidente in seguito, l’estensione di tale porzione localizzata, e del risultante foro 39, determina l’estensione dell’area ADdella giunzione PN che verrà successivamente realizzata.
Al fine di realizzare una rimozione selettiva di materiale così localizzata (si ricorda che il diametro dell’intera via passante 10 può essere anche inferiore a 10 Î1⁄4m), un aspetto della presente invenzione prevede l’impiego di un fascio laser 40 indirizzato all’interno dello scavo 36, ed opportunamente focalizzato da un sistema di lenti 41. In seguito alla rimozione selettiva di materiale, tramite l’ablazione laser, può essere previsto un trattamento per la rimozione degli eventuali detriti rimanenti, ad esempio una pulizia tramite un opportuno lavaggio chimico.
Successivamente, figure 11a, 11b, si effettua il drogaggio della porzione del substrato 3 sottostante il foro 39, ad esempio tramite diffusione ad alta temperatura o tramite impiantazione ionica seguita da annealing termico, ottenendo la formazione della regione drogata 20, ad esempio avente drogaggio N, di tipo opposto al substrato 3. La regione drogata 20 si estende lateralmente al di sotto del foro 39 anche in parte al di sotto della base 38a del rivestimento isolante 38, per effetto della diffusione laterale dei droganti, assumendo una estensione orizzontale maggiore rispetto al diametro del foro 39 (in particolare, avendo in sezione una conformazione sostanzialmente circolare con diametro maggiore rispetto al foro 39). In ogni caso, il dimensionamento del foro 39 à ̈ realizzato in modo tale che siano successivamente soddisfatti i parametri di dimensionamento desiderati per l’area di giunzione AD, come precedentemente definiti.
In seguito, figure 12a, 12b, lo scavo 36 viene completamente riempito con un materiale conduttore, quale ad esempio alluminio, polisilicio, rame o tungsteno, utilizzando ad esempio un processo CVD o un processo di elettrodeposizione (electroplating), formando la regione conduttiva 11 della via passante 10 ed in particolare la sporgenza verticale 30 che va ad impegnare il foro 39 e a contattare la regione drogata 20 (realizzando il contatto elettrico tra la via passante 10 e la struttura microelettronica sepolta 18).
In una variante, nel caso si utilizzino materiali che possano essere fonte di contaminazione per i circuiti integrati nel corpo 2, potendo essi alterare il loro buon funzionamento, come noto si possono usare dei materiali, come ad esempio il Nitruro di Tantalio (TaN), che facciano da barriera e blocchino tale fenomeno di contaminazione. Ad esempio, può essere presente uno strato di barriera (non mostrato in alcuna delle figure allegate) fra la regione conduttiva 11 e la regione isolante 12, contattando anche la regione drogata 20.
Al termine del processo, si à ̈ dunque realizzata la via passante 10 di materiale conduttore, isolata dal substrato 3 lateralmente tramite la regione di isolamento 11 e verticalmente tramite la stessa regione di isolamento 11 e, limitatamente alla porzione centrale localizzata, tramite la giunzione PN formata tra la regione drogata 20 e lo stesso substrato 3; in particolare, la via passante 10 risulta collegata in serie ad un diodo a semiconduttore (formato dalla giunzione tra la regione drogata 20 ed il substrato 3), posto a diretto contatto della sporgenza verticale 30 in corrispondenza della sua estremità inferiore 10b nel substrato 3.
Come illustrato in precedenza nella figura 7, al termine della realizzazione della via passante 10, possono essere cresciuti uno o più strati del multistrato 5 al di sopra della sua estremità superiore 10a, nel caso in cui la stessa estremità superiore 10a non sia destinata a contattare le piazzole di contatto 6 in corrispondenza della superficie anteriore 5a dello stesso multistrato 5 ed in generale della superficie esterna del corpo 2.
Una seconda forma di realizzazione del processo di fabbricazione differisce dalla suddetta prima forma di realizzazione per il fatto di non prevedere alcuna fase di mascheratura e di attacco per la realizzazione della via passante 10 e della relativa struttura microelettromeccanica sepolta 18.
In dettaglio, in una fase iniziale del processo, mostrata nelle figure 13a, 13b, anche lo scavo (o trincea, o foro) 36 viene realizzato per asportazione di materiale mediante il fascio laser 40, opportunamente focalizzato e indirizzato verso il corpo 2 da un opportuno sistema ottico, ad esempio il sistema di lenti 41 (si noti che le pareti interne dello scavo 36 possono risultare in tal caso inclinate rispetto alla direzione verticale z e lo stesso scavo avere una conformazione a tronco di cono, anziché sostanzialmente cilindrica, come nella prima forma di realizzazione). Nuovamente, in seguito alla fase di rimozione selettiva di materiale, può vantaggiosamente essere prevista una fase di pulizia delle superfici scavate per la rimozione di eventuali detriti, ad esempio mediante lavaggio chimico. In una variante si possono usare trattamenti per eliminare eventuali difetti reticolari dovuti all’azione del laser, come ad esempio un attacco chimico o un annealing termico.
Il processo prosegue quindi in maniera del tutto equivalente a quanto già descritto in precedenza per la prima forma di realizzazione; per tale motivo, le fasi successive vengono illustrate con riferimento alle figure 14-18, ma non vengono nuovamente descritte in dettaglio. Si evidenzia soltanto il fatto che, nella fase di processo illustrata in figura 15a, lo stesso fascio laser 40, mediante un’opportuna modifica della configurazione del sistema di lenti 41, può essere vantaggiosamente in grado, di realizzare il foro 39 in corrispondenza del fondo dello scavo 36.
Viene ora descritta una variante realizzativa del sistema di test 1, in particolare relativamente alla via passante 10 ed alla relativa struttura microelettronica sepolta 18; tale variante richiede modifiche al relativo processo di fabbricazione che risulteranno del tutto evidenti ad un esperto del ramo (e che per questo non verranno qui descritte in dettaglio).
In particolare, tale variante prevede la realizzazione, per ciascuna via passante 10 di cui si richiede il test elettrico, di più strutture microelettroniche sepolte 18, in modo tale da ottenere una configurazione ridondante per l’esecuzione dello stesso test elettrico; vantaggiosamente, anche nel caso in cui una o più delle strutture microelettroniche sepolte 18 realizzate risulti difettosa, ad esempio per problemi legati al processo di fabbricazione (ad esempio, a causa delle ridotte dimensioni delle strutture che devono essere realizzate), grazie alla configurazione ridondante risulterà comunque possibile eseguire il test elettrico della via passante 10, con modalità sostanzialmente analoghe a quanto già discusso in precedenza.
In dettaglio, e con riferimento alle figure 19a, 19b, a contatto della estremità inferiore 10b della via passante, nuovamente indicata con 10, vengono realizzate una pluralità di regioni drogate 20, preferibilmente equidistanti fra loro, nell’esempio illustrato in numero pari a quattro e disposte alle estremità di una croce nel piano orizzontale xy. Lo scavo 36 realizzato nel substrato 3 presenta in tal caso una conformazione ad anello cilindrico, definendo al suo interno una porzione cilindrica del substrato 3, indicata con 45. In particolare, il procedimento di fabbricazione prevede qui la rimozione selettiva di materiale della base 38a del rivestimento isolante 38 al fondo dello scavo 36, in modo da definire un numero di fori 39 pari al numero delle regioni drogate 20. Anche in questo caso, si noti che la forma geometrica dello scavo 36 non à ̈ da considerarsi limitativa.
I vantaggi del sistema di test e del relativo procedimento di fabbricazione emergono in maniera evidente dalla descrizione precedente.
In particolare, si sottolinea nuovamente il fatto che la riduzione delle correnti di saturazione inversa ISdelle giunzioni PN delle strutture microelettroniche sepolte 18 consente di rendere più affidabili le operazioni di test elettrico, riducendo il rischio che la stessa corrente di saturazione inversa ISpossa mascherare la presenza di difetti associati alle vie passanti 10 e/o ai relativi circuiti di test 14 integrati nel corpo 2 di materiale semiconduttore.
Il processo di realizzazione descritto (in particolare, mediante l’utilizzo della tecnica di asportazione laser) risulta particolarmente semplice e veloce, riducendo in particolare il numero di processi di mascheratura e di attacco. A questo riguardo, la seconda forma di realizzazione descritta, che prevede la totale assenza di processi di mascheratura per la realizzazione delle vie passanti 10 e delle relative strutture di test, può risultare più vantaggiosa nel caso in cui il numero di vie passanti 10 da realizzare per ciascun die non sia eccessivamente elevato (caso in cui la prima forma di realizzazione, con l’associata singola fase di mascheratura e di attacco per la realizzazione iniziale degli scavi 36 può invece risultare maggiormente vantaggiosa).
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, la struttura microelettronica sepolta 18 del circuito di test 14 può variare rispetto a quanto sin qui illustrato (in ogni caso comprendendo almeno una regione drogata 20 interposta tra la via passante 10 da testare ed il substrato 3, in modo da definire una giunzione a semiconduttore che ne assicuri, tramite un’opportuna polarizzazione, l’isolamento elettrico in determinate condizioni operative). In forme di realizzazione alternative, qui non illustrate, tale struttura microelettronica sepolta 18 può ad esempio realizzare un transistore bipolare BJT, di tipo verticale o laterale.
Inoltre, il circuito di test 14 secondo la presente invenzione può essere configurato per valutare ulteriori parametri elettrici delle vie passanti 10; ad esempio, può essere valutato l’isolamento elettrico dal substrato 3 in cui sono integrate, per rilevare la presenza di leakage verso lo stesso substrato 3. In tal caso, il circuito di test 14 può essere ad esempio configurato in modo da consentire l’applicazione di una tensione di test ai capi del diodo a semiconduttore della struttura microelettronica sepolta 18, tale da polarizzarlo in condizione inversa, ed in modo da rilevare l’entità delle perdite verso il substrato 3.
Claims (15)
- RIVENDICAZIONI 1. Procedimento di fabbricazione di un sistema di test (1) configurato in modo da eseguire un test elettrico di almeno una via passante (10) estendentesi lungo una direzione verticale (z) almeno in parte attraverso un substrato (3) di un corpo (2) includente materiale semiconduttore, detto procedimento comprendendo la fase di integrare un circuito elettrico di test (14) in detto corpo (2), accoppiato elettricamente a detta via passante (10) e ad elementi di collegamento elettrico (6) portati da detto corpo (2) per il collegamento elettrico verso l’esterno, detto circuito elettrico di test (14) essendo configurato in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta via passante (10) attraverso detti elementi di collegamento elettrico (6) ed includendo una struttura microelettronica sepolta (18) integrata in detto substrato (3) in modo tale da definire un percorso elettrico tra detti elementi di collegamento elettrico (6) e detta via passante (10) all’interno di detto substrato (3); in cui detta fase di integrare comprende le fasi di: - realizzare almeno uno scavo (36) attraverso detto corpo (2); - formare almeno una prima regione drogata sepolta (20) di detta struttura microelettronica sepolta (18) sul fondo di detto scavo (36), avente drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) una giunzione a semiconduttore, definente detto percorso elettrico quando polarizzata direttamente; e - riempire detto scavo (36) almeno in parte con una regione conduttiva (11) in modo tale da formare detta prima via passante (10) avente una prima estremità (10b) sepolta all’interno di detto substrato (3) e non accessibile dall’esterno di detto corpo (2), almeno in parte a contatto di detta prima regione drogata sepolta (20), caratterizzato dal fatto che detta fase di formare almeno una prima regione drogata sepolta (20) comprende formare detta giunzione a semiconduttore avente un’area di giunzione (AD) inferiore all’area di una superficie di detta regione conduttiva (11) in un piano orizzontale (xy) trasversale a detta direzione verticale (z).
- 2. Procedimento secondo la rivendicazione 1, in cui detta area di giunzione (AD) à ̈ compresa tra l’1% ed il 90%, e preferibilmente tra il 5% ed il 50%, dell’area di detta superficie di detta regione conduttiva (11).
- 3. Procedimento secondo la rivendicazione 2, in cui detta area di giunzione (AD) à ̈ pari al 10% dell’area di detta superficie di detta regione conduttiva (11).
- 4. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, in cui detta fase di integrare comprende: formare all’interno di detto scavo (36) un rivestimento (38) di materiale isolante; e rimuovere in maniera localizzata detto materiale isolante sul fondo di detto scavo (36), in modo da creare almeno un primo foro (39) attraverso detto rivestimento (38); ed in cui detta fase di formare almeno una prima regione drogata sepolta (20) comprende introdurre atomi droganti attraverso detto primo foro (39).
- 5. Procedimento secondo la rivendicazione 4, in cui la fase di rimuovere in maniera localizzata comprende indirizzare un fascio laser (40) all’interno di detto scavo (36), e focalizzare detto fascio laser (40) mediante un apparato di focalizzazione (41) per l’asportazione selettiva di detto materiale isolante e la creazione di detto primo foro (39).
- 6. Procedimento secondo la rivendicazione 5, in cui la fase di realizzare almeno uno scavo (36) comprende utilizzare detto fascio laser (40) per scavare una porzione superficiale di detto substrato (3); ed in cui la fase di rimuovere in maniera localizzata comprende modificare la focalizzazione di detto fascio laser (40) mediante detto apparato di focalizzazione (41), in seguito alla fase di scavare detta porzione superficiale di detto substrato (3).
- 7. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, comprendente formare ulteriori regioni drogate sepolte (20) sul fondo di detto scavo (36), aventi drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) ulteriori giunzioni a semiconduttore, ciascuna essendo singolarmente atta a definire detto percorso elettrico quando polarizzata direttamente.
- 8. Procedimento secondo la rivendicazione 7, in cui detto scavo (36) ha una conformazione ad anello, ed in cui dette regioni drogate sepolte (20) sono disposte equidistanti fra loro in detto piano orizzontale (xy).
- 9. Sistema di test (1) configurato in modo da eseguire un test elettrico di almeno una via passante (10) estendentesi lungo una direzione verticale (z) almeno in parte attraverso un substrato (3) di un corpo (2) includente materiale semiconduttore, comprendente un circuito elettrico di test (14) integrato in detto corpo (2), accoppiato elettricamente a detta via passante (10) e a elementi di collegamento elettrico (6) portati da detto corpo (2) per il collegamento elettrico verso l’esterno, detto circuito elettrico di test (14) essendo configurato in modo tale da consentire il rilevamento di almeno un parametro elettrico di detta via passante (10) attraverso detti elementi di collegamento elettrico (6) ed includendo una struttura microelettronica sepolta (18) integrata in detto substrato (3) in modo tale da definire un percorso elettrico tra detti elementi di collegamento elettrico (6) e detta via passante (10) all’interno di detto substrato (3); in cui detta struttura microelettronica sepolta (18) comprende almeno una prima regione drogata sepolta (20) almeno in parte a contatto con una prima estremità (10b) di detta via passante (10) sepolta all’interno di detto substrato (3) e non accessibile dall’esterno di detto corpo (2), detta prima regione drogata sepolta (20) avendo drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) una giunzione a semiconduttore, atta a definire detto percorso elettrico quando polarizzata direttamente, caratterizzato dal fatto che detta giunzione a semiconduttore ha un’area di giunzione (AD) inferiore all’area di una superficie di detta regione conduttiva (11) in un piano orizzontale (xy) trasversale a detta direzione verticale (z).
- 10. Sistema secondo la rivendicazione 9, in cui detta area di giunzione (AD) à ̈ compresa tra l’1% ed il 90%, preferibilmente tra il 5% ed il 50%, dell’area di detta superficie di detta regione conduttiva (11).
- 11. Sistema secondo la rivendicazione 11, in cui detta area di giunzione (AD) à ̈ pari al 10% dell’area di detta superficie di detta regione conduttiva (11).
- 12. Sistema secondo una qualsiasi delle rivendicazioni 9-11, in cui detta via passante (10) comprende una regione centrale (11) di materiale conduttore ed un rivestimento isolante (12) disposto in modo da separare detta regione centrale (11) da detto substrato (3) lateralmente in maniera completa, ed inferiormente ad eccezione di almeno una prima regione in cui una sporgenza (30) di detta via passante (10) attraversa detto rivestimento isolante (12) e contatta detta prima regione drogata sepolta (20).
- 13. Sistema secondo la rivendicazione 12, in cui detta prima regione drogata sepolta (20) si estende al di sotto di detta sporgenza (30), e lateralmente in parte al di sotto di una porzione di base (38a) di detto rivestimento isolante (12).
- 14. Sistema secondo una qualsiasi delle rivendicazioni 9-13, in cui detta struttura microelettronica sepolta (18) comprende ulteriori regioni drogate sepolte (20), ciascuna almeno in parte a contatto con detta prima estremità (10b) di detta via passante (10) e avente drogaggio opposto rispetto a detto substrato (3) in modo tale da formare con detto substrato (3) una rispettiva giunzione a semiconduttore, atta a definire detto percorso elettrico quando polarizzata direttamente.
- 15. Sistema secondo una qualsiasi delle rivendicazioni 9-14, in cui detta struttura microelettronica sepolta (18) definisce almeno uno tra: un diodo a semiconduttore collegato in serie a detta via passante (10) lungo detto percorso elettrico; un transistore, laterale o verticale, di cui detta regione drogata sepolta (20) costituisce un terminale di conduzione di corrente.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000294A ITTO20120294A1 (it) | 2012-04-03 | 2012-04-03 | Sistema perfezionato di test elettrico di vie passanti nel silicio (tsv-through silicon vias) e relativo procedimento di fabbricazione |
| CN2013201925871U CN203312265U (zh) | 2012-04-03 | 2013-04-02 | 测试系统 |
| CN201310121979.3A CN103367246B (zh) | 2012-04-03 | 2013-04-02 | 用于硅通孔(tsv)的电测试的改进系统以及对应的制造工艺 |
| US13/855,321 US9478470B2 (en) | 2012-04-03 | 2013-04-02 | System for electrical testing of through-silicon vias (TSVs), and corresponding manufacturing process |
| CN201710931764.6A CN107845623B (zh) | 2012-04-03 | 2013-04-02 | 用于硅通孔的电测试的改进系统以及对应的制造工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT000294A ITTO20120294A1 (it) | 2012-04-03 | 2012-04-03 | Sistema perfezionato di test elettrico di vie passanti nel silicio (tsv-through silicon vias) e relativo procedimento di fabbricazione |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ITTO20120294A1 true ITTO20120294A1 (it) | 2013-10-04 |
Family
ID=46178699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT000294A ITTO20120294A1 (it) | 2012-04-03 | 2012-04-03 | Sistema perfezionato di test elettrico di vie passanti nel silicio (tsv-through silicon vias) e relativo procedimento di fabbricazione |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9478470B2 (it) |
| CN (3) | CN203312265U (it) |
| IT (1) | ITTO20120294A1 (it) |
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2012
- 2012-04-03 IT IT000294A patent/ITTO20120294A1/it unknown
-
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- 2013-04-02 CN CN2013201925871U patent/CN203312265U/zh not_active Withdrawn - After Issue
- 2013-04-02 CN CN201710931764.6A patent/CN107845623B/zh active Active
- 2013-04-02 CN CN201310121979.3A patent/CN103367246B/zh active Active
- 2013-04-02 US US13/855,321 patent/US9478470B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN107845623B (zh) | 2021-09-28 |
| US9478470B2 (en) | 2016-10-25 |
| CN103367246B (zh) | 2017-11-03 |
| CN203312265U (zh) | 2013-11-27 |
| CN103367246A (zh) | 2013-10-23 |
| US20130256661A1 (en) | 2013-10-03 |
| CN107845623A (zh) | 2018-03-27 |
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