CN105206600B - 半导体测试结构 - Google Patents

Abstract

一种半导体测试结构，第二测试金属层围绕若干穿硅通孔结构设置，该些穿硅通孔一端连接第一测试金属层，第一测试金属层与第二测试金属层位于半导体衬底的同一表面，将第一测试金属层连接成一整体。利用将多个穿硅通孔结构的第一测试金属层连接成一整体，某个穿硅通孔结构处的第一测试金属层扭曲变形会引起更多穿硅通孔结构处的第一测试金属层扭曲变形，即上述扭曲变形的形变量被放大，易造成更多穿硅通孔内的导电材料无法被绝缘层隔绝而向半导体衬底中扩散，此时，在穿硅通孔结构两端施加测试电压，则在第一测试金属层与第二测试金属层之间很容易检测到电流，上述电流为漏电流，即采用上述测试结构，性能不可靠的穿硅通孔结构很容易被检出。

Description

半导体测试结构

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构。

背景技术

随着半导体技术的不断发展，目前半导体器件的特征尺寸已经变得非常小，因而希望在二维的封装结构中增加半导体器件的数量变得越来越困难。针对上述问题，现有提出一种三维封装技术，以提高芯片的集成度。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Packing Stacking)以及基于穿硅通孔(Through SiliconVia，TSV)的三维堆叠。其中，利用穿硅通孔的三维堆叠具有以下三个优点：1)高密度集成；2)大幅地缩短电互连的长度，从而可以很好解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；3)利用穿硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因而，利用穿硅通孔堆叠结构的技术日益成为一种较为流行的芯片封装技术。

芯片结构中，为防止相邻穿硅通孔结构之间出现漏电流，造成干扰，在穿硅通孔内填充导电材料时，先在侧壁形成绝缘材料。然而，在芯片制作过程中，会涉及多个退火步骤，这造成穿硅通孔结构及半导体衬底需承受一定温度，而穿硅通孔内填充的导电材料，例如铜，与半导体衬底材质，例如硅的热膨胀系数相差较大，例如铜的热膨胀系数为16ppm/℃，硅的热膨胀系数为3ppm/℃，这造成两者之间具有较大应力差异，上述应力差异传递给绝缘层时，易造成绝缘层扭曲变形，电绝缘性能变差，甚至破裂，导电材料会扩散入半导体衬底或层间介质层(ILD)中，相应造成相邻穿硅通孔结构之间出现漏电流或半导体衬底表面的第一金属层图案(M1)之间可靠性变差，这都造成芯片性能不可靠，进而造成封装结构的性能不可靠。此外，由于穿硅通孔一般深度较深，达到几百纳米甚至几千纳米，加之深宽比较大，因而在其侧壁形成绝缘层时，无法保证厚度均一，甚至无法保证侧壁全部被覆盖，这进一步造成绝缘层在扭曲变形时性能变差、易破裂，进而造成芯片封装结构在工作过程中，性能不可靠。

有鉴于此，实有必要提供一种半导体测试结构，对穿硅通孔结构的性能进行测试，从而使得有缺陷的芯片在进入后续制程前被挑选出并淘汰，并对工艺进行调整，有利于提高最终芯片的成品率。

发明内容

本发明解决的问题是如何准确获取穿硅通孔结构的可靠性。

为解决上述问题，本发明提供一种半导体测试结构，包括：

半导体衬底，具有相对的第一表面与第二表面，所述第一表面形成有第一测试金属层与第二测试金属层，所述第二测试金属层围绕所述第一测试金属层设置，所述第二表面至少形成有第一导电金属层；

形成在所述半导体衬底内的多个穿硅通孔结构，所述穿硅通孔结构包括：侧壁设置的绝缘层以及内部填充满的导电材料，每个所述穿硅通孔结构的一端与第一测试金属层连接，另一端与第一导电金属层连接，每个穿硅通孔结构对应的第一测试金属层连接成一整体；

可选地，所述第一测试金属层与第二测试金属层之间无层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流。

可选地，所述第一测试金属层与第二测试金属层之间填充有层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流以及所述层间介质层的漏电流。

可选地，所述测试电压为固定电压或电压逐渐增大的斜坡电压。

可选地，所述半导体测试结构还包括：形成于半导体衬底所述第二表面的第二导电金属层，所述第二测试金属层与第二导电金属层之间具有穿硅通孔结构。

可选地，所述第二测试金属层与第二导电金属层之间具有多个穿硅通孔结构，每个穿硅通孔结构与一个第二导电金属层相连。

可选地，所述半导体测试结构还包括：

第一测试焊垫，与所述第一测试金属层电连接；

第二测试焊垫，与所述第二测试金属层电连接。

可选地，所述第一表面为半导体衬底的正面，所述第二表面为半导体衬底的背面。

可选地，所述第一测试焊垫与所述第一测试金属层位于同一金属层，所述第二测试焊垫与所述第二测试金属层位于同一金属层。

可选地，所述第一测试焊垫位于所述第一测试金属层的上层金属层，两者通过导电插塞连接；所述第二测试焊垫位于所述第二测试金属层的上层金属层，两者通过导电插塞连接。

可选地，所述第一导电金属层为再分布层。

可选地，所述第二导电金属层为再分布层。

可选地，所述第一测试金属层与所述半导体衬底之间形成有扩散阻挡层，所述第二测试金属层与所述半导体衬底之间形成有扩散阻挡层。

可选地，所述穿硅通孔侧壁的绝缘层与其内填充的导电材料之间具有扩散阻挡层。

与现有技术相比，本发明的技术方案具有以下优点：1)第二测试金属层围绕若干穿硅通孔结构设置，该些穿硅通孔一端连接第一测试金属层，第一测试金属层与第二测试金属层位于半导体衬底的同一表面，将第一测试金属层连接成一整体。由于在制作过程中，会涉及退火工艺，穿硅通孔内填充的导电材料与半导体衬底材质的热膨胀程度不同，造成与该导电材料连接的第一测试金属层扭曲变形、绝缘层对导电材料与半导体衬底的隔绝性变差，将多个穿硅通孔的第一测试金属层在整体上连接，上述扭曲变形的形变量会被放大，易造成更多穿硅通孔内的导电材料无法被绝缘层隔绝而向半导体衬底中扩散，此时，若在穿硅通孔结构两端施加测试电压，则在第一测试金属层与第二测试金属层之间很容易检测到电流，上述电流为漏电流，即性能不可靠的穿硅通孔结构很容易被检出。

2)可选方案中，所述第一测试金属层与第二测试金属层之间可以a)填充有层间介质层，也可以b)无层间介质层。对于b)方案，第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层之间所获取的电流为该多个穿硅通孔结构的漏电流。对于a)方案，第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层之间所获取的电流不仅为该多个穿硅通孔结构的漏电流，也可能是第一测试金属层与第二测试金属层之间的层间介质层的漏电流。

附图说明

图1是本发明一个实施例中的半导体测试结构的俯视图；

图2是沿图1中的A-A直线的剖视图；

图3是图2中穿硅通孔内的导电材料与半导体衬底膨胀系数不匹配造成的一种穿硅通孔结构缺陷的示意图；

图4是本发明另一个实施例中的半导体测试结构的剖视图；

图5是图4中的穿硅通孔内的导电材料与半导体衬底膨胀系数不匹配造成的一种穿硅通孔结构缺陷以及层间介质层缺陷的示意图；

图6是本发明再一个实施例中的半导体测试结构的俯视图；

图7是沿图6中的C-C直线的剖视图；

图8是图7中穿硅通孔内的导电材料与半导体衬底膨胀系数不匹配造成的一种穿硅通孔结构缺陷的示意图；

图9是本发明又一个实施例中的半导体测试结构的俯视图。

具体实施方式

如背景技术中所述，由于制作过程中的退火等高温工艺，穿硅通孔内填充的导电材料的热膨胀系数与半导体衬底的热膨胀系数相差较大，这会造成穿硅通孔侧壁的绝缘层性能不可靠，从而造成穿硅通孔结构性能不可靠。为解决上述问题，本发明采用：第二测试金属层围绕若干穿硅通孔结构设置，该些穿硅通孔一端连接第一测试金属层，第一测试金属层与第二测试金属层位于半导体衬底的同一表面，将每个穿硅通孔对应的第一测试金属层连接成一整体。利用将多个穿硅通孔结构的第一测试金属层连接成一整体，某个穿硅通孔结构处的第一测试金属层扭曲变形会引起作为整体的第一测试金属层更多区域扭曲变形，即上述扭曲变形的形变量会被放大，易造成更多穿硅通孔内的导电材料无法被绝缘层隔绝而向半导体衬底中扩散，此时，在穿硅通孔结构两端施加测试电压，则在第一测试金属层与第二测试金属层之间很容易检测到电流，上述电流为漏电流，即采用上述测试结构，性能不可靠的穿硅通孔结构很容易被检出。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1所示为本发明一个实施例中的半导体测试结构的俯视图。图2是沿图1中的A-A直线的剖视图。图3是穿硅通孔内的导电材料与半导体衬底膨胀系数不匹配造成的一种穿硅通孔结构缺陷的示意图。

结合如图1与图2所示，半导体测试结构包括：

半导体衬底1，具有相对的正面10与背面20，正面10形成有第一测试金属层2与第二测试金属层3，第二测试金属层3围绕第一测试金属层2设置，背面20形成有第一导电金属层4；

形成在半导体衬底1内的四个穿硅通孔结构5，穿硅通孔结构5包括：侧壁设置的绝缘层51以及内部填充满的导电材料52，每个穿硅通孔结构5的一端与第一测试金属层2连接，另一端与第一导电金属层4连接，每个穿硅通孔结构5对应的第一测试金属层2连接成一整体。

一个实施例中，半导体衬底1的材质为硅或绝缘体上硅(SOI)。第一测试金属层2与第二测试金属层3为金属互连结构的金属线图案，材质例如为铜、铝等，第一导电金属层4为再分布层，材质为铜或铝等。穿硅通孔侧壁设置的绝缘层51的材质为二氧化硅，内部填充满的导电材料52材质为铜。其它实施例中，上述各结构的材质也可以为现有的材质。

本实施例中，穿硅通孔结构5的数目为四个，其它实施例中，也可以为其它数目，两个以上即可。每个穿硅通孔结构5分别连接一个第一导电金属层4，但多个穿硅通孔结构5共同连接一块第一测试金属层2。此外，第二测试金属层3围绕第一测试金属层2设置中的围绕为：第二测试金属层3至少在三边包住第一测试金属层2，本实施例中第二测试金属层3为四边包住的非闭合结构，其它实施例中，也可以为四边包住的闭合结构。

穿硅通孔结构5在制作过程中，由于退火等高温工艺，造成内部填充的导电材料52，例如为铜，与周围的半导体衬底硅1热膨胀，前者的热膨胀系数远大于后者，造成铜向外涌出。一种结果，如图3所示，穿硅通孔结构5相连的第一测试金属层2向上拱起，绝缘层51与第一测试金属层2之间造成间隙，铜通过上述间隙沿B方向扩散入半导体衬底硅1中。具有上述铜泄露的测试结构在测试时，将第一导电金属层4接地，第一测试金属层2施加测试电压V，例如为固定电压5V时，穿硅通孔结构5通电，此时，将探针的两针脚固定在第一测试金属层2与第二测试金属3，由于第二测试金属3围绕第一测试金属层2设置，因而所测两者之间的电流不为0，即该穿硅通孔结构5引起了漏电流。

可以理解的是，对于第一测试金属层2只与一个穿硅通孔结构5相连的情况，当该个穿硅通孔结构5处的第一测试金属层2向上拱起时，只造成该穿硅通孔结构5内的铜向外泄露，此时第一测试金属层2与第二测试金属3所测的漏电流较小。而本发明中，上述多个穿硅通孔结构5相连的第一测试金属层2为一整体，即多个穿硅通孔结构5与同一较大块第一测试金属层2相连，当某个穿硅通孔结构5处的第一测试金属层2向上拱起时，会引起其它穿硅通孔结构5处的第一测试金属层2也向上拱起，造成其它穿硅通孔结构5的绝缘层51与第一测试金属层2之间也存在间隙，铜通过多个间隙扩散入半导体衬底硅1中，放大了该某个硅通孔结构5的不可靠性。此时，第一测试金属层2与第二测试金属3所测的漏电流也较大，即具有缺陷的硅通孔结构5易被检出。

为有效检测出具有缺陷的穿硅通孔结构5，如图1所示，穿硅通孔结构5与第二测试金属层3边缘(最靠近穿硅通孔结构5的边缘)之间的距离L₁的范围为设计允许的最小距离～20倍设计允许最小距离，一个实施例中，上述范围为0.5um～100um。

本实施例的半导体测试结构也可以用于绝缘层51的与时间相关电介质击穿(TimeDependent Dielectric Breakdown，TDDB)，又叫经时性介电层击穿。具体地，将第一导电金属层4接地，第一测试金属层2施加测试电压V，例如为固定电压5V，测试经过多长时间第一测试金属层2与第二测试金属层3之间出现超过规定的漏电流，上述时间即为绝缘层51的击穿时间。

本实施例中，第一测试金属层2与第二测试金属3形成在半导体衬底1的正面10，第一导电金属层4形成在半导体衬底1的背面20，其它实施例中，也可以第一测试金属层2与第二测试金属3形成在半导体衬底1的背面20，第一导电金属层4形成在半导体衬底1的正面10，上述结构不影响对穿硅通孔结构5的缺陷的检测。

图4所示为本发明另一个实施例中的半导体测试结构的剖视图。可以看出，与图1与图2中的实施例大致相同，区别在于，第一测试金属层2与第二测试金属层3之间填充有层间介电层6。可以理解的是，对于上述结构，穿硅通孔结构5内的导电材料铜向外涌出时，不仅扩散到半导体衬底1中，还可能扩散到层间介质层6中，如图5所示。上述测试结构在测试时，将第一导电金属层4接地，第一测试金属层2施加测试电压V，将探针的两针脚固定在第一测试金属层2与第二测试金属3，测两者之间的电流不为0，即该穿硅通孔结构5与层间介质层6引起了漏电流。即上述结构可以用于穿硅通孔结构5与层间介质层6的缺陷的检测。

需要说明的是，上述实施例中，也可以在第一测试金属层2、第二测试金属层3分别与半导体衬底1之间设置扩散阻挡层(未图示)，材质例如为Ta/TaN。可以理解的是，具有扩散阻挡层时，穿硅通孔结构5内填充的铜的涌出造成第一测试金属2向上拱起，也会引起第一测试金属2或扩散阻挡层，与绝缘层51之间产生间隙，铜会扩散入半导体衬底1或层间介质层6中。

此外，穿硅通孔结构5中，绝缘层51与其内填充的导电材料52之间也可以设置扩散阻挡层(未图示)，材质例如为Ta/TaN。可以理解的是，侧壁具有扩散阻挡层时，穿硅通孔结构5内填充的铜的涌出造成第一测试金属2向上拱起，也会引起第一测试金属2，与绝缘层51以及扩散阻挡层之间产生间隙，铜会扩散入半导体衬底1或层间介质层6中。

本实施例的半导体测试结构也可以用于绝缘层51与层间介质层6的经时性介电层击穿的测试。具体地，将第一导电金属层4接地，第一测试金属层2施加测试电压V，例如为固定电压5V，测试经过多长时间第一测试金属层2与第二测试金属层3之间出现超过规定的漏电流，上述时间即为绝缘层51与层间介质层6的击穿时间。

此外，上述结构也可以用来测量绝缘层51与层间介质层6的击穿电压。具体地，将第一导电金属层4接地，第一测试金属层2施加测试电压V，例如电压逐渐增大的斜坡电压(Vramp)，测试何种电压下第一测试金属层2与第二测试金属层3之间出现超过规定的漏电流，上述电压即为绝缘层51与层间介质层6的击穿电压。

图6所示为本发明再一个实施例中的半导体测试结构的俯视图。图7是沿图6中的C-C直线的剖视图。图8是图7中穿硅通孔内的导电材料与半导体衬底膨胀系数不匹配造成的一种穿硅通孔结构缺陷的示意图。

可以看出，与图1与图2中的实施例大致相同，区别在于，半导体测试结构还包括：形成于半导体衬底背面20的第二导电金属层7，第二测试金属层3与第二导电金属层7之间具有穿硅通孔结构5。

本实施例中，如图6所示，第二测试金属层3与第二导电金属层7之间的穿硅通孔结构5为18个，其它实施例中，也可以为其它数目，至少为一个。

穿硅通孔结构5在制作过程中，由于退火等高温工艺，造成内部填充的导电材料52，例如为铜，与周围的半导体衬底硅1热膨胀，前者的热膨胀系数远大于后者，造成铜向外涌出。一种结果，如图8所示，穿硅通孔结构5相连的第一测试金属层2向上拱起，绝缘层51不但与第一测试金属层2之间造成间隙，铜通过上述间隙沿B方向扩散入半导体衬底硅1中，绝缘层51还可能在半导体衬底1的某一深度处变薄甚至断裂，铜通过上述间隙沿D方向扩散入半导体衬底硅1中。上述测试结构在测试时，将第一导电金属层4与第二导电金属层7接地，第一测试金属层2施加测试电压V，例如为固定电压5V时，穿硅通孔结构5通电，此时，将探针的两针脚固定在第一测试金属层2与第二测试金属3测两者之间的电流不为0，上述电流不但可能是该穿硅通孔结构5在半导体衬底正面10部分造成的铜泄露引起的漏电流，由于第二测试金属3与其连接的穿硅通孔结构5内的导电材料52等电势，因而第一测试金属层2与第二测试金属3两者之间所测电流也有可能是半导体衬底1某一深度处的绝缘层51变薄甚至断裂造成的铜泄露所引起的漏电流。

可以理解的是，第二测试金属层3与第二导电金属层7之间的穿硅通孔结构5数目较多时，易检测出半导体衬底1某一深度处的绝缘层51引起的铜泄露。

需要说明的是，半导体衬底1某一深度处的绝缘层51引起的铜泄露除了是导电材料52热膨胀引起的，也有可能是由于穿硅通孔深度较大，一般深宽比大于10，在内侧壁形成绝缘层51时，该绝缘层51的覆盖性不好，部分区域较薄甚至未被覆盖到引起的。

图9所示为本发明又一个实施例中的半导体测试结构的俯视图。可以看出，该测试结构与图1、图2中的半导体测试结构大致相同，区别在于，所述半导体测试结构还包括：

第一测试焊垫8，与第一测试金属层2在同一层，且两者之间电连接；

第二测试焊垫9，与第二测试金属层3在同一层，且两者之间电连接。

在测试过程中，第一测试金属层2上电压通过第一测试焊垫8施加，第一测试金属层2与第二测试金属层3之间的电流也通过第一测试焊垫8与第二测试焊垫9两者测量。

其它实施例中，第一测试焊垫8、第二测试焊垫9也可以位于第一测试金属层2、第二测试金属层3的上层或上几层金属层，第一测试焊垫8通过导电插塞甚至几层金属互连结构与第一测试金属层2电连接，第二测试焊垫9通过导电插塞甚至几层金属互连结构与第二测试金属层3电连接。

本发明采用递进式写法，后一实施例仅描述与前一实施例的不同之处，因而，后一实施例中的相同或相似结构请参照前一实施例的相同或相似结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体测试结构，其特征在于，包括：

半导体衬底，具有相对的第一表面与第二表面，所述第一表面形成有第一测试金属层与第二测试金属层，所述第二测试金属层围绕所述第一测试金属层设置，所述第二表面至少形成有第一导电金属层；

形成在所述半导体衬底内的多个穿硅通孔结构，所述穿硅通孔结构包括：侧壁设置的绝缘层以及内部填充满的导电材料，每个所述穿硅通孔结构的一端与第一测试金属层连接，另一端与第一导电金属层连接，每个穿硅通孔结构对应的第一测试金属层连接成一整体。

2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试金属层与第二测试金属层之间无层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流。

3.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试金属层与第二测试金属层之间填充有层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流以及所述层间介质层的漏电流。

4.根据权利要求2或3所述的半导体测试结构，其特征在于，所述测试电压为固定电压或电压逐渐增大的斜坡电压。

5.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：形成于半导体衬底所述第二表面的第二导电金属层，所述第二测试金属层与第二导电金属层之间具有穿硅通孔结构。

6.根据权利要求5所述的半导体测试结构，其特征在于，所述第二测试金属层与第二导电金属层之间具有多个穿硅通孔结构，每个穿硅通孔结构与一个第二导电金属层相连。

7.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括：

第一测试焊垫，与所述第一测试金属层电连接；

第二测试焊垫，与所述第二测试金属层电连接。

8.根据权利要求7所述的半导体测试结构，其特征在于，所述第一表面为半导体衬底的正面，所述第二表面为半导体衬底的背面。

9.根据权利要求8所述的半导体测试结构，其特征在于，所述第一测试焊垫与所述第一测试金属层位于同一金属层，所述第二测试焊垫与所述第二测试金属层位于同一金属层。

10.根据权利要求8所述的半导体测试结构，其特征在于，所述第一测试焊垫位于所述第一测试金属层的上层金属层，两者通过导电插塞连接；所述第二测试焊垫位于所述第二测试金属层的上层金属层，两者通过导电插塞连接。

11.根据权利要求1所述的半导体测试结构，其特征在于，所述第一导电金属层为再分布层。

12.根据权利要求5所述的半导体测试结构，其特征在于，所述第二导电金属层为再分布层。

13.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试金属层与所述半导体衬底之间形成有扩散阻挡层，所述第二测试金属层与所述半导体衬底之间形成有扩散阻挡层。

14.根据权利要求1所述的半导体测试结构，其特征在于，所述穿硅通孔侧壁的绝缘层与其内填充的导电材料之间具有扩散阻挡层。