CN103137511A - 硅通孔测试结构及对应的测试方法 - Google Patents

Abstract

一种硅通孔测试结构，包括：半导体衬底，位于半导体衬底内的硅通孔，位于所述硅通孔侧壁和底部表面的绝缘层，位于所述绝缘层表面的填充满硅通孔的导电材料；位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区；位于所述半导体衬底表面的介质层，位于所述介质层表面的金属互连层，所述硅通孔中的导电材料与第一金属互连层电学连接，所述重掺杂区与第二金属互连层电学连接，且所述硅通孔中的导电材料与重掺杂区电学隔离。当偏置电压施加在硅通孔的导电材料和重掺杂区两端，既可以通过测量两者之间是否有漏电流来判断绝缘层是否完整，又可以通过测量两者之间的电容值来判断硅通孔的深度是否达到标准值，一举两得，且测试过程简单方便。

Description

硅通孔测试结构及对应的测试方法

技术领域

本发明涉及半导体测试技术，特别涉及一种硅通孔测试结构及对应的测试方法。

背景技术

随着半导体技术不断发展，目前半导体器件的特征尺寸已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成；(2)大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；(3)利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因此，所述利用硅通孔互连结构的三维堆叠技术日益成为一种较为流行的芯片封装技术。

但是由于硅通孔的深度一般会达到几百纳米至几千纳米，所述硅通孔侧壁和表面还形成有绝缘层，在所述绝缘层表面的硅通孔内填充满导电材料。当利用干法刻蚀工艺刻蚀大深宽比的硅通孔时，很难精确的判断刻蚀的硅通孔的深度，且在形成绝缘层时，由于硅通孔的深度大，所述形成的绝缘层有可能完整性不佳，位于硅通孔侧壁的绝缘层薄膜厚薄不均，甚至有些区域未形成有绝缘层，使得所述绝缘层的绝缘性能变差，导致最终形成的硅通孔的可靠性和成品率降低。

因此，半导体制造过程中，形成硅通孔后，通常需要对所述硅通孔进行电性测试，以检测出硅通孔的深度是否合格，绝缘层是否有厚薄不均，从而使得有缺陷的芯片在进入后续的制程前被挑选出并淘汰掉，并对工艺进行调整，有利于提高了最后芯片的成品率。公开号为US 2010/0313652 A1的美国专利文献公开了一种测量硅通孔深度的方法，但所述方法需要在硅通孔表面形成一个微流体压力感应装置进行检测，测试结构比较复杂，检测比较繁琐，测试成本较高。

发明内容

本发明解决的问题是提供一种硅通孔测试结构及对应的测试方法，可以有效地测试硅通孔的深度和绝缘层的完整性。

为解决上述问题，本发明实施例提供了一种硅通孔测试结构，包括：

半导体衬底，位于半导体衬底内的硅通孔，位于所述硅通孔侧壁和底部表面的绝缘层，位于所述绝缘层表面的填充满硅通孔的导电材料；

位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区；位于所述半导体衬底表面的介质层，位于所述介质层表面的第一金属互连层和第二金属互连层，所述硅通孔中的导电材料与第一金属互连层电学连接，所述重掺杂区与第二金属互连层电学连接，且所述硅通孔中的导电材料与重掺杂区电学隔离。

可选的，所述重掺杂区围绕硅通孔形成环状。

可选的，当所述硅通孔的导电材料与重掺杂区之间施加偏置电压时，所述靠近硅通孔侧壁和底面的半导体衬底形成耗尽区。

可选的，所述重掺杂区到硅通孔侧壁的距离大于或等于所述耗尽区的宽度。

可选的，所述重掺杂区到硅通孔的侧壁的距离为1微米。

可选的，所述半导体衬底内掺杂有杂质离子。

可选的，所述重掺杂区的掺杂离子的浓度大于所述半导体衬底的掺杂离子的浓度。

可选的，所述重掺杂区的掺杂离子的类型与所述半导体衬底的掺杂离子的类型相同。

可选的，在所述导电材料和绝缘层之间，还形成有扩散阻挡层。

可选的，所述硅通孔位于半导体衬底内，所述金属互连层通过第一导电插塞与硅通孔的导电材料电学连接。

可选的，所述硅通孔同时贯穿介质层和部分厚度的半导体衬底，使得所述第一金属互连层与硅通孔的导电材料相连接。

本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔表面的绝缘层完整性的测试方法，包括：

提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

检测所述导电材料和重掺杂区之间的漏电流，并将所述漏电流与参考漏电流进行比较，判断硅通孔表面的绝缘层是否完整。

可选的，当检测的漏电流大于参考漏电流，表明所述绝缘层厚薄不均，所述绝缘层的绝缘性能没达到要求，所述硅通孔侧壁和底部表面的绝缘层完整性不佳。

可选的，所述参考漏电流为1pA。

本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔的深度是否合格的测试方法，其特征在于，包括：

提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

检测所述导电材料和重掺杂区之间的电容，获得对应的硅通孔的深度，并将所述测得的硅通孔的深度与标准值进行比较，判断硅通孔的深度是否合格。

可选的，由于所述导电材料和重掺杂区之间的电容和硅通孔深度呈线性关系且正相关，通过检测出所述导电材料和重掺杂区之间的电容，就能对应地获得所述硅通孔深度。

与现有技术相比，本发明实施例具有以下优点：

本发明实施例的硅通孔测试结构将形成环状的重掺杂区设置在硅通孔的周围，利用所述硅通孔测试结构，当偏置电压施加在硅通孔的导电材料和重掺杂区两端，既可以通过测量两者之间是否有漏电流来判断绝缘层是否完整，又可以通过测量两者之间的电容值来判断硅通孔的深度是否达到标准值，一举两得，且所述重掺杂区可以在形成晶体管或其它器件时同时形成，不需要增加工艺步骤，也不需要再形成其他检测结构，结构简单。

利用本发明实施例的硅通孔测试结构测试硅通孔表面的绝缘层完整性，只需要检测所述导电材料和重掺杂区之间的漏电流，并将所述漏电流与参考漏电流进行比较，即可判断硅通孔表面的绝缘层是否完整，测试简单方便。

利用本发明实施例的硅通孔测试结构测试硅通孔的深度是否合格，只需要检测所述导电材料和重掺杂区之间的电容，获得对应的硅通孔的深度，并将所述测得的硅通孔的深度与标准值进行比较，判断硅通孔的深度是否合格，测试简单方便。

附图说明

图1至图3是本发明实施例的硅通孔测试结构的结构示意图；

图4是本发明实施例的利用所述硅通孔测试结构测试硅通孔表面的绝缘层完整性的测试方法的流程示意图；

图5是本发明实施例的利用所述硅通孔测试结构测试硅通孔的深度是否合格的测试方法的流程示意图；

图6是本发明实施例的硅通孔测试结构在检测过程中的结构示意图；

图7是本发明实施例中的导电材料和重掺杂区之间的电容与硅通孔深度两者之间关系的测试结果图。

具体实施方式

由于硅通孔的深度范围通常为几百纳米至几千纳米，而硅通孔的直径又很小，对硅通孔进行刻蚀时，利用常规的刻蚀终点检测系统很难对刻蚀硅通孔的深度进行精确的控制，而如果仅仅通过刻蚀时间进行控制，很可能因为晶圆的不同和刻蚀气体、功率的细微差异导致最终形成的硅通孔的深度与标准值差别很大。在后续工艺中半导体衬底经过化学机械研磨暴露出硅通孔底部时，所述深度与标准值差别很大的硅通孔有可能不能暴露出，使得不同芯片间的电学连接失效。因此，在现有工艺中，当所述硅通孔刻蚀完成后，需要对硅通孔的深度进行检测，不合格的芯片需要报废。虽然公开号为US2010/0313652 A1的美国专利文献公开了一种测量硅通孔深度的方法，但该方法的测试结构比较复杂，检测比较繁琐，测试成本较高，不利于大规模工业应用。

而且为了防止硅通孔中填充的导电材料和半导体衬底发生电学连接，在所述硅通孔侧壁和表面形成有绝缘层。但是由于所述硅通孔深宽比较大，所述通过沉积工艺形成的绝缘层可能厚薄不均，甚至有些区域未形成有绝缘层，使得所述绝缘层的绝缘性能变差，所述硅通孔和半导体衬底之间有漏电流，严重影响最终芯片的电学性能。

为此，发明人经过研究，提出了一种硅通孔测试结构，具体包括：半导体衬底，位于半导体衬底内的硅通孔，位于所述硅通孔侧壁和底部表面的绝缘层，位于所述绝缘层表面的填充满硅通孔的导电材料；位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区；位于所述半导体衬底表面的介质层，位于所述介质层表面的第一金属互连层和第二金属互连层，所述硅通孔中的导电材料与第一金属互连层电学连接，所述重掺杂区与第二金属互连层电学连接，且所述硅通孔中的导电材料与重掺杂区电学隔离。利用所述硅通孔测试结构，当偏置电压施加在硅通孔的导电材料和重掺杂区两端，通过测量两者之间是否有漏电流来判断绝缘层是否完整，通过测量两者之间的电容值来判断硅通孔的深度是否达到标准值，可同时检测两种硅通孔的参数，测试方法简单方便。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例首先提供了一种硅通孔测试结构，请参考图1，为本发明实施例的硅通孔测试结构的剖面结构示意图，包括：半导体衬底100，位于半导体衬底100内的硅通孔，位于所述硅通孔侧壁和底部表面的绝缘层120，位于所述绝缘层120表面的填充满硅通孔的导电材料130；位于所述半导体衬底100内且围绕所述硅通孔设置的重掺杂区140，所述重掺杂区140的表面与半导体衬底100的表面持平；位于所述半导体衬底100表面的介质层200，位于所述介质层200表面的第一金属互连层310和第二金属互连层320，所述硅通孔中的导电材料130与第一金属互连层310电学连接，所述重掺杂区140与第二金属互连层320电学连接，且所述硅通孔中的导电材料130与重掺杂区140电学隔离。

具体的，所述半导体衬底100为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、氮化镓衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底，所述硅衬底内掺杂有杂质离子，为P型离子，如硼离子、铟离子等。在其他实施例中，所述硅衬底中掺杂的离子为N型离子，如磷离子、砷离子等。所述半导体衬底表面还可以形成有半导体器件，如MOS晶体管、电阻、电容等。

所述半导体衬底100内形成有硅通孔，所述硅通孔的横截面积的形状为正方形、长方形、圆形等，在本实施例中，所述硅通孔的横截面积的形状为圆形。所述硅通孔的深度通常为零点几微米至几微米，甚至几十微米，而硅通孔的直径比较小，硅通孔的深宽比很大，利用干法刻蚀很难准确地判断硅通孔的深度，可能导致最终形成的硅通孔的深度与标准值不符。因此，在形成硅通孔后，需要检测所述硅通孔的深度。

在所述硅通孔的侧壁和表面形成有绝缘层120，所述绝缘层的材料为氧化硅、氮化硅、氧化层-氮化层-氧化层(Oxide Nitride Oxide，ONO)的多层结构、氧化铪或氧化铝。所述绝缘层是用来将硅通孔中的导电材料与半导体衬底电学隔离，避免后续利用硅通孔进行电学连接时发生漏电或短路。

在所述绝缘层120表面的硅通孔内填充满导电材料130。所述导电材料130的材料为钨、铜、铝等。在所述导电材料130和绝缘层120之间，还可以形成有扩散阻挡层(未图示)。所述扩散阻挡层既可以防止所述导电材料130扩散进绝缘层120中，影响绝缘层120的绝缘性能，还可以作为导电材料130和绝缘层120的粘结层，防止导电材料130和绝缘层120剥离。所述扩散阻挡层的材料为TaN、TiN、Ta、Ti、TiSiN和WN其中的一种或几种。

在所述硅通孔周围的半导体衬底100内形成重掺杂区140，所述重掺杂区140围绕硅通孔形成环状。请参考图2，为本发明实施例的硅通孔测试结构的俯视结构示意图，在本实施例中，当所述硅通孔的横截面的形状为圆形时，所述重掺杂区140为圆环，且所述圆环到硅通孔的侧壁有一定的距离。在其他实施例中，当所述硅通孔的横截面的形状为正方形、长方形时，所述重掺杂区140为矩形环，所述矩形环到硅通孔的侧壁有一定的距离。由于硅通孔的导电材料130与重掺杂区140之间施加偏置电压时，所述靠近硅通孔侧壁和底面的半导体衬底会形成一定厚度的耗尽区，如果所述重掺杂区140位于耗尽区内，通过硅通孔的导电材料130与重掺杂区140之间测得的电容与硅通孔的深度不成正比，使得最终无法精确地测出硅通孔的深度，因此，所述重掺杂区140到硅通孔的侧壁的距离大于或等于待形成的耗尽区的宽度。所述耗尽区的宽度与半导体衬底的掺杂浓度、施加在硅通孔的导电材料上的偏置电压有关，在本实施例中，所述重掺杂区140到硅通孔的侧壁的距离为1微米。

所述重掺杂区140通过离子注入的工艺在所述半导体衬底100内形成，使得所述重掺杂区140的表面与半导体衬底100的表面持平。所述重掺杂区140的掺杂离子的类型与半导体衬底100的掺杂离子的类型相同，且所述重掺杂区140的掺杂离子的浓度大于所述半导体衬底100的掺杂离子的浓度，使得所述重掺杂区与导电插塞相连接时接触电阻较小。在本实施例中，所述半导体衬底100的掺杂离子为P型离子，所述重掺杂区140的掺杂离子也为P型离子。

在所述半导体衬底100、重掺杂区140表面形成有介质层200，所述介质层200的材料为氧化硅、掺磷硅酸盐玻璃(PSG)、掺硼磷硅酸盐玻璃(BPSG)或低K介质材料。在所述介质层200表面形成有金属互连层，其中，第一金属互连层310与硅通孔的导电材料130电学连接，第二金属互连层320与重掺杂区140电学连接。在本发明实施例中，请参考图1，所述第一金属互连层310通过第一导电插塞210与硅通孔的导电材料130电学连接，所述第二金属互连层320通过第二导电插塞220与重掺杂区140电学连接。所述与重掺杂区140的相连接的金属互连层和与导电材料130相连接的金属互连层电学隔离，使得所述硅通孔中的导电材料130与重掺杂区140电学隔离。

在其他实施例中，请参考图3，所述硅通孔同时贯穿介质层200和部分厚度的半导体衬底100，导电材料130填充满所述硅通孔，使得所述导电材料130与介质层200表面的第一金属互连层310相连接，所述重掺杂区140通过第二导电插塞220与第二金属互连层320电学连接。所述与重掺杂区140的相连接的金属互连层和与导电材料130相连接的金属互连层电学隔离，使得所述硅通孔中的导电材料130与重掺杂区140电学隔离。

由于所述硅通孔测试结构是用来测试半导体制作工艺中形成的硅通孔的深度和绝缘层的绝缘性是否符合标准值，因此，所述硅通孔测试结构中的硅通孔和绝缘层与形成于芯片上的硅通孔和绝缘层在同一工艺中形成，通过检测所述硅通孔测试结构中的硅通孔和绝缘层的性能来获得该半导体工艺形成的硅通孔和绝缘层的性能是否合格，从而对不合格品进行报废，并对工艺进行调整，提高了最终的成品率。

在其他实施例中，在芯片上形成硅通孔、绝缘层、导电材料后，在全部或部分硅通孔周围的半导体衬底内进行离子注入形成重掺杂区，可通过逐个检测所述硅通孔的深度和绝缘层的绝缘性能，可获得该半导体工艺形成的硅通孔和绝缘层是否合格，从而对筛选出不合格品进行报废，并对工艺进行调整，提高了最终的成品率。

本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔表面的绝缘层完整性的测试方法，请参考图4，为所述测试方法的流程示意图，具体包括：

步骤S101，提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

步骤S102，检测所述导电材料和重掺杂区之间的漏电流，并将所述漏电流与参考漏电流进行比较，判断硅通孔表面的绝缘层是否完整。

具体的，提供硅通孔测试结构，由于所述硅通孔测试结构的具体结构已在上述具体实施方式中作了说明，在此不作赘述。在所述硅通孔内的导电材料130和重掺杂区140之间施加偏置电压，检测所述导电材料130和重掺杂区140之间的漏电流，并将所述漏电流与参考漏电流进行比较。由于所述绝缘层的材料为氧化硅、氮化硅、氧化层-氮化层-氧化层的多层结构、氧化铪或氧化铝，当所述绝缘层的完整性保持良好，沉积形成的绝缘层的厚度均匀，所述绝缘层两侧的漏电流很小，通常小于1pA。将1pA作为参考漏电流，当检测的漏电流大于参考漏电流1pA，即表明所述绝缘层厚薄不均，所述绝缘层的绝缘性能没达到要求，所述硅通孔侧壁和底部表面的绝缘层完整性不佳。由于绝缘层的绝缘性能没达到要求会导致所述硅通孔和半导体衬底之间有漏电流，严重影响最终芯片的电学性能，因此需要将检测出的不合格品筛选出，在进入后续的制程前被淘汰掉，提高了最后的成品率，而且利用本发明实施例的硅通孔测试结构只需要在硅通孔的周围形成一个环形的重掺杂区，所述重掺杂区可以在形成晶体管或其它器件时同时形成，不需要增加工艺步骤，也不需要再形成其他检测结构，测试简单方便。

本发明实施例还提供了一种利用所述硅通孔测试结构测试硅通孔的深度是否合格的测试方法，请参考图5，为所述测试方法的流程示意图，具体包括：

步骤S201，提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

步骤S202，检测所述导电材料和重掺杂区之间的电容，获得对应的硅通孔的深度，并将所述测得的硅通孔的深度与标准值进行比较，判断硅通孔的深度是否合格。

具体的，提供硅通孔测试结构，由于所述硅通孔测试结构的具体结构已在上述具体实施方式中作了说明，在此不作赘述。在所述硅通孔内的导电材料130和重掺杂区140之间施加偏置电压。在本发明实施例中，在所述硅通孔内的导电材料130相对应的金属互连层上连接有正电压，将所述重掺杂区140相对应的金属互连层接地，使得所述硅通孔内的导电材料130和重掺杂区140之间施加有正向偏压。请参考图6，由于所述半导体衬底100掺杂的杂质离子为P型离子，所述正向电压使得靠近硅通孔的半导体衬底发生耗尽，形成耗尽区150，所述耗尽区150具有势垒电容。

在其他实施例中，当所述半导体衬底掺杂的离子为N型离子时，将所述重掺杂区相对应的金属互连层连接有正电压，将所述硅通孔内的导电材料相对应的金属互连层接地，使得所述靠近硅通孔的半导体衬底发生耗尽，形成耗尽区。

发明人经过研究发现，请参考图7，所述导电材料130和重掺杂区140之间的电容和硅通孔深度呈线性关系且正相关。由于所述导电材料130和重掺杂区140之间的电容包括绝缘层120两侧的电容和耗尽层150的势垒电容，由于所述绝缘层120两侧形成的电容和耗尽层150的势垒电容都与硅通孔和半导体衬底之间的面积正相关，所述硅通孔和半导体衬底之间的面积包括硅通孔的侧壁的面积和底部的面积，由于硅通孔的深宽比很大，所述硅通孔底部的面积远远小于硅通孔侧壁的面积，因此所述绝缘层120两侧形成的电容和耗尽层150的势垒电容与硅通孔的深度正相关，所述导电材料130和重掺杂区140之间的电容和硅通孔的深度呈线性关系且正相关。因此只要检测出所述导电材料130和重掺杂区140之间的电容，就能对应地获得所述硅通孔的深度，将所述测得的硅通孔的深度与标准值进行比较，从而检测出对应的硅通孔是否合格，将不合格的硅通孔对应的芯片在进入后续的制程前被淘汰掉，提高了最后的成品率。所述标准值为工艺设计时要求的硅通孔的深度。利用本发明实施例的硅通孔测试结构只需要在硅通孔的周围形成一个环形的重掺杂区，所述重掺杂区可以在形成晶体管或其它器件时同时形成，不需要增加工艺步骤，也不需要再形成其他检测结构，测试简单方便。

综上，本发明实施例的硅通孔测试结构将形成环状的重掺杂区设置在硅通孔的周围，利用所述硅通孔测试结构，当偏置电压施加在硅通孔的导电材料和重掺杂区两端，既可以通过测量两者之间是否有漏电流来判断绝缘层是否完整，又可以通过测量两者之间的电容值来判断硅通孔的深度是否达到标准值，一举两得，且所述重掺杂区可以在形成晶体管或其它器件时同时形成，不需要增加工艺步骤，也不需要再形成其他检测结构，结构简单，测试简单方便。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种硅通孔测试结构，其特征在于，包括：

半导体衬底，位于半导体衬底内的硅通孔，位于所述硅通孔侧壁和底部表面的绝缘层，位于所述绝缘层表面的填充满硅通孔的导电材料；

位于所述半导体衬底内且围绕所述硅通孔设置的重掺杂区；位于所述半导体衬底表面的介质层，位于所述介质层表面的第一金属互连层和第二金属互连层，所述硅通孔中的导电材料与第一金属互连层电学连接，所述重掺杂区与第二金属互连层电学连接，且所述硅通孔中的导电材料与重掺杂区电学隔离。

2.如权利要求1所述的硅通孔测试结构，其特征在于，所述重掺杂区围绕硅通孔形成环状。

3.如权利要求1所述的硅通孔测试结构，其特征在于，当所述硅通孔的导电材料与重掺杂区之间施加偏置电压时，所述靠近硅通孔侧壁和底面的半导体衬底形成耗尽区。

4.如权利要求3所述的硅通孔测试结构，其特征在于，所述重掺杂区到硅通孔侧壁的距离大于或等于所述耗尽区的宽度。

5.如权利要求1所述的硅通孔测试结构，其特征在于，所述重掺杂区到硅通孔的侧壁的距离为1微米。

6.如权利要求1所述的硅通孔测试结构，其特征在于，所述半导体衬底内掺杂有杂质离子。

7.如权利要求6所述的硅通孔测试结构，其特征在于，所述重掺杂区的掺杂离子的浓度大于所述半导体衬底的掺杂离子的浓度。

8.如权利要求6所述的硅通孔测试结构，其特征在于，所述重掺杂区的掺杂离子的类型与所述半导体衬底的掺杂离子的类型相同。

9.如权利要求1所述的硅通孔测试结构，其特征在于，在所述导电材料和绝缘层之间，还形成有扩散阻挡层。

10.如权利要求1所述的硅通孔测试结构，其特征在于，所述硅通孔位于半导体衬底内，所述金属互连层通过第一导电插塞与硅通孔的导电材料电学连接。

11.如权利要求1所述的硅通孔测试结构，其特征在于，所述硅通孔同时贯穿介质层和部分厚度的半导体衬底，使得所述第一金属互连层与硅通孔的导电材料相连接。

12.一种利用如权利要求1所述的硅通孔测试结构测试硅通孔表面的绝缘层完整性的测试方法，其特征在于，包括：

提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

检测所述导电材料和重掺杂区之间的漏电流，并将所述漏电流与参考漏电流进行比较，判断硅通孔表面的绝缘层是否完整。

13.如权利要求12所述的硅通孔测试结构的测试方法，其特征在于，当检测的漏电流大于参考漏电流，表明所述绝缘层厚薄不均，所述绝缘层的绝缘性能没达到要求，所述硅通孔侧壁和底部表面的绝缘层完整性不佳。

14.如权利要求13所述的硅通孔测试结构的测试方法，其特征在于，所述参考漏电流为1pA。

15.一种利用如权利要求1所述的硅通孔测试结构测试硅通孔的深度是否合格的测试方法，其特征在于，包括：

提供硅通孔测试结构，在所述硅通孔内的导电材料和重掺杂区之间施加偏置电压；

检测所述导电材料和重掺杂区之间的电容，获得对应的硅通孔的深度，并将所述测得的硅通孔的深度与标准值进行比较，判断硅通孔的深度是否合格。

16.如权利要求15所述的硅通孔测试结构的测试方法，其特征在于，由于所述导电材料和重掺杂区之间的电容和硅通孔深度呈线性关系且正相关，通过检测出所述导电材料和重掺杂区之间的电容，就能对应地获得所述硅通孔深度。

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