CN113611686A - 半导体测试结构及其制造方法、测试方法 - Google Patents

半导体测试结构及其制造方法、测试方法 Download PDF

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CN113611686A CN202110764829.9A CN202110764829A CN113611686A CN 113611686 A CN113611686 A CN 113611686A CN 202110764829 A CN202110764829 A CN 202110764829A CN 113611686 A CN113611686 A CN 113611686A
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付志伟
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Abstract

本发明涉及半导体技术领域，公开了一种半导体测试结构及其制造方法、测试方法。半导体测试结构包括基底，包括半导体衬底以及介质层，所述基底内具有至少两个间隔设置的通孔；硅通孔结构，形成于所述通孔内；至少两个焊盘，分别位于所述硅通孔结构上，所述焊盘靠近所述基底的一侧与所述硅通孔结构相连接。通过设置两个硅通孔结构，从而利用一个硅通孔代替传统绝缘层测试结构中的导电材料层形成电容式测试结构。在制造该半导体测试结构时只需改变掩模板即可，不需要如传统测试结构中一样向衬底嵌入环绕着硅通孔的导电材料层。使用上述半导体测试结构对TSV绝缘层的可靠性进行测试时，制造整个测试结构所需的工艺步骤少，且结构简单、易于测试。

Description

半导体测试结构及其制造方法、测试方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体测试结构及其制造方法、测试方法。
背景技术
TSV是硅通孔(Through Silicon Via)的简称，主要是通过制作穿透芯片或晶圆的垂直电学连接通道，实现芯片或晶圆之间的垂直互连，并起到信号导通、传热和机械支撑的作用，同时大大缩短互连距离，提高封装密度，是三维集成技术中最为关键的技术之一。如今，面临封装密度越来越大，应用场景越来越复杂的情况，TSV的可靠性问题变得越来越严峻。目前关于TSV的可靠性研究，大多集中在TSV的热力学、电迁移、信号完整性等问题上，对于TSV的绝缘层可靠性的研究较少。目前，硅通孔绝缘层测试结构的工艺成本高，结构复杂，且存在潜在TDDB击穿点等问题。
发明内容
基于此，有必要针对目前硅通孔绝缘层测试结构工艺成本高，结构复杂，存在潜在TDDB击穿点的问题，提供一种半导体测试结构及其制造方法、测试方法。
一种半导体测试结构，包括基底，包括半导体衬底以及介质层，所述基底内具有至少两个间隔设置的通孔；硅通孔结构，形成于所述通孔内；至少两个焊盘，分别位于所述硅通孔结构上，所述焊盘靠近所述基底的一侧与所述硅通孔结构相连接。
上述半导体测试结构，通过设置两个硅通孔结构，从而利用一个硅通孔代替传统绝缘层测试结构中的导电材料层形成电容式测试结构。由于本申请提供的半导体测试结构中的衬底部分均为硅通孔的工艺，因此不需要额外增加导电材料层的工艺，从而使得整个结构的工艺步骤大大减少，制造成本也大大降低。使用上述半导体测试结构对TSV绝缘层的可靠性进行测试时，整个测试结构所需的工艺步骤少、结构简单、易于测试，还可以避免出现除硅通孔绝缘层以外存在其他潜在TDDB击穿点的问题。
在其中一个实施例中，所述硅通孔结构包括绝缘层，形成于所述通孔内壁表面；阻挡层，形成于所述绝缘层表面上；金属结构，位于所述阻挡层表面且填充于所述通孔内。
在其中一个实施例中，所述焊盘的形状为圆形，且所述焊盘的直径与所述通孔的直径相同。
在其中一个实施例中，至少两个所述焊盘之间的间隔距离小于预设值。
一种半导体测试结构的制造方法，包括提供基底，所述基底包括半导体衬底以及介质层；在所述基底内形成至少两个间隔设置的通孔；在所述通孔内形成硅通孔结构；在至少两个所述硅通孔结构上分别形成至少两个焊盘，所述焊盘靠近所述基底的一侧与所述硅通孔结构相连接。
在其中一个实施例中，所述在所述通孔内形成硅通孔结构包括在所述通孔内壁表面形成绝缘层；在所述绝缘层表面形成阻挡层；在所述阻挡层表面形成金属结构，所述金属结构填满所述通孔。
在其中一个实施例中，在所述阻挡层表面形成金属结构包括于所述介质层以及所述阻挡层表面形成金属种子材料层；于所述金属种子材料层表面电镀形成金属材料层；通过抛光工艺，去除所述通孔之外的金属种子材料层以及金属材料层，剩余的所述金属种子材料层构成金属种子层，剩余的所述金属材料层构成金属层，所述金属层与所述金属种子层构成金属结构。
一种半导体测试结构的测试方法，包括将如上述任意一项实施例所述的半导体测试结构放置于测试台上，并将所述测试台的温度升高至预设温度；将两个探针分别扎入所述半导体测试结构的两个焊盘上，一个探针施加电应力，另一个探针接地；对所述半导体测试结构的漏电流数据进行实时采样；根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿；根据所述半导体测试结构的绝缘层发生击穿时的电应力施加时长，分析所述半导体测试结构的寿命分布。
在其中一个实施例中，所述根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿包括将实时获取的所述漏电流数据与初始时刻的所述漏电流数据进行比较；当实时获取的所述漏电流数据大于初始时刻的所述漏电流数据的预设倍数时，判断所述半导体测试结构的绝缘层发生了击穿。
在其中一个实施例中，所述根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿包括还包括当所述漏电流数据发生突变时，判断所述半导体测试结构的绝缘层发生了击穿。
附图说明
为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明其中一实施例中的半导体测试结构的结构示意图；
图2为本发明其中一实施例中的焊盘的形状示意图；
图3为本发明其中一实施例中的半导体测试结构的制造方法的方法流程示意图；
图4为本发明其中一实施例中的形成硅通孔结构的方法流程示意图；
图5为本发明其中一实施例中的形成金属结构的方法流程示意图；
图6为本发明其中一实施例中的半导体测试结构测试方法的方法流程示意图；
图7为本发明其中一实施例中的判断半导体测试结构是否发生击穿的方法流程示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
TSV界面的TDDB(Time Dependent Dielectric Breakdown，时变击穿)失效，主要是由于高温加电压条件下TSV界面未发生开裂而介电层却产生缺陷累积导致的，介电层质量劣化会大大减少介电层的寿命，增大绝缘层发生TDDB的概率。针对TSV介电层的可靠性研究可以指导人们更好的去设计TSV结构，避免潜在的失效因素，从而提高TSV整体可靠性。
当电压加在绝缘层上时，电场强度达到或超过其击穿临界场强，绝缘层中的电流瞬间变得很大，绝缘层马上击穿，这叫瞬时击穿。而TDDB现象是指当施加的外加电场低于绝缘层的瞬间击穿场强时，经过一段时间由于缺陷的积累而导致绝缘层发生了击穿，这种击穿叫做时间相关的介质击穿。TSV的TDDB现象也是一个不可忽视的可靠性问题。
现有的针对TSV绝缘层可靠性的测试结构多为只包括单个TSV的测试结构，这些结构均具有结构复杂，制作成本高的缺点。由于测试硅通孔绝缘层需要形成MIS电容式结构，即金属/绝缘层/金属(或硅衬底)的结构，因此对于单硅通孔测试结构，需要向衬底嵌入环绕着硅通孔的导电材料层(如掺杂区、金属层)从而形成电容结构，而这样的结构会大大增加制作工艺的难度和成本。
图1为本发明其中一实施例中的半导体测试结构的结构示意图，在其中一个实施例中，上述半导体测试结构包括基底100、硅通孔结构200和焊盘300。基底100包括半导体衬底110以及介质层120。基底100内具有至少两个间隔设置的通孔。硅通孔结构200，形成于基底100上的通孔内。至少两个焊盘300，分别位于硅通孔结构200上，焊盘300靠近半导体衬底110的一端与硅通孔结构200相连接。
在本实施例中，如图1所示，基底100包括半导体衬底110和介质层120。在本实施例中，介质层120为SiO2绝缘层。通过博世工艺在基底100上刻蚀出了两个间隔设置的通孔，通孔从介质层120的上表面开始贯穿介质层120并延伸至半导体衬底110，两个通孔的形状尺寸一致。在两个通孔中分别形成了两个硅通孔结构200。两个焊盘300分别位于硅通孔结构200的正上方，且焊盘300靠近基底100的一侧与硅通孔结构200相连接。通过薄膜沉积工艺和掩模板，将具有特定形状的焊盘300沉积到已经进行了硅通孔工艺和表面绝缘层工艺的基底100上。
由于测试硅通孔绝缘层需要形成MIS(Metal-Insulator-Semiconductor)电容式结构，即金属/绝缘层/金属(或硅衬底)的结构，因此，上述半导体测试结构在测试时利用两个硅通孔结构200，以及硅通孔结构200的绝缘层来形成电容式测试结构，利用一个硅通孔代替传统绝缘层测试结构中的导电材料层。由于衬底部分均为硅通孔的工艺，因此不需要额外增加导电材料层的工艺，从而使得整个结构的工艺步骤大大减少，制造成本也大大降低。使用上述半导体测试结构对TSV绝缘层的可靠性进行测试时，整个测试结构所需的工艺步骤少、结构简单、易于测试。
同时，由于传统的单硅通孔测试结构需要嵌入导电材料层，因此需要增加额外的焊盘和重新布线层，导致整个结构出现了薄弱点。焊盘与焊盘之间、重新布线层之间的绝缘层将会存在潜在的TDDB击穿点，大大影响了对硅通孔绝缘层TDDB现象的研究。而本实施例提供的双硅通孔式测试结构不需要嵌入导电材料层，也不需要增加额外的焊盘和重新布线层，因此还可以解决除硅通孔绝缘层以外存在其他潜在TDDB击穿点的问题。
在其中一个实施例中，硅通孔结构200包括绝缘层210、阻挡层220和金属结构230。在基底100上刻蚀出两个间隔设置的通孔后，利用薄膜沉积工艺在通孔的侧壁和底面上沉积出绝缘层210，并利用薄膜沉积工艺在绝缘层210表面上形成阻挡层220，再利用电镀工艺在整个通孔中填充满金属材料从而形成金属结构230。在本实施例中，绝缘层210为SiO2绝缘层，阻挡层220的材料可以为钛Ti。在通孔中填充的金属材料可以为铜Cu，形成了铜柱欧姆。
在本实施例中的半导体测试结构包括两个硅通孔结构200，利用另一个硅通孔结构200可以代替传统测试结构中的导电材料层，结构简单，成本较低。双硅通孔式绝缘层测试结构利用另一个硅通孔代替传统的导电材料层，形成新的电容式测试结构，从而可以用于测试TSV的绝缘层。只需在制造时增加一个硅通孔，而硅通孔结构200的制备工艺都相同，因此只需改变掩模板即可，不需要如传统测试结构中形成电容结构时需要向衬底嵌入环绕着硅通孔的导电材料层(如掺杂区、金属层)。使用本实施例提供的半导体测试结构可以减少额外的工艺，从而大大简化工艺步骤，降低制造成本。
在其中一个实施例中，焊盘300包括铝焊盘。在设计焊盘300的形状时，若将焊盘300的形状设计为圆形，则焊盘300的直径需要与通孔的直径相同，从而保证两个焊盘300分别与两个硅通孔结构200中的金属结构230形成良好的接触。
在其中一个实施例中，两个焊盘300之间的间隔距离小于预设值。两个焊盘300在测试时，一个接荷载电压，另一个接地。在设计焊盘300的间隔距离时，需要保证两个焊盘300之间的距离要尽可能地小，从而保证两个硅通孔之间是电场最大的位置，避免发生焊盘300之间的TDDB击穿。
在其中一个实施例中，由于阻挡层220的厚度会影响硅通孔绝缘层TDDB现象，因此需要根据阻挡层220的厚度确定两个焊盘300之间的间隔距离。当阻挡层220的厚度越厚时，需要保证两个焊盘300之间的间隔距离越小。
图2为本发明其中一实施例中的焊盘的形状示意图，在其中一个实施例中，焊盘300的俯视图如图2所示，焊盘300的一端包括一个环形焊盘310，环形焊盘310靠近基底100的一侧与硅通孔结构200中的金属结构230相接触。焊盘300的另一端包括一个圆角矩形320，环形焊盘310与圆角矩形320彼此连接。圆角矩形320为Pad，用于向探针台提供扎针位置。
本发明还提供了一种半导体测试结构的制造方法，图3为本发明其中一实施例中的半导体测试结构的制造方法的方法流程示意图，在其中一个实施例中，半导体测试结构的制造方法包括如下步骤S100至S400。
步骤S100：提供基底，基底包括半导体衬底以及介质层。
提供一个基底100，该基底100包括半导体衬底110和介质层120。在本实施例中，介质层120为SiO2绝缘层。
步骤S200：在基底内形成至少两个间隔设置的通孔。
基底100包括相对的第一表面和第二表面，第一表面为介质层120的上表面，第二表面为半导体衬底110的下表面。通过博世工艺在基底100上刻蚀出两个间隔设置的通孔，通孔从第一表面向下刻蚀贯穿介质层120并延伸至半导体衬底110，两个通孔的形状尺寸一致。
步骤S300：在通孔内形成硅通孔结构。
在两个通孔中分别形成两个硅通孔结构200。
步骤S400：在至少两个硅通孔结构上分别形成至少两个焊盘，焊盘靠近基底的一侧与硅通孔结构相连接。
两个焊盘300位于基底100的上表面，分别与两个硅通孔结构200相对，且焊盘300靠近基底100的一侧与硅通孔结构200相连接。通过薄膜沉积工艺和掩模板，将具有特定形状的焊盘300沉积到已经进行了硅通孔工艺和表面绝缘层工艺的基底100上。
由于在对硅通孔绝缘层的可靠性进行测试时，需要形成MIS电容式结构，即金属/绝缘层/金属(或硅衬底)的结构，使用本实施例提供的制造方法制备半导体测试结构时，用一个硅通孔代替传统绝缘层测试结构中的导电材料层。由于衬底部分均为硅通孔的工艺，因此在制备时不需要额外增加导电材料层的工艺，从而使得整个结构的工艺步骤大大减少，制造成本也大大降低。
图4为本发明其中一实施例中的形成硅通孔结构的方法流程示意图，在其中一个实施例中，在通孔内形成硅通孔结构包括如下步骤S310至S330。
步骤S310：在通孔内壁表面形成绝缘层。
在基底100上刻蚀出两个间隔设置的通孔后，利用薄膜沉积工艺在通孔的侧壁和底面上沉积出绝缘层210。在本实施例中，绝缘层210可以为SiO2绝缘层。
步骤S320：在绝缘层表面形成阻挡层。
利用薄膜沉积工艺在绝缘层210表面上形成阻挡层220。在本实施例中，阻挡层220的材料可以为钛Ti。
步骤S330：在阻挡层表面形成金属结构，金属结构填满通孔。
利用电镀工艺在整个通孔中填充满金属材料从而形成金属结构230。在本实施例中，在通孔中填充的金属材料可以为铜Cu，形成了铜柱欧姆。
在本实施例中，利用另一个硅通孔结构200代替传统测试结构中的导电材料层，从而使得测试结构的制备过程较为简单，且制备成本较低。双硅通孔式绝缘层测试结构利用另一个硅通孔代替传统的导电材料层，形成新的电容式测试结构，从而可以用于测试TSV的绝缘层。只需在制造时增加一个硅通孔，而硅通孔结构200的制备工艺都相同，因此只需改变掩模板即可，不需要如传统测试结构中形成电容结构时需要向衬底嵌入环绕着硅通孔的导电材料层(如掺杂区、金属层)。使用本实施例提供的半导体测试结构的制造方法可以减少额外的工艺，从而大大简化工艺步骤，降低制造成本。
图5为本发明其中一实施例中的形成金属结构的方法流程示意图，在其中一个实施例中，在阻挡层表面形成金属结构包括如下步骤S331至S335。
步骤S331：于介质层以及阻挡层表面形成金属种子材料层。
由于在后续步骤中需要通过如电镀的工艺在通孔中填充金属材料，而在使用电镀工艺填充金属材料前需要先进行金属种子材料层的生成工艺，以防止出现孔洞等不连续现象，有利于后续电镀工艺的进行，保证填充效果。因此，在形成阻挡层220后，在介质层120以及阻挡层220的表面形成金属种子材料层(图中未示)。在本实施例中，所述金属种子材料层为铜Cu晶种层。
步骤S333：于金属种子材料层表面电镀形成金属材料层。
在形成金属种子材料层后，在金属种子材料层的表面利用如电镀的工艺在通孔中填充金属材料，形成金属材料层。在本实施例中，所述金属材料为Cu。
步骤D335：通过抛光工艺，去除通孔之外的金属种子材料层以及金属材料层，剩余的金属种子材料层构成金属种子层，剩余的金属材料层构成金属层，金属层与金属种子层构成金属结构。
通过CMP(Chemical Mechanical Polishing)抛光工艺，对硅通孔表面进行抛光，去除通孔之外的金属种子材料层以及金属材料层，从而剩余的金属种子材料层构成金属种子层，剩余的金属材料层构成金属层，金属层与金属种子层构成金属结构。
在通孔内形成硅通孔结构的制作材料与方法并不限于上述所列具体实施方式，如所述绝缘层的材料可以是氮化硅、氮氧化硅、有机聚合物等材料，所述金属材料还可以是铜以外的金属等。
本发明还提供了一种半导体测试结构的测试方法，图6为本发明其中一实施例中的半导体测试结构测试方法的方法流程示意图，在其中一个实施例中，半导体测试结构的测试方法包括如下步骤S10至S50。
步骤S10：将如上述任意一实施例中所述的半导体测试结构放置于测试台上，并将测试台的温度升高至预设温度。
对TSV绝缘层的可靠性进行测试时，将样品放置于测试台上，在本实施例中，所述样品为上述任意一实施例中的半导体测试结构，所述测试台为高温探针台。将测试台的温度升高至预设温度，以加速TSV绝缘层发生TDDB所需的时间。在本实施例中，将高温探针台的温度升高至125℃。
步骤S20：将两个探针分别扎入半导体测试结构的两个焊盘上，一个探针施加电应力，另一个探针接地。
上述任意一实施例中的半导体测试结构中包括两个焊盘300。两个焊盘300的形状尺寸均相同。其中，焊盘300的一端包括一个环形焊盘310，环形焊盘310靠近基底100的一侧与硅通孔结构200中的金属结构230相接触。焊盘300的另一端包括一个圆角矩形320，环形焊盘310与圆角矩形320彼此连接。圆角矩形320为Pad，用于向探针台提供扎针位置。将高温探针台的两个探针分别扎入样品两个焊盘300的Pad上。高温探针台的两个探针还与电源装置连接，该电源装置可以提供用于测试的电应力。同时，分别与两个焊盘300相连接的两个探针，一个用于施加电应力，另一个用于接地。
步骤S30：对半导体测试结构的漏电流数据进行实时采样。
在向样品施加电应力后，通过电源装置不断对样品的漏电流数据Istress进行采集。在本实施例中，根据漏电流数据Istress与电应力的加载时间，绘制用于展现样品的漏电流与时间相关性的图表。
步骤S40：根据漏电流数据判断半导体测试结构的绝缘层是否发生击穿。
根据实时采样的漏电流数据Istress判断半导体测试结构的绝缘层是否发生击穿，在本实施例中，可以根据漏电流与时间的图表直观地对样品漏电流的变化进行观察与分析。
步骤S50：根据半导体测试结构的绝缘层发生击穿时的电应力施加时长，分析半导体测试结构的寿命分布。
当判定样品的绝缘层发生TDDB击穿后，记录此时的电应力施加时长。在本实施例中，可以对样品施加不同的电应力进行多次试验，获取多组不同试验数据。根据多组试验数据得出硅通孔TDDB寿命分布。试验数据包括TDDB寿命时间TBD、击穿电流IBD和击穿温度T。TDDB寿命时间TBD即为绝缘层发生TDDB击穿时的电应力施加时长，根据对样品施加的电应力可以计算获取氧化层电场强度Eox，击穿温度T则为TSV绝缘层发生TDDB击穿时击穿点的温度。
基于如下的寿命预测模型，利用多组数据计算出其中未知的寿命参数，从而得到TSV绝缘层发生TDDB击穿的寿命预测模型。所述寿命预测模型为：
Figure BDA0003150716210000121
其中，TBD为TDDB寿命时间，C为常数，ΔH为热激活焓，k为玻尔兹曼常数，T为TSV绝缘层发生TDDB击穿时击穿点的温度，γ为电场加速因子，Eox为氧化层电场强度。
在本实施例中，由于样品数量的限制，对TDDB寿命时间取中位寿命数，令TDDB寿命时间为T50％。至少需要对样品进行两次测试获取两组试验数据，分别代入上述寿命预测模型中，以计算获取上述寿命模型中的模型参数，从而得到TSV绝缘层发生TDDB击穿的寿命预测模型。
图7为本发明其中一实施例中的判断半导体测试结构是否发生击穿的方法流程示意图，在其中一个实施例中，根据漏电流数据Istress判断半导体测试结构的绝缘层是否发生击穿包括如下步骤S41至S43。
步骤S41：将实时获取的漏电流数据与初始时刻的漏电流数据进行比较。
电源装置实时对样品的漏电流数据Istress进行采集并记录。同时，将每一时刻的漏电流数据Istress分别与初始时刻获取的初始漏电流Istress0进行比较，以实现对样品漏电流的监测。根据样品漏电流的变化情况对样品的绝缘层是否发生TDDB击穿进行监控。
步骤S43：当实时获取的漏电流数据大于初始时刻的漏电流数据的预设倍数时，判断半导体测试结构的绝缘层发生了击穿。
当某一时刻的漏电流数据Istress超过初始时刻的漏电流Istress0的预设倍数时，判断TSV绝缘层发生了TDDB击穿。在本实施例中，所述预设倍数为初始漏电流Istress0的100倍。即当某一时刻的漏电流数据Istress≥100倍的初始时刻的漏电流数据Istress0时，即Istress≥100×Istress0，判断TSV绝缘层发生了TDDB击穿。
在其中一个实施例中，根据漏电流数据Istress判断半导体测试结构的绝缘层是否发生击穿包括还包括当漏电流数据Istress发生突变时，判断半导体测试结构的绝缘层发生了击穿。在本实施例中，还可以根据漏电流与时间的图表直观地判断TSV绝缘层是否发生了TDDB击穿。图表中曲线的斜率可以表现漏电流数据的变化情况，即当图表中曲线的斜率大于或小于某一预设值时判断漏电流数据发生了突变，从而判断TSV绝缘层发生了TDDB击穿。
在其中一个实施例中，半导体测试结构的测试方法还包括设置一个最大时间tmax。通过探针对样品施加电应力后，实时对样品的漏电流数据Istress进行采集与记录。若电应力施加时长大于最大时间tmax后，样品的漏电流数据Istress仍未发生突变或漏电流数据Istress＜100倍的初始时刻的漏电流数据Istress0时，即Istress＜100×Istress0，表明本次试验中对样品施加的电应力不是合适的加速条件，则停止本次对TSV绝缘层的TDDB试验。调整对样品施加的电应力的值，再重新对样品进行绝缘层TDDB试验，直至对样品施加合适的电应力后，在最大时间tmax内TSV的绝缘层发生了TDDB击穿。
本发明提供了设计了一种生产成本较低的，适用于硅通孔绝缘层TDDB测试的测试结构，解决了传统单硅通孔式绝缘层TDDB测试结构的工艺复杂的问题。同时，解决了除TSV绝缘层以外存在潜在的TDDB击穿点的问题，为硅通孔的绝缘层TDDB测试提供了一个可靠、成本低且易于测试的测试结构。
应该理解的是，虽然图3-图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其他的顺序执行。而且，图3-图7中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体测试结构，其特征在于，包括：
基底，包括半导体衬底以及介质层，所述基底内具有至少两个间隔设置的通孔；
硅通孔结构，形成于所述通孔内；
至少两个焊盘，分别位于所述硅通孔结构上，所述焊盘靠近所述基底的一侧与所述硅通孔结构相连接。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述硅通孔结构包括：
绝缘层，形成于所述通孔内壁表面；
阻挡层，形成于所述绝缘层表面上；
金属结构，位于所述阻挡层表面且填充于所述通孔内。
3.根据权利要求2所述的半导体测试结构，其特征在于，所述焊盘的形状为圆形，且所述焊盘的直径与所述通孔的直径相同。
4.根据权利要求1或2所述的半导体测试结构，其特征在于，至少两个所述焊盘之间的间隔距离小于预设值。
5.一种半导体测试结构的制造方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底以及介质层；
在所述基底内形成至少两个间隔设置的通孔；
在所述通孔内形成硅通孔结构；
在至少两个所述硅通孔结构上分别形成至少两个焊盘，所述焊盘靠近所述基底的一侧与所述硅通孔结构相连接。
6.根据权利要求5所述的半导体测试结构的制造方法，其特征在于，所述在所述通孔内形成硅通孔结构包括：
在所述通孔内壁表面形成绝缘层；
在所述绝缘层表面形成阻挡层；
在所述阻挡层表面形成金属结构，所述金属结构填满所述通孔。
7.根据权利要求6所述的半导体测试结构的制造方法，其特征在于，在所述阻挡层表面形成金属结构包括：
于所述介质层以及所述阻挡层表面形成金属种子材料层；
于所述金属种子材料层表面电镀形成金属材料层；
通过抛光工艺，去除所述通孔之外的金属种子材料层以及金属材料层，剩余的所述金属种子材料层构成金属种子层，剩余的所述金属材料层构成金属层，所述金属层与所述金属种子层构成金属结构。
8.一种半导体测试结构的测试方法，其特征在于，包括：
将如权利要求1-4任意一项所述的半导体测试结构放置于测试台上，并将所述测试台的温度升高至预设温度；
将两个探针分别扎入所述半导体测试结构的两个焊盘上，一个探针施加电应力，另一个探针接地；
对所述半导体测试结构的漏电流数据进行实时采样；
根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿；
根据所述半导体测试结构的绝缘层发生击穿时的电应力施加时长，分析所述半导体测试结构的寿命分布。
9.根据权利要求8所述的半导体测试结构的测试方法，其特征在于，所述根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿包括：
将实时获取的所述漏电流数据与初始时刻的所述漏电流数据进行比较；
当实时获取的所述漏电流数据大于初始时刻的所述漏电流数据的预设倍数时，判断所述半导体测试结构的绝缘层发生了击穿。
10.根据权利要求8所述的半导体测试结构的测试方法，其特征在于，所述根据所述漏电流数据判断所述半导体测试结构的绝缘层是否发生击穿包括还包括：
当所述漏电流数据发生突变时，判断所述半导体测试结构的绝缘层发生了击穿。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120162947A1 (en) * 2010-12-22 2012-06-28 Analog Devices, Inc. Vertically integrated systems
US20120309118A1 (en) * 2010-04-08 2012-12-06 Fudan University Silicon wafer alignment method used in through-silicon-via interconnection
CN103137511A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 硅通孔测试结构及对应的测试方法
CN103219281A (zh) * 2013-05-03 2013-07-24 华进半导体封装先导技术研发中心有限公司 一种tsv背面露头工艺
CN103378060A (zh) * 2012-04-28 2013-10-30 上海华虹Nec电子有限公司 硅通孔及其填充方法
CN106158586A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 晶片边缘剥落缺陷源头的清除方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120309118A1 (en) * 2010-04-08 2012-12-06 Fudan University Silicon wafer alignment method used in through-silicon-via interconnection
US20120162947A1 (en) * 2010-12-22 2012-06-28 Analog Devices, Inc. Vertically integrated systems
CN103137511A (zh) * 2011-11-25 2013-06-05 中芯国际集成电路制造(上海)有限公司 硅通孔测试结构及对应的测试方法
CN103378060A (zh) * 2012-04-28 2013-10-30 上海华虹Nec电子有限公司 硅通孔及其填充方法
CN103219281A (zh) * 2013-05-03 2013-07-24 华进半导体封装先导技术研发中心有限公司 一种tsv背面露头工艺
CN106158586A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 晶片边缘剥落缺陷源头的清除方法

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