CN108109957A - 系统级封装抗静电转接板 - Google Patents

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Abstract

本发明涉及一种系统级封装抗静电转接板100，其特征在于，包括：硅基衬底101、N个TSV孔102、N个二极管103、隔离沟槽104、金属互连线105、凸点106及钝化层107，其中，N为大于或等于1的任意自然数；所述N个TSV孔102与所述N个二极管103沿横向依次间隔地设置于所述硅基衬底101中；所述隔离沟槽104分别设置于所述N个二极管103四周；所述金属互连线105设置于所述N个TSV孔102与所述N个二极管103表面以使所述N个TSV孔102与所述N个二极管103形成串行连接；所述凸点106设置于第一TSV孔102与第N二极管103下表面；所述钝化层107设置于所述硅基衬底101上下表面。本发明提供的系统级封装抗静电转接板，增强了层叠封装芯片的抗静电能力。

Description

系统级封装抗静电转接板
技术领域
本发明涉及半导体器件设计及制造领域，特别涉及一种系统级封装抗静电转接板。
背景技术
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更N的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。
在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。
发明内容
为解决现有技术存在的技术缺陷和不足，本发明提出一种适用于系统级封装的抗静电转接板；具体的，该转接板100包括：硅基衬底101、N个TSV孔102、N个二极管103、隔离沟槽104、金属互连线105、凸点106及钝化层107，其中，N为大于或等于1的任意自然数；
所述N个TSV孔102与所述N个二极管103沿横向依次间隔地设置于所述硅基衬底101中；
所述隔离沟槽104分别设置于所述N个二极管103四周；
所述金属互连线105设置于所述N个TSV孔102与所述N个二极管103表面以使所述N个TSV孔102与所述N个二极管103形成串行连接；
所述凸点106设置于第一TSV孔102与第N二极管103下表面；
所述钝化层107设置于所述硅基衬底101上下表面。
在本发明的一个实施例中，所述硅基衬底101的掺杂浓度为1×1014～1×1017cm-3。
在本发明的一个实施例中，所述N个TSV孔102中填充铜材料。
在本发明的一个实施例中，所述N个二极管103的阳极掺杂浓度为3×1017～1×1019cm-3。
在本发明的一个实施例中，所述N个二极管103的阴极掺杂浓度为3×1017～1×1019cm-3。
在本发明的一个实施例中，所述金属互连线105为螺旋状结构。
在本发明的一个实施例中，所述金属互连线105为铜材料。
在本发明的一个实施例中，所述凸点106为铜材料。
在本发明的一个实施例中，所述钝化层107为二氧化硅材料。
与现有技术相比，本发明至少具有以下有益效果：
1、本发明提供的系统级封装抗静电转接板，通过在TSV转接板上加工二极管作为ESD防护器件，增强了层叠封装芯片的抗静电能力；
2、上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容；
3、由于本发明所提出的工艺方法均可在现有的TSV工艺平台中实现，因此可以在不用追加任何资金和设备投入的情况下，增加TSV转接板的抗静电能力。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种系统级封装抗静电转接板的结构示意图；
图2a-图2i为本发明实施例提供的一种系统级封装抗静电转接板的制备方法示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种系统级封装抗静电转接板的结构示意图，该转接板100包括：硅基衬底101、N个TSV孔102、N个二极管103、隔离沟槽104、金属互连线105、凸点106及钝化层107，其中，N为大于或等于1的任意自然数；
所述N个TSV孔102与所述N个二极管103沿横向依次间隔地设置于所述硅基衬底101中；
所述隔离沟槽104分别设置于所述N个二极管103四周；
所述金属互连线105设置于所述N个TSV孔102与所述N个二极管103表面以使所述N个TSV孔102与所述N个二极管103形成串行连接；
所述凸点106设置于第一TSV孔102与第N二极管103下表面；
所述钝化层107设置于所述硅基衬底101上下表面。
优选地，所述硅基衬底101的掺杂浓度为1×1014～1×1017cm-3。
优选地，所述N个TSV孔102中填充铜材料。
优选地，所述N个二极管103的阳极掺杂浓度为3×1017～1×1019cm-3。
优选地，所述N个二极管103的阴极掺杂浓度为3×1017～1×1019cm-3。
优选地，所述金属互连线105为螺旋状结构。
优选地，所述金属互连线105为铜材料。
优选地，所述凸点106为铜材料。
优选地，所述钝化层107为二氧化硅材料。
本实施例提供的系统级封装抗静电转接板，通过在TSV转接板上加工二极管作为ESD防护器件，增强了层叠封装芯片的抗静电能力；另外，上述二极管周围采用上下贯通的隔离沟槽，可以减小转接板的漏电流和寄生电容。
实施例二
本实施例是在实施例一的基础上，对系统级封装抗静电转接板的制备方法进行详细描述。此处以该转接板中TSV孔与二极管的数量均为3个进行说明。
具体的，请参照图2a-图2i，图2a-图2i为本发明实施例提供的一种系统级封装抗静电转接板的制备方法示意图，该制备方法包括如下步骤：
S1、选取衬底201，如图2a所示。
其中，衬底201的厚度为450～550μm，掺杂类型可以为N型也可以为P型，掺杂浓度为1×1014～1×1017cm-3，此外，该衬底201的晶向可以是(100)、(110)或者(111)，此处不做任何限制。
S2、在所述硅基衬底201中制作二极管202；如图2b所示。具体的，S2可以包括如下步骤：
S21、采用干法刻蚀工艺，选择性刻蚀所述硅基衬底201，形成器件沟槽，其中，器件沟槽的数量为3个；
S22、采用化学气相淀积工艺，在所述器件沟槽中淀积第一多晶硅层，并引入第一掺杂气体对所述第一多晶硅层进行原位掺杂，形成N+多晶硅层2021，其中，N+多晶硅层2021的掺杂浓度为3×1017～1×1019cm-3；
S23、采用化学气相淀积工艺，在所述器件沟槽中淀积第二多晶硅层，并引入第二掺杂气体对所述第二多晶硅层进行原位掺杂，形成N-多晶硅层2022，其中，N-多晶硅层2022的掺杂浓度为3×1014～1×1016cm-3；
S24、采用化学气相淀积工艺，在所述器件沟槽中淀积第三多晶硅层，并引入第三掺杂气体对所述第三多晶硅层进行原位掺杂，形成P+多晶硅层2023，其中，P+多晶硅层2023的掺杂浓度为3×1017～1×1019cm-3；
其中，所述P+多晶硅层2023、所述N-多晶硅层2022及所述N+多晶硅层2021形成二极管202，其中，二极管202的数量为3个；
S3、在所述硅基衬底201中第二指定区域和第三指定区域分别制作TVS孔203和隔离沟槽204，如图2c所示。具体的，S3可以包括如下步骤：
S31、采用深度反应离子刻蚀工艺，选择性刻蚀所述硅基衬底201，分别形成所述TSV孔203与所述隔离沟槽204，其中，隔离沟槽204环绕二极管202四周，为环状结构，以使二极管202与转接板中的其他结构相互隔离，如图2d所示；
S32、采用等离子增强化学气相淀积工艺，在所述TSV孔203与隔离沟槽204内壁淀积二氧化硅材料作为绝缘层；
S33、采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔203与所述隔离沟槽204的内壁平整；通过该步骤，可以防止TSV孔203侧壁突起形成电场集中区域。
S4、采用二氧化硅材料和铜材料分别对所述TVS孔203和所述隔离沟槽204进行填充；如图2e所示。具体的，S4可以包括如下步骤：
S41、采用光刻工艺，在所述隔离沟槽表面形成第一填充区域；
S42、在690～710℃的温度下，采用化学气相淀积工艺，通过所述第一填充区域在所述隔离沟槽204中填充二氧化硅材料；
S43、采用光刻工艺，在所述TSV孔203表面形成第二填充区域；
S44、采用物理气相淀积工艺，通过所述第二填充区域在所述TSV孔203中填充铜材料。
S5、在所述TSV孔203与所述二极管202上表面制作金属互连线205以使所述TSV孔203与所述二极管202形成串行连接，如图2f所示。具体的，S5可以包括如下步骤：
S51、在所述TSV孔203与所述二极管202上表面淀积二氧化硅材料作为第一钝化层206，选择性刻蚀所述第一钝化层206，在所述TSV孔202与所述二极管202上表面形成第一插塞孔；在所述第一插塞孔中淀积钨材料作为第一插塞207；
S52、采用电化学镀铜工艺，在所述第一插塞207表面生长铜材料作为金属互连线以使所述TSV孔与所述二极管202相连接；其中，可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护，如图2g所示。
S6、去除所述衬底201底部部分材料，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述二极管202；如图2h所示。具体的，S6、可以包括：
S61、采用机械磨削工艺，对所述衬底201下表面进行减薄处理；
S62、采用化学机械抛光工艺，对所述衬底201下表面进行平整化处理，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述二极管202。经该步骤处理过后，衬底201的厚度为300～400μm。
S7、在所述TSV孔203与所述二极管202下表面制作凸点208，如图2i所示。具体的，S7可以包括：
S71、在所述TSV孔203与所述二极管202下表面淀积二氧化硅材料作为第二钝化层209，选择性刻蚀所述第二钝化层209，在所述TSV孔203与所述二极管202下表面形成第二插塞孔；在所述第二插塞孔中淀积铜材料作为第二插塞210；
S72、在所述TSV孔203与所述二极管202下表面的第二插塞210上淀积铜材料分别作为金属互连线205与凸点208。
本实施例提供的基于二极管的集成电路抗静电转接板的制备方法，通过在TSV转接板上制作二极管作为ESD防护器件，增强了集成电路的的抗静电能力；另外，上述二极管周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种系统级封装抗静电转接板(100)，其特征在于，包括：硅基衬底(101)、N个TSV孔(102)、N个二极管(103)、隔离沟槽(104)、金属互连线(105)、凸点(106)及钝化层(107)，其中，N为大于或等于1的任意自然数；
所述N个TSV孔(102)与所述N个二极管(103)沿横向依次间隔地设置于所述硅基衬底(101)中；
所述隔离沟槽(104)分别设置于所述N个二极管(103)四周；
所述金属互连线(105)设置于所述N个TSV孔(102)与所述N个二极管(103)表面以使所述N个TSV孔(102)与所述N个二极管(103)形成串行连接；
所述凸点(106)设置于第一TSV孔(102)与第N二极管(103)下表面；
所述钝化层(107)设置于所述硅基衬底(101)上下表面。
2.根据权利要求1所述的转接板(100)，其特征在于，所述硅基衬底(101)的掺杂浓度为1×1014～1×1017cm-3。
3.根据权利要求1所述的转接板(100)，其特征在于，所述N个TSV孔(102)中填充铜材料。
4.根据权利要求1所述的转接板(100)，其特征在于，所述N个二极管(103)的阳极掺杂浓度为3×1017～1×1019cm-3。
5.根据权利要求1所述的转接板(100)，其特征在于，所述N个二极管(103)的阴极掺杂浓度为3×1017～1×1019cm-3。
6.根据权利要求1所述的转接板(100)，其特征在于，所述金属互连线(105)为螺旋状结构。
7.根据权利要求1所述的转接板(100)，其特征在于，所述金属互连线(105)为铜材料。
8.根据权利要求1所述的转接板(100)，其特征在于，所述凸点(106)为铜材料。
9.根据权利要求1所述的转接板(100)，其特征在于，所述钝化层(107)为二氧化硅材料。
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