CN102362349A - 具有晶片通孔结构的esd网络电路以及制造方法 - Google Patents

具有晶片通孔结构的esd网络电路以及制造方法 Download PDF

Info

Publication number
CN102362349A
CN102362349A CN2010800132477A CN201080013247A CN102362349A CN 102362349 A CN102362349 A CN 102362349A CN 2010800132477 A CN2010800132477 A CN 2010800132477A CN 201080013247 A CN201080013247 A CN 201080013247A CN 102362349 A CN102362349 A CN 102362349A
Authority
CN
China
Prior art keywords
esd
wafer via
substrate
circuit
inductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800132477A
Other languages
English (en)
Other versions
CN102362349B (zh
Inventor
S·H·沃尔德曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102362349A publication Critical patent/CN102362349A/zh
Application granted granted Critical
Publication of CN102362349B publication Critical patent/CN102362349B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明一般涉及电路结构以及制造电路的方法，尤其涉及具有晶片通孔结构的静电放电(ESD)电路以及制造方法。ESD结构包或ESD有源器件以及至少一个晶片通孔结构，所述至少一个晶片通孔结构为所述ESD有源器件提供到衬底的低串联电阻路径。一种装置包括输入、至少一个供电轨以及被电连接在所述输入与所述至少一个供电轨之间的ESD电路，其中所述ESD电路包括至少一个晶片通孔结构，其提供到衬底的低串联电阻路径。一种方法，包括：在衬底上形成ESD有源器件；在所述衬底的背面上形成地平面；以及形成至少一个晶片通孔，其被电连接到所述ESD有源器件的负电源输入和所述地平面，以提供至所述衬底的低串联电阻路径。

Description

具有晶片通孔结构的ESD网络电路以及制造方法
技术领域
本发明一般涉及电路结构以及制造电路的方法，尤其涉及具有晶片通孔结构的静电放电(ESD)电路以及制造方法。
背景技术
ESD事件就是在大量电流提供给集成电路(IC)时，短期间内电流的放电(正或负)的现象。大电流由各种源所产生，例如，人体。ESD事件通常由高电压电势放电所产生(通常有好几千伏特)，导致短时间内(通常为100纳秒)的高电流(数安培)脉冲。例示地通过人接触IC的引线或带电机械在IC的其它引线内放电，会在IC内产生ESD事件。在集成电路被安装至产品期间，这些静电放电可摧毁IC，由此需要昂贵的产品维修，通过提供消除IC可能遭遇的静电放电的机构就可避免这种情况。
IC的制造商与使用者必须采取预防措施来避免ESD。例如：ESD防护可为器件本身的一部分，并且可包含针对器件输入与输出接脚的特殊设计技术。此外，也可利用电路版图使用外部防护部件。例如：为了保护IC免于ESD事件，已经针对ESD结构实施许多方案，包含例如使用可控硅整流器(SCR)。SCR可承受高电流，保持跨SCR的电压处于低水平并且被实施为旁路与ESD事件有关的高电流放电。
ESD器件也可用来避免闩锁并且提供噪声隔离，尤其是，在先进的互补金属氧化物半导体(CMOS)技术、射频(RF)CMOS以及双极CMOS(BiCMOS)硅锗(SiGe)技术当中，互补金属氧化物半导体(CMOS)闩锁的噪声隔离与消除是一项重大议题。闩锁情况通常发生在外围电路或内部电路内、一个电路(电路内部)内或多个电路(电路之间)间，在一个这种范例中，PNPN结构从低电流/高电压状态通过负电阻区转换成高电流/低电压状态时(即，形成S型I-V(电流/电压)特性)时就会发生闩锁。
作为过调和欠调现象在衬底中导致的静电放电(ESD)器件、输入/输出(I/O)离片驱动器(off-chip driver，OCD)以及邻近电路的相互作用的结果，也会发生闩锁。利用CMOS离片驱动器(OCD)电路、接收器网络以及ESD器件可产生这些因素。在CMOS I/O电路内，过调和欠调可造成衬底内的注入，并且发生了过调或欠调注入的电路的同时切换会导致噪声注入和闩锁条件。此外，这些电路内的支撑元件，可能存在例如传输晶体管、电阻器元件、测试功能、过电压介电限制电路、泄漏电阻器、管理网络以及其它元件，都会对注入衬底的噪声和闩锁由贡献。
电源供应线上出现的电压或电流脉冲也会导致闩锁，例如：供电轨(例如衬底或阱)上的瞬时脉冲可触发闩锁。利用少数载流子激励晶闸管结构区域之外的阱或衬底也可导致闩锁。
此外，闩锁可由内部或外部激励导致，并且公知可由单粒子翻转(SEU)导致，单粒子翻转可包含来自核子过程和宇宙射线事件以及太空环境内的事件的地面放射。宇宙射线粒子可包含质子、中子和伽玛事件，以及进入地球大气层的多个粒子。来自放射性事件的地面放射，例如阿尔法粒子以及其它放射性衰变放射也可造成半导体内的闩锁。
在操作中，ESD结构(或网络)需要低电阻电流路径，将高电流放电至VDD(正)电源输入以及VSS(负)电源输入。也就是，ESD网络需要到衬底的低电阻分流器。此外，ESD电路需要包含有源元件与无源元件。此外，ESD元件使用防护环来隔离到邻近结构的少数载流子注入。
ESD电路的目的在于提供到衬底的低电阻路径。传统上，使用标准金属层就可提供这种低电阻路径。不过，随着缩放造成金属层变薄时，布线层在不同物理层之间提供较大的电容。
因此，本领域内存在对于克服上述缺陷与限制的需求。
发明内容
在本发明的第一方面中，一种静电放电(ESD)结构包括ESD有源器件以及至少一个晶片通孔结构，所述至少一个晶片通孔结构为所述ESD有源器件提供到衬里的低串联电阻路径。
在本发明的附加方面中，一种装置包括输入、至少一个供电轨以及被电连接在所述输入与所述至少一个供电轨之间的ESD电路。所述ESD电路包括至少一个晶片通孔结构，其提供到衬底的低串联电阻路径。
在本发明的另一方面中，一种方法，包括：在衬底上形成ESD有源器件以及在所述衬底的背面上形成地平面。附加地，所述方法包括形成至少一个晶片通孔，其被电连接到所述ESD有源器件的负电源输入和所述地平面，以提供至所述衬底的低串联电阻路径。
附图说明
利用本发明示范实施例的非限制性范例，参考提及的许多图式，从下列详细说明中描述本发明。
图1显示ESD电路的示范顶视图；
图2显示ESD电路的示范侧视图；
图3显示根据本发明的方面的ESD网络的示范电路示意图；
图4至图6显示根据本发明的方面的具有晶片通孔的ESD电路的示范侧视图；
图7和图8显示根据本发明的方面的具有晶片通孔的ESD电路的示范俯视图；
图9和图10显示根据本发明的方面的具有晶片通孔和电感器的ESD电路的示范侧视图；
图11显示根据本发明的方面具有附加晶片通孔的ESD电路的示范俯视图；以及
图12为半导体设计、制造和/或测试当中所使用的设计处理流程图。
具体实施方式
本发明一般涉及电路结构以及制造电路的方法，尤其涉及具有晶片通孔结构的静电放电(ESD)电路以及制造方法。如上面所讨论，ESD电路需要低电阻分流器结构，其可例如倾泻电流、电力和/或热量。此外，如上面所讨论，ESD电路运用防护环来隔离到邻近结构的少数载流子注入。
根据本发明的方面，ESD结构内可使用晶片通孔，以提供用于ESD电路的至衬底的低电阻路径。此外，晶片通孔可作为ESD电路的“防护环”，以避免到邻近结构的横向少数载流子的注入，和/或从例如NMOS、PMOS或CMOS半导体芯片内的注入来源的注入。通过实施本发明，可运用晶片通孔来执行到地的低电阻分流器以及作为防护环结构的一部分以避免负载流子注入的双重作用。再者，运用单一元件执行这双重作用，可降低制造与设计成本。
在实施例中，本发明的该防护环或结构(此后泛称为“防护环”)的目的在于提供在邻近电路元件之间的电与空间隔离，避免可能经历闩锁的器件与电路之间的相互作用。利用避免少数载流子在给定电路内(电路内部)迁徙，或避免少数载流子进入敏感电路(电路间)，就可达成此目的。在第一情况下，该防护环避免少数载流子离开ESD电路的区域而进入另一ESD电路区域。在第二情况下，当注入在内部时，该防护环避免少数载流子离开ESD电路区域而影响周围电路。再者，当注入在ESD电路外部时，该防护环避免少数载流子影响ESD电路。
ESD结构
图1显示示范ESD电路100的顶视图。尤其是，图1显示示范双重二极管或双二极管ESD电路100，其包含二极管150和160。如图1内所示，ESD电路100包含VDD正电源输入105、输入110以及VSS负电源输入115。此外，ESD电路100包括在各N阱125和125′内的两个P+阳极120和120′，以及其对应的阴极130和130′。如习知此技术的人士应该了解，N阱125和125′都形成在P型衬底(图1内未显示)内。浅沟槽隔离(STI)135和135′分别位于N阱125和125′中，以电隔离P+阳极120和120’。
如图1内所示，P+阳极120与输入110电连接，并且阴极130与VDD正电源输入105电连接。再者，P+阳极120′与VSS负电源输入115电连接，并且阴极130′与输入110电连接。习知此技术的人士应可立即了解示范ESD电路100的操作，如此在了解本发明时就不需要进一步描述ESD电路。
图2显示示范双重二极管或图1内所示的双二极管ESD电路100的侧视图200。如图2内所示，ESD电路100包含VDD正电源输入105、输入110以及VSS负电源输入115。此外，ESD电路100包含各N阱125和125′内的两个P+阳极120和120′，以及其对应的阴极130和130′。N阱125和125′形成在P型衬底205内。浅沟槽隔离(STI)135和135′分别位于N阱125和125′内，以隔离P+阳极120和120’。
如图2内所示，操作中的ESD电路100可将电子210，即，少数载流子注入，注入到P型衬底205中。例如：如果至右边二极管160的输入110变为负，则右边二极管将电子210注入到衬底205中，因为右边二极管160的阴极130′电连接至衬底205。再者，二极管160可以不同方向注入任何周围电路(例如北方、南方、东方和/或西方)。
习知此技术的人士应该了解，此电子210的少数载流子注入对于邻近结构具有不利的影响。例如：ESD电路可将电子注入衬底，造成闩锁进入周围电路或影响周围电路。
具有晶片通孔的ESD结构
图3显示根据本发明的方面的示范ESD网络300。如图3内所示，ESD电路305(例如双二极管ESD电路)电连接至VDD正电源输入105和VSS负电源输入115。习知此技术的人士应该了解，双二极管ESD电路为示范ESD电路，并且ESD电路为可操作为执行ESD功能的任何有源或无源部件。
此外，如图3内所示，ESD电路305在焊垫310与要受到ESD电路305保护的电路315之间。再者，根据本发明的方面，ESD电路305利用晶片通孔320来提供从VSS负电源输入115至衬底(或地)的低电阻路径，底下有进一步的解释。也就是说，利用晶片通孔320提供从ESD电路305到衬底的电连接，以提供至衬底的低阻抗分流器。在实施例中，低电阻路径可为约0.01欧姆至0.1欧姆，具有本发明还预期其它电阻。
图4显示根据本发明的方面的示范ESD网络400。尤其是，图4显示具有晶片通孔320的图2的ESD网络100，该通孔提供了到衬底的低电阻接触，即，从VSS负电源输入115至衬底的路径。因此如图4内所示，晶片通孔320提供从VSS负电源输入115至衬底的路径，使得电子405分流至地。也就是说，并非回到VDD正电源输入105，VSS负电源输入115与晶片通孔320之间的电连接提供这样的路径，该路径使电子405直接进入衬底的地平面(未显示)中。习知此技术的人士应知，使用传统光刻及蚀刻处理可形成晶片通孔320。
图5显示根据本发明的方面的示范ESD网络500。尤其是，图5显示具有晶片通孔320的图2的ESD网络100，该通孔提供从VSS负电源输入115到衬底的低电阻分流器。此外，图5显示金属地平面505与晶片通孔320和附加的晶片通孔510二者接触。应该了解，晶片通孔510不接触VDD正电源输入105。也就是，晶片通孔510通过与地平面505接触来接地，但是不连接至ESD网络500的其它元件。
如图5所示，根据本发明的方面，晶片通孔320作为至地的低电阻分流器，并且晶片通孔320和510(与地平面505和在此图中未显示的附加晶片通孔结合)作为ESD网络500的“防护环”，以避免ESD网络100的负载流子注入210越过晶片通孔320和510而进入邻近电路(未显示)。换言之，晶片通孔320和510作为防护环，以避免电子进出。也就是说，取代电子210移动通过P型衬底205进入邻近电路(未显示)，作为防护环的晶片通孔320和510可阻挡电子210并将电子210导向至地。
图6显示图5的示范ESD网络500，例示了避免来自例如在NMOS、PMOS或CMOS半导体芯片中观察到的注入源的横向少数载流子注入605超出ESD网络500。如图6所示，作为防护环的晶片通孔320和510可同样避免来自ESD网络外的电路的外部少数载流子注入605。因此，根据本发明的方面，在具有外部少数载流子注入时，由作为防护环的晶片通孔320和510引导电子605至地。如此避免来自ESD网络500以外电路(未显示)的外部少数载流子605注入ESD网络。
该(等)防护环为ESD网络500提供阻挡或隔离结构，隔离外部源(未显示)。这些外部源可例如来自其它器件、来自阿尔法粒子、宇宙射线、噪声、缆线放电事件、重离子或任何单粒子闩锁等等。针对另外的范例，防护环可避免来自第二源，例如子电路、其它ESD器件、高电压逻辑等的注入。在操作上，例如当防护环由金属材料构成时，例如，则外部源将接触金属并且汇流(sink)至衬底。
图7显示根据本发明的方面的示范ESD电路700的顶视图。尤其是，图7显示具有晶片通孔320、510和705的图1的ESD电路。晶片通孔320与VSS负电源输入115接触，以提供至地的低电阻路径，如上所解释。如图7的实施例所例示，在实施例中，晶片通孔510可位于VDD正电源输入105之下。然而，晶片通孔510不接触VDD正电源输入105(如图5和图6内所示)。此外如图7内所示，提供晶片通孔705从而与晶片通孔320和510一起形成环绕ESD电路700的防护环。
运用图7的实施例，具备晶片通孔320、510和705的ESD电路700可操作为防止电路间负载流子注入。因此，根据本发明的方面，该防护环用来避免负载流子注入离开ESD电路700的区域而影响周围电路(如图5内所示)。此外，防护环用来避免从ESD电路700外部注入的少数载流子影响到ESD电路700(如图6内所示)。因此，图7显示根据本发明的方面的具有晶片通孔来避免电路间负载流子注入的ESD电路700。
如习知此技术的人士所了解，虽然使用晶片通孔这个术语，但在实施例中，可以仅部分穿过晶片来形成晶片通孔，例如从晶片背面向上至器件的绝缘表面。例如在实施例内，晶片通孔可穿过实体晶片，但是不穿过例如线路、绝缘体和/或电子器件的背端。
再者，如图7内所示，晶片通孔320、510和705所形成的防护环可不形成完整环结构。也就是说，在实施例中，晶片通孔之间可以有间隙，这是因为例如若使用钻孔(或蚀刻)形成完整晶片通孔防护环时，钻孔(或蚀刻)之后，整个中心部分会脱落，如此在实施例中，防护环结构并非真正的环形结构。
因此如图7所示，在实施例中，晶片通孔320、510和705可彼此相隔(例如，彼此相隔一到二微米)，并且其仍旧可提供防护环功能，因为可避免负载流子跨过防护环。再者，即使无法避免所有负载流子穿过防护环，在实施例中，防护环仍旧阻挡大多数负载流子，不过无法达到百分之百的防护环效率。
图8显示根据本发明的方面的示范ESD电路800的顶视图。尤其是，图8显示具有类似于图7的晶片通孔320、510和705的图1的ESD电路。也就是说，晶片通孔320与VSS负电源输入115接触，以提供至地的低电阻路径，如上所解释。此外如图8内所示，提供晶片通孔705以便与晶片通孔320和510一起形成环绕ESD电路700的防护环。不过与图7相比，其中晶片通孔510位于VDD正电源输入105之下，在图8的实施例中，晶片通孔510位于VDD正电源输入105与N阱125之间。此外，ESD电路800包括位于输入110之下的附加晶片通孔805(例如，电路内晶片通孔)。类似于晶片通孔510，晶片通孔805与地平面(未显示)接触，但不与输入110接触。
运用图8的实施例，具备晶片通孔320、510、705和805的ESD电路800可操作为避免电路间负载流子注入以及电路内负载流子注入。因此根据本发明的方面，该防护环用来避免负载流子注入离开ESD电路800的区域并影响周围电路(如图5内所示)。此外，防护环用来避免从ESD电路800外部注入的少数载流子影响到ESD电路800(如图6内所示)。
再者，晶片通孔805用来避免少数载流子的电路内注入(即，在双二极管ESD电路内)。也就是如图8所示，晶片通孔805避免例如，电子从下二极管160注入到上二极管150。虽然对于图8的范例，ESD电路800包括双二极管电路，如习知此技术的人士所了解，ESD电路还可包括可操作为执行ESD功能的任何数量的元件。如图8内所示，晶片通孔805可用来将任何电路元件与ESD电路800内不同元件隔离。在实施例中，依赖于电路类型，例如ESD电路的类型，可利用不同的电路元件，并且提供隔离给使用一个或多个电路内晶片通孔的这些电路元件的某些或全部是有利的。因此，图8显示根据本发明的方面的具有晶片通孔来避免电路间负载流子注入和电路内负载流子注入的ESD电路。
具有晶片通孔和电感器的ESD结构
在具体实施例内，对于射频(RF)应用而言，ESD电路需要有源元件和电感器。然而，具有电感器的ESD电路面临许多挑战。首先，电感器本身相当大，使得电感器占用宝贵的电路空间。第二，在实施例中，电感器需要屏蔽来改善品质因子(Q)。电感器的品质因子为给定频率处的其感抗对其电阻的比例，且是其效率的测量。电感器的Q系数越高，则电感器越接近理想、无损耗电感器的特性。
图9显示除其它元件之外包括电感器905的ESD网络900。尤其是，图9显示包括电容器电感器电路的ESD网络900，该电路具有低阻抗电感器线圈905，其通过与VSS负电源输入115连接而电连接至晶片通孔320。此外在实施例中，ESD网络900包括电连接至ESD网络900的输入110以及电感器线圈905的接合衬垫910。通过提供具有晶片通孔320以及具有低电阻的ESD电感器905的ESD网络900，其中电感器905电连接回衬底205，建立至衬底205的最低阻抗路径。
尤其是，图9显示在单二极管915顶上的电感器线圈905。也就是说，并非使用两个二极管(例如图4所示)，在图9的实施例中，使用包括单二极管的ESD器件，则硅面积可减半。再者，在实施例中，因电感器线圈905位于硅电路顶端上，ESD网络900的物理面积被减少。如图9所示，ESD网络900的晶片通孔320作为至地平面505的分流器。再者，根据本发明的方面，电感器线圈905的下端部通过与VSS负电源输入115连接而电连接至晶片通孔320。
图10显示根据的本发明方面的包括电感器905和电感器屏蔽1005的示范ESD网络1000。在实施例中，为了将电感器905与衬底205隔离，在电感器905与衬底205之间配置金属电感器屏蔽1005。再者，习知此技术的人士应了解，电感器屏蔽1005中可具有槽，如此电感器屏蔽1005内不会形成逆流。因此，根据本发明的方面，为了电连接电感器线圈905与晶片通孔320，可建立穿过电感器屏蔽1005的一个或多个通路1010(例如使用蚀刻处理，例如RIE处理)，并且在其中可形成过孔，以连接电感器线圈905与VSS负电源输入115(其接着被电连接至晶片通孔320)。
附加的晶片通孔
图11显示根据本发明另外方面的具有附加的晶片通孔1105(例如，与图7的实施例相比)的示范ESD电路1100。尤其是，图11的实施例包括与VSS负电源输入115和地平面(未显示)电接触的晶片通孔320。再者，图11的实施例包括同样与地平面接触的晶片通孔510和705(例如，部分示于图5中的)。
再者，如图11所示，可在衬底中形成附加的晶片通孔1105，其与地平面(未显示)接触，在其之间具有间隙。实施附加的晶片通孔，用来横向和垂直地减少ESD电路1100内的电阻，即使附加的晶片通孔1105并未电连接至除地平面以外的任何其它部件(类似于上述的晶片通孔510和705)。例如：利用附加的晶片通孔将减少整个电路的物理区域内的衬底电阻，即使VSS负电源输入115仅附接至晶片通孔320。也就是说，即使晶片通孔510、705和1105未直接连接至VSS负电源输入115，这些晶片通孔510、705和1105都通过芯片衬底背面上的地平面505(显示于图5内)连接至VSS负电源输入115。
根据本发明的方面，附加的晶片通孔可用于降低到下方衬底的整个电阻。在实施例中，进一步降低衬底电阻的程度取决于附加晶片通孔1105与晶片通孔320、510和705的间隔。例如：晶片通孔320、510、705和1105的间隔越紧密，所获得的衬底电阻就越低，越宽则越高。
虽然图11显示在晶片通孔705内的ESD电路1100左边与右边上形成的附加的晶片通孔1105，以及超出晶片通孔510所形成的附加晶片通孔1105，本发明考虑这些附加晶片通孔1105可超出晶片通孔705并且在晶片通孔510内形成。再者，虽然图11显示在晶片通孔320(也作为至接地的分流器)内或外并无附加晶片通孔，但本发明考虑在晶片通孔320内或外形成附加晶片通孔。虽然图11显示五个附加晶片通孔，但应了解本发明考虑可使用任何数量的附加晶片通孔，来降低至衬底的整体电阻。
附加晶片通孔可影响或可不影响防护环阻挡效率(或能力)。例如：根据邻近电路所在位置，放置不同尺寸的附加晶片通孔可改善避免电子进出ESD器件。再者，如上面所解释，附加晶片通孔将改善(即是降低)ESD结构的电阻。
器件形成
在实施例中，使用传统蚀刻处理，例如反应离子蚀刻(RIE)，从衬底背面形成晶片通孔320、510、705和1105。尤其是，在标准器件形成之后，在衬底顶上放置掩模，然后将结构翻过来，并且使用传统光刻和蚀刻处理穿过衬底蚀刻一个或多个晶片通孔。如所了解，针对作为防护环以及到地的低电阻路径的晶片通孔320，蚀刻过孔以便晶片通孔320与VSS负电源输入115电接触。在蚀刻处理之后，过孔根据特定应用填入不同材料。这些材料可为耐火金属、铝、绝缘体或具有绝缘体衬里的金属材料。然后使用传统抛光技术，例如化学机械抛光来抛光该结构。此外，地平面被可沉积在衬底底部，而与晶片通孔320、510、705的每一者以及实施例的1105电接触。
设计结构
图12显示例如在半导体IC逻辑设计、仿真、测试、版图以及制造中所使用的示范设计流程1200的方块图。设计流程1200包含用来处理设计结构来产生图4至图11内所示本发明实施例的逻辑或其它功能同等代表的处理及机构。由设计流程1200处理和/或产生的设计结构可被编码在机器可读的传输或存储介质上，以包含这样的数据和/或指令，该数据和/或指令在数据处理系统上执行或处理时，产生硬件部件、电路、器件或系统的逻辑上、结构上、或功能上的等价表示。
图12例示多种这样的设计结构，其包含优选由设计处理1210所处理的输入设计结构1220。设计结构1220可为由设计处理1210所产生并处理的逻辑仿真设计结构，用来产生硬件器件的逻辑等价功能表示。设计结构1220也可或备选地包含由设计处理1210处理时，产生硬件器件物理结构的功能表示的数据和/或程序指令。不论代表功能和/或结构设计特征，使用例如核心程序开发者/设计师所实施的电子计算机辅助设计(ECAD)可产生设计结构1220。设计结构1220被编码在机器可读的数据传输或存储介质上编码时，可由设计处理1210内的一个或多个硬件和/或软件模块存取与处理，来仿真或功能地表示电子部件、电路、电子或逻辑模块、装置、器件或系统，例如图4至图11内所示。如此，设计结构1220可包含文件或其它数据结构，其包含由设计或仿真数据处理系统处理时人和/或机器可读取的原代码、编译的结构或计算机可执行的程序代码结构，功能上仿真或表示电路或者其它等级的硬件逻辑设计。这种数据结构可包含硬件描述语言(HDL)设计实体或符合和/或兼容于例如Verilog和VHDL这类较低阶的HDL设计语言和/或例如C或C++这类较高阶的设计语言的其它数据结构。
设计处理1210优选采用和并入用于合成、转译或处理图4至图11内所示部件、电路、器件或逻辑结构的设计/仿真功能等价物的硬件和/或软件模块，以产生包含例如设计结构1220这类设计结构的网表1280。网表1280可包含例如代表配线、分立部件、逻辑门、控制电路、I/O器件、模式等的列表的已编译或已处理的数据结构，其说明到集成电路设计中的其它元件与电路的连接。网表1280可使用迭代处理来综合，其中网表1280根据器件的设计规格与参数被重新综合一或多次。如此处所述的其它设计结构类型，网表1280可记录在机器可读的数据存储介质上。该介质可为非易失性储存媒体，例如磁或光盘驱动器、压缩闪速存储器(compact flash)或其它闪速存储器。附加地或备选地，介质可为系统或高速缓存、缓冲空间或电或光学传导器件与材料，通过其数据分组可通过因特网或其它网络适用方式传输并中间储存。
设计处理1210可包括用来处理各种输入数据结构类型(包含网表1280)的硬件与软件模块。这种数据结构类型可位于例如链接库元件1230内并且包含一组常用元件、电路和器件，包含用于已知制造技术(例如不同技术节点32nm、45nm、90nm等)的模型、布线与符号表示。数据结构类型可另包含设计规格1240、特征数据1250、验证数据1260、设计规则1270以及测试数据文件1285，该文件可包含输入测试图形、输出测试图形以及其它测试信息。设计处理1210可另包含用于执行标准电路设计处理，例如时序分析、验证、设计规则检查、设置与布线操作等的模块。
设计处理1210采用并且并入例如HDL编译器与仿真模型建立工具这类熟知的逻辑与物理设计工具，将设计结构1220和某些或全部已描述的支持数据结构一起处理，来产生第二设计结构1290。设计结构1290类似于设计结构1220，优选包含一个或多个文件、数据结构或位于传输或数据存储介质内的其它计算机编码的数据或指令，在由ECAD系统处理后，产生图4至图11内所示一个或多个本发明的实施例的逻辑或功能等价形式。在一个实施例中，设计结构1290可包含功能上仿真图4至图11内所示器件的已编译、可执行的HDL仿真模型。
设计结构1290也可采用用于交换集成电路版图数据的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或其它适合用来储存这种设计数据结构的任何格式存储的信息)。设计结构1290可包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、版图参数、线路、金属层、过孔、形状、通过制造线的路径数据以及由制造如图4至图11内所示本发明实施例的半导体制造工具所处理的任何其它数据。然后设计结构1290前往阶段1295，其中例如设计结构1290进行流片、开始制造、送至掩模工厂、送至另一设计中心、送回给客户等。
上述该方法用于集成电路芯片的制造。制造商可用原料晶片形式(也就是当成具有多个未封装芯片的单一晶片)、裸管芯或已封装形式散布产生的集成电路芯片。在后一情况下，芯片安装在单芯片封装内(例如塑料载体，具有附着至主机板或其它更高级载体的引线)或安装在多芯片封装内(例如任一或两表面都具有表面互连或嵌有互连的陶瓷载体)。在任意情况下中，芯片与其它芯片、分立电路部件和/或其它信号处理器件整合成为例如主机板这类中间产品或终端产品的一部份。最终产品可为包含集成电路芯片的任何产品。
此处所使用的术语仅为说明特定具体实施例之用，并非用于限制本发明。如此处所使用，除非上下文有明确指示，否则单数形式的“一”、“一个”和“该”也包含复数形式。将了解，说明书中所使用的术语“包括”指明所陈述的特征、整体(integer)、步骤、操作、元件、和/或部件的存在，但不排除还有一或多个其它特征、整体、步骤、操作、元件、部件、和/或群组的存在或添加。
对应的结构、材料、动作以及所有手段或步骤的等价物加上以下申请专利范围内的功能元件(若有的话)都包括用来执行该功能结合特别主张的其它主张部件的任何结构、材料或动作。本发明的描述已经为了例示与描述的目的而呈现，但不旨在将本发明毫无遗漏地限制在所公开的形式中。在不脱离本发明的范围和精神的前提下，习知此技术的人士将了解许多修正例以及变化例。实施例经过选择与说明来最佳阐述本发明及实际应用的原理，并且以许多实施例让其它习知此技术的人士对本发明有最佳了解，这些修正例都适合所考虑的特定用途。

Claims (25)

1.一种静电放电(ESD)结构，该结构包括：
ESD有源器件；以及
至少一个晶片通孔结构，其为所述ESD有源器件提供到衬底的低串联电阻路径。
2.根据权利要求1的ESD结构，其中所述至少一个晶片通孔结构附加地提供防护环，来避免少数载流子迁徙。
3.根据权利要求2的ESD结构，还包括在所述衬底的底部上形成并被电连接到所述至少一个晶片通孔结构的地平面。
4.根据权利要求3的ESD结构，还包括与所述地平面接触并形成所述防护环的一部分的附加晶片通孔。
5.根据权利要求4的ESD结构，还包括与所述地平面接触的另外的晶片通孔，所述另外的晶片通孔被结构化和配置为以横向方式和垂直方式中的至少一种来减小所述ESD结构的电阻。
6.根据权利要求4的ESD结构，还包括在所述ESD有源器件的元件之间形成的至少一个晶片通孔，以避免所述ESD有源器件的所述元件之间的电路内少数载流子迁徙。
7.根据权利要求4的ESD结构，其中所述防护环被结构化和配置为避免下列情况中至少的一种：
少数载流子从一个或多个外部源注入到所述ESD结构；以及
少数载流子从所述ESD有源器件注入到所述一个或多个外部源。
8.根据权利要求1的ESD结构，其中所述至少一个晶片通孔结构包括导体材料或绝缘体材料。
9.根据权利要求1的ESD结构，其中所述至少一个晶片通孔结构与负电源输入和在所述衬底的底部上形成的地平面接触。
10.根据权利要求1的ESD结构，还包括至少一个电感器，其中所述至少一个电感器被电连接至所述至少一个晶片通孔。
11.根据权利要求10的ESD结构，还包括在所述至少一个电感器与所述衬底之间形成的电感器屏蔽。
12.根据权利要求1的ESD结构，其中所述ESD有源器件包括双二极管电路。
13.一种装置，所述装置包括：
输入；
至少一个供电轨；以及
根据上述权利要求中任一项的ESD结构，其被电连接在所述输入与所述至少一个供电轨之间，
14.根据权利要求13的装置，其中所述至少一个晶片通孔结构和至少一个附加晶片通孔结构中的至少一个与地平面接触，并提供防护环来避免少数载流子迁徙。
15.根据权利要求14的装置，还包括与所述地平面接触的至少一个另外的晶片通孔，所述至少一个另外的晶片通孔被结构化和配置为以横向方式和垂直方式中的至少一种来减小所述ESD结构的电阻。
16.根据权利要求13的装置，其中所述至少一个晶片通孔结构与负电源输入和在所述衬底的底部上形成的地平面接触。
17.根据权利要求13的装置，还包括在所述衬底的底部上形成并且被电连接到所述至少一个晶片通孔结构的地平面。
18.根据权利要求13的装置，还包括至少一个电感器，其中所述至少一个电感器被电连接到所述至少一个晶片通孔。
19.根据权利要求18的装置，还包括在所述至少一个电感器与所述衬底之间形成的电感器屏蔽。
20.一种方法，所述方法包括以下步骤：
在衬底上形成ESD有源器件；
在所述衬底的背面上形成地平面；以及
形成至少一个晶片通孔，其被电连接到所述ESD有源器件的负电源输入和所述地平面以提供到所述衬底的低串联电阻路径。
21.根据权利要求20的方法，其中所述至少一个晶片通孔结构被结构化和配置为附加提供避免少数载流子迁徙的防护环。
22.根据权利要求20的方法，还包括形成与所述地平面接触的至少一个附加晶片通孔，所述至少一个附加晶片通孔形成所述防护环的一部分。
23.根据权利要求20的方法，还包括在所述衬底上形成至少一个电感器，其中所述至少一个电感器被电连接到所述至少一个晶片通孔。
24.根据权利要求23的方法，还包括在所述至少一个电感器与所述衬底之间提供电感器屏蔽。
25.根据权利要求20的方法，还包括形成与所述地平面接触的至少一个另外的晶片通孔，所述至少一个另外的晶片通孔被结构化和配置为以横向方式和垂直方式中的至少一种来减小所述衬底的电阻。
CN201080013247.7A 2009-03-26 2010-03-15 具有晶片通孔结构的esd网络电路以及制造方法 Expired - Fee Related CN102362349B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/411,612 US8232625B2 (en) 2009-03-26 2009-03-26 ESD network circuit with a through wafer via structure and a method of manufacture
US12/411,612 2009-03-26
PCT/EP2010/053307 WO2010108812A1 (en) 2009-03-26 2010-03-15 Esd network circuit with a through wafer via structure and a method of manufacture

Publications (2)

Publication Number Publication Date
CN102362349A true CN102362349A (zh) 2012-02-22
CN102362349B CN102362349B (zh) 2014-10-15

Family

ID=42198941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080013247.7A Expired - Fee Related CN102362349B (zh) 2009-03-26 2010-03-15 具有晶片通孔结构的esd网络电路以及制造方法

Country Status (6)

Country Link
US (2) US8232625B2 (zh)
EP (1) EP2412023B1 (zh)
JP (1) JP5746138B2 (zh)
CN (1) CN102362349B (zh)
TW (1) TW201108393A (zh)
WO (1) WO2010108812A1 (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946240A (zh) * 2017-12-15 2018-04-20 西安科锐盛创新科技有限公司 Tsv转接板及其制备方法
CN108010853A (zh) * 2017-12-15 2018-05-08 西安科锐盛创新科技有限公司 基于硅通孔的转接板及其制备方法
CN108054157A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 用于系统级封装的tsv转接板
CN108054133A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 集成电路抗静电转接板及其制备方法
CN108054139A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 Tsv转接板及其制备方法
CN108109961A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 基于二极管的集成电路抗静电转接板及其制备方法
CN108109996A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 基于二极管的集成电路抗静电转接板及其制备方法
CN108109957A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 系统级封装抗静电转接板
CN108109962A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 集成电路抗静电转接板
CN108122818A (zh) * 2017-12-15 2018-06-05 西安科技大学 用于系统级封装的防静电装置及其制备方法
CN108321154A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于scr管的tsv转接板及其制备方法
CN108321145A (zh) * 2017-12-15 2018-07-24 西安科技大学 集成电路转接板及其制备方法
CN108321117A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于mos管的tsv转接板及其制备方法
CN109638011A (zh) * 2018-11-30 2019-04-16 昆山锐芯微电子有限公司 图像传感器的静电防护结构及图像传感器
CN110047917A (zh) * 2013-12-31 2019-07-23 天工方案公司 使用穿通效应的放大器电压限制
CN113363251A (zh) * 2020-05-21 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446733B2 (en) 2007-10-02 2019-10-15 University Of Central Florida Research Foundation, Inc. Hybrid solar cell
US8232625B2 (en) 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture
US8054597B2 (en) * 2009-06-23 2011-11-08 International Business Machines Corporation Electrostatic discharge structures and methods of manufacture
US8618629B2 (en) * 2009-10-08 2013-12-31 Qualcomm Incorporated Apparatus and method for through silicon via impedance matching
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
WO2011086612A1 (ja) * 2010-01-15 2011-07-21 パナソニック株式会社 半導体装置
FR2961345A1 (fr) * 2010-06-10 2011-12-16 St Microelectronics Tours Sas Circuit integre passif
KR101712629B1 (ko) * 2010-08-19 2017-03-06 삼성전자 주식회사 Ｅｓｄ 보호 소자와 그 제조 방법 및 그 보호 소자를 포함하는 전기전자장치
US20120069478A1 (en) * 2010-09-17 2012-03-22 Foveon, Inc. Integrated circuit esd protection using substrate in esd current path
US8908341B2 (en) * 2012-04-04 2014-12-09 Globalfoundries Singapore Pte. Ltd. Power clamp for high voltage integrated circuits
JP6401842B2 (ja) * 2012-11-28 2018-10-10 ルネサスエレクトロニクス株式会社 半導体集積回路
KR20140110137A (ko) 2013-03-04 2014-09-17 삼성디스플레이 주식회사 터치 표시 장치 및 이의 제조 방법
US9093462B2 (en) 2013-05-06 2015-07-28 Qualcomm Incorporated Electrostatic discharge diode
TWI528525B (zh) * 2013-09-03 2016-04-01 瑞昱半導體股份有限公司 金屬溝渠減噪結構及其製造方法
US9472545B2 (en) * 2014-01-31 2016-10-18 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with electrostatic discharge (ESD) protection
JP5934752B2 (ja) * 2014-07-01 2016-06-15 有限会社 ナプラ 集積回路装置
US9922970B2 (en) 2015-02-13 2018-03-20 Qualcomm Incorporated Interposer having stacked devices
EP3116027A1 (en) * 2015-07-10 2017-01-11 Nxp B.V. An electrostatic discharge protection device comprising a silicon controlled rectifier
CN108028280B (zh) * 2015-09-25 2023-04-04 英特尔公司 制作背侧金属的接触部的卷绕源极/漏极方法
WO2017091155A1 (en) * 2015-11-26 2017-06-01 Agency For Science, Technology And Research Tsv embedded thyristor for short discharge path and reduced loading in stacked dies
US10319668B2 (en) 2017-02-08 2019-06-11 Samsung Electronics Co., Ltd. Integrated circuit having contact jumper
JP6800783B2 (ja) 2017-03-10 2020-12-16 株式会社豊田中央研究所 保護装置
CN107093597B (zh) * 2017-04-17 2019-10-11 上海华虹宏力半导体制造有限公司 具有esd保护功能的密封环
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
CN110794428A (zh) * 2019-12-18 2020-02-14 中国人民解放军战略支援部队信息工程大学 无人机gps模块esd电磁效应等效替代试验系统和方法
CN115602681A (zh) * 2021-08-30 2023-01-13 台湾积体电路制造股份有限公司（Tw） 集成有硅穿孔的静电放电保护单元和天线
KR20230059949A (ko) * 2021-10-26 2023-05-04 삼성전자주식회사 3차원 집적 회로 구조체 및 그의 제조 방법
WO2023223501A1 (ja) * 2022-05-19 2023-11-23 株式会社ソシオネクスト 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703747A (en) * 1995-02-22 1997-12-30 Voldman; Steven Howard Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US20050282381A1 (en) * 2004-06-22 2005-12-22 Cohen Guy M Apparatus and method for thermal isolation, circuit cooling and electromagnetic shielding of a wafer
US20070029646A1 (en) * 2005-08-02 2007-02-08 International Business Machines Corporation Inter-chip esd protection structure for high speed and high frequency devices
US20080073747A1 (en) * 2006-09-22 2008-03-27 Clinton Chao Electromagnetic shielding using through-silicon vias
US20080237789A1 (en) * 2007-03-29 2008-10-02 Zhong-Xiang He Integrated circuit stucture incorporating an inductor, an associated design method and an associated design system
US20080254572A1 (en) * 2002-08-08 2008-10-16 Elm Technology Corporation Vertical system integration

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07312424A (ja) * 1994-05-18 1995-11-28 Nippondenso Co Ltd 半導体装置及びその製造方法
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5901022A (en) * 1997-02-24 1999-05-04 Industrial Technology Research Inst. Charged device mode ESD protection circuit
US6313512B1 (en) * 1999-02-25 2001-11-06 Tyco Electronics Logistics Ag Low source inductance compact FET topology for power amplifiers
US6245600B1 (en) * 1999-07-01 2001-06-12 International Business Machines Corporation Method and structure for SOI wafers to avoid electrostatic discharge
US6342733B1 (en) * 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6459593B1 (en) * 2000-08-10 2002-10-01 Nortel Networks Limited Electronic circuit board
US6498372B2 (en) * 2001-02-16 2002-12-24 International Business Machines Corporation Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer
US6608363B1 (en) * 2001-03-01 2003-08-19 Skyworks Solutions, Inc. Transformer comprising stacked inductors
JP4124981B2 (ja) * 2001-06-04 2008-07-23 株式会社ルネサステクノロジ 電力用半導体装置および電源回路
US6970064B2 (en) * 2001-09-05 2005-11-29 Zhang Minghao Mary Center-tap transformers in integrated circuits
JP2004006691A (ja) * 2002-03-29 2004-01-08 Sanyo Electric Co Ltd 半導体集積回路装置
US6777774B2 (en) * 2002-04-17 2004-08-17 Chartered Semiconductor Manufacturing Limited Low noise inductor using electrically floating high resistive and grounded low resistive patterned shield
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6975032B2 (en) * 2002-12-16 2005-12-13 International Business Machines Corporation Copper recess process with application to selective capping and electroless plating
EP1538672B1 (en) * 2003-05-29 2007-12-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2004363136A (ja) * 2003-06-02 2004-12-24 Nec Electronics Corp 半導体回路装置
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7265433B2 (en) * 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
US20070296055A1 (en) * 2006-06-23 2007-12-27 Albert Kuo Huei Yen Rf integrated circuit with esd protection and esd protection apparatus thereof
US7928926B2 (en) * 2006-06-27 2011-04-19 Panasonic Corporation Display apparatus and method for hands free operation that selects a function when window is within field of view
JP2008124205A (ja) * 2006-11-10 2008-05-29 Denso Corp 半導体装置
US8253230B2 (en) * 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US8080862B2 (en) * 2008-09-09 2011-12-20 Qualcomm Incorporate Systems and methods for enabling ESD protection on 3-D stacked devices
JP5532636B2 (ja) * 2009-03-11 2014-06-25 三菱電機株式会社 半導体装置
US8232625B2 (en) 2009-03-26 2012-07-31 International Business Machines Corporation ESD network circuit with a through wafer via structure and a method of manufacture

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703747A (en) * 1995-02-22 1997-12-30 Voldman; Steven Howard Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US20080254572A1 (en) * 2002-08-08 2008-10-16 Elm Technology Corporation Vertical system integration
US20050282381A1 (en) * 2004-06-22 2005-12-22 Cohen Guy M Apparatus and method for thermal isolation, circuit cooling and electromagnetic shielding of a wafer
US20070029646A1 (en) * 2005-08-02 2007-02-08 International Business Machines Corporation Inter-chip esd protection structure for high speed and high frequency devices
US20080073747A1 (en) * 2006-09-22 2008-03-27 Clinton Chao Electromagnetic shielding using through-silicon vias
US20080237789A1 (en) * 2007-03-29 2008-10-02 Zhong-Xiang He Integrated circuit stucture incorporating an inductor, an associated design method and an associated design system

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047917A (zh) * 2013-12-31 2019-07-23 天工方案公司 使用穿通效应的放大器电压限制
CN110047917B (zh) * 2013-12-31 2022-12-02 天工方案公司 使用穿通效应的放大器电压限制
CN108109962A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 集成电路抗静电转接板
CN108122818A (zh) * 2017-12-15 2018-06-05 西安科技大学 用于系统级封装的防静电装置及其制备方法
CN108054139A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 Tsv转接板及其制备方法
CN108109961A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 基于二极管的集成电路抗静电转接板及其制备方法
CN108109996A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 基于二极管的集成电路抗静电转接板及其制备方法
CN108109957A (zh) * 2017-12-15 2018-06-01 西安科锐盛创新科技有限公司 系统级封装抗静电转接板
CN107946240A (zh) * 2017-12-15 2018-04-20 西安科锐盛创新科技有限公司 Tsv转接板及其制备方法
CN108054133A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 集成电路抗静电转接板及其制备方法
CN108321154A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于scr管的tsv转接板及其制备方法
CN108321145A (zh) * 2017-12-15 2018-07-24 西安科技大学 集成电路转接板及其制备方法
CN108321117A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于mos管的tsv转接板及其制备方法
CN108010853A (zh) * 2017-12-15 2018-05-08 西安科锐盛创新科技有限公司 基于硅通孔的转接板及其制备方法
CN108054157A (zh) * 2017-12-15 2018-05-18 西安科锐盛创新科技有限公司 用于系统级封装的tsv转接板
CN109638011A (zh) * 2018-11-30 2019-04-16 昆山锐芯微电子有限公司 图像传感器的静电防护结构及图像传感器
CN113363251A (zh) * 2020-05-21 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
TW201108393A (en) 2011-03-01
JP5746138B2 (ja) 2015-07-08
JP2012521645A (ja) 2012-09-13
CN102362349B (zh) 2014-10-15
US20100244187A1 (en) 2010-09-30
EP2412023A1 (en) 2012-02-01
WO2010108812A1 (en) 2010-09-30
US8232625B2 (en) 2012-07-31
US8962480B2 (en) 2015-02-24
EP2412023B1 (en) 2019-05-29
US20120238069A1 (en) 2012-09-20

Similar Documents

Publication Publication Date Title
CN102362349B (zh) 具有晶片通孔结构的esd网络电路以及制造方法
US10615260B1 (en) Method for forming FinFET device structure
CN100342524C (zh) 用于集成电路技术中的局部电阻元件的结构和方法
JP5374645B2 (ja) 静電放電からの向上した耐性
JP5705205B2 (ja) スルーウェハ・ビアのラッチアップ・ガードリングを用いるラッチアップ改善のための構造体及び方法
US8614489B2 (en) Vertical NPNP structure in a triple well CMOS process
US8760831B2 (en) Bi-directional back-to-back stacked SCR for high-voltage pin ESD protection, methods of manufacture and design structures
WO2013078439A2 (en) Memory circuit incorporating radiation hardened memory scrub engine
JP2015536574A (ja) 改善された放射線特性を有する集積回路
US8054597B2 (en) Electrostatic discharge structures and methods of manufacture
Cai et al. Multiple layout-hardening comparison of SEU-mitigated filp-flops in 22-nm UTBB FD-SOI technology
US20100067155A1 (en) Method and apparatus for enhancing the triggering of an electrostatic discharge protection device
Voldman MeV implants boost device design
Makihara et al. SEE in a 0.15/spl mu/m fully depleted CMOS/SOI commercial Process
Voldman Electrostatic Discharge Protection and Latch-Up Design and Methodologies for ASIC Development
TW202343736A (zh) 具有高面積效率的半導體保護裝置
Zhang et al. Characterization of single event transient effects fabricated in triple well CMOS process
Zhao et al. An IO block array in a radiation-hardened SOI SRAM-based FPGA

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171024

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171024

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141015