WO2011086612A1 - 半導体装置 - Google Patents

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WO2011086612A1
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circuit portion
semiconductor substrate
digital circuit
metal
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上村晋一朗
平岡幸生
甲斐隆行
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which an analog circuit such as an analog RF circuit and a digital circuit are mixedly mounted.
  • Patent Document 1 describes noise removal by a guard ring.
  • noise is blocked by a substrate contact diffusion region provided around a digital circuit serving as a noise generation source and a blocking region made of metal wiring connected thereto. Since the metal wiring is grounded to the ground, noise propagating through the substrate can be absorbed.
  • Patent Document 2 The isolation by trench is described in Patent Document 2 and Patent Document 3.
  • a trench type insulating region is formed so as to surround the semiconductor element, thereby suppressing propagation of a signal or noise caused by the trench type insulating region.
  • the trench isolation described in Patent Documents 2 and 3 increases the cost when manufactured by the CMOS process.
  • the method of increasing the substrate resistivity improves the isolation, but increases the thermal noise generated from the substrate. Since the semiconductor element formed on the surface of the semiconductor substrate picks up this thermal noise through the substrate parasitic capacitance or the like, the signal quality of the semiconductor element deteriorates. Further, if the substrate resistivity is high, crystal defects are likely to occur, so that latch-up due to pn junction leakage current is likely to occur, and circuit operation becomes unstable. Furthermore, increasing the distance between blocks is one of the solutions, but in this case, another problem arises that the chip size increases.
  • the present invention in a semiconductor device in which an analog circuit and a digital circuit are mixedly mounted, prevents signal interference between the analog circuit and the digital circuit at a low manufacturing cost while stabilizing the circuit operation, and causes noise.
  • the purpose is to suppress degradation of signal quality.
  • a semiconductor device in one embodiment, includes a semiconductor substrate; A digital circuit portion formed on the surface portion of the semiconductor substrate; An analog circuit portion formed on the surface portion of the semiconductor substrate; Comprising at least one via formed in a region between the digital circuit portion and the analog circuit portion; The via penetrates from the front surface to the back surface of the semiconductor substrate, and is constituted by a dielectric whose surface is covered with metal, The metal covering the surface of the via is grounded.
  • the noise generated in the digital circuit section is composed of a dielectric whose surface is covered with metal formed in a region between the digital circuit section and the analog circuit section.
  • the propagation path is interrupted and removed by a grounded low impedance via. Therefore, the isolation from the digital circuit portion to the analog circuit portion is improved.
  • the present invention good isolation can be ensured with a small increase in cost and noise from the outside can be removed, thus solving the isolation problem in a semiconductor device in which an analog circuit such as an analog RF embedded SoC and a digital circuit are mixedly mounted.
  • the semiconductor device can be downsized.
  • the reason why the cost can be suppressed is that three-dimensional mounting technology using through vias has already been established by memory stacking or the like, and the structure is used for strengthening isolation.
  • the isolation can be enhanced without increasing the substrate resistance, the malfunction of the circuit due to the latch-up can be reduced. These effects are not limited by the frequency band, the device used, or the system.
  • FIG. 1 It is a top view which shows the structure of the semiconductor device which concerns on 2nd Embodiment. It is a top view which shows the structure of the semiconductor device which concerns on 2nd Embodiment. It is a figure which shows the other structure of the semiconductor device which concerns on 2nd Embodiment, (a) is a top view, (b) is sectional drawing. It is a figure which shows the other structure of the semiconductor device which concerns on 2nd Embodiment, (a) is a top view, (b) is sectional drawing. It is a figure which shows the other structure of the semiconductor device which concerns on 2nd Embodiment, (a) is a top view, (b) is sectional drawing.
  • FIG. 1A and 1B are diagrams showing a configuration of a semiconductor device according to a first embodiment, in which FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along line AA ′ in FIG.
  • a first layer 5 is formed on the surface side of a semiconductor substrate 4 such as a silicon semiconductor substrate, and on the first layer 5, that is, on the surface portion of the semiconductor substrate 4,
  • An analog RF circuit unit 7 as an analog circuit unit is formed.
  • a via 20 is formed in a region between the analog RF circuit unit 7 and the digital circuit unit 6 on the surface of the semiconductor substrate 4. There may be one via 20 or a plurality of vias 20.
  • the via 20 penetrates from the front surface to the back surface of the semiconductor substrate 4, and the surface is covered with the metal 1, and the inside is constituted by the dielectric 2.
  • the metal 1 covering the surface of the via 20 is grounded via, for example, the semiconductor inner wiring layer 3.
  • FIG. 2A and 2B are diagrams showing another configuration of the semiconductor device according to the present embodiment, in which FIG. 2A is a plan view and FIG. 2B is a cross-sectional view taken along line A-A ′ in FIG.
  • the configuration of FIG. 2 is basically the same as the configuration of FIG. 1, but a plurality of vias 20 are provided in a region between the analog RF circuit unit 7 and the digital circuit unit 6 from the surface side of the semiconductor substrate 4. Seen are arranged in a staggered pattern.
  • FIG. 3 is a plan view showing another configuration of the semiconductor device according to the present embodiment.
  • the via 20 is formed in a vertically long shape and is disposed so as to block the digital circuit unit 6 and the analog RF circuit unit 7. That is, the via 20 has a vertical direction (second direction orthogonal to the first direction) rather than a dimension in the horizontal direction (first direction from the digital circuit unit 6 to the analog RF circuit unit 7) on the surface of the semiconductor substrate 4. It is formed so that the dimension at is larger.
  • the vertical dimension of the via 20 is preferably larger than the vertical dimension of the digital circuit section 6.
  • FIG. 22 is a graph showing the result of simulating isolation when the aspect ratio of the via 20 is 10: 1.
  • the X axis shows the distance between the circuits, and the Y axis shows the isolation.
  • the characteristic becomes a curve 200, and when the via 20 is arranged as shown in FIG. 3, the characteristic becomes a curve 201, and the isolation is improved by about 20 dB.
  • FIG. 4 is a plan view showing another configuration of the semiconductor device according to the present embodiment.
  • the via 20 is formed vertically long as in FIG.
  • the via 20 is formed in an elliptical shape.
  • the four corners of the vertically extending through via 20 may be rounded. That is, the via 20 is formed in a square shape with rounded corners. By rounding the corners, stress applied at the time of manufacturing can be relaxed, so that the difficulty level at the time of manufacturing is lowered and the through via 20 is easily formed.
  • FIG. 5A and 5B are diagrams showing the configuration of the semiconductor device according to the second embodiment, wherein FIG. 5A is a plan view and FIG. 5B is a cross-sectional view taken along line AA ′ in FIG.
  • a plurality of vias 20 are formed so as to surround the periphery of the digital circuit unit 6.
  • one via 20 may be formed in a “C” shape or a “U” shape.
  • the via 20 has a structure in which the periphery of the digital circuit unit 6 is opened at one or more places and is surrounded without interruption. As a result, further enhancement of isolation is achieved.
  • FIG. 7 shows a configuration assuming a case where the circuit scale of the digital circuit section 6 is increased.
  • the analog RF circuit unit 7 is disposed in the upper left corner, and the digital circuit unit 6 is disposed in the other region.
  • the via 20 is formed so as to surround the digital circuit portion 6.
  • the via 20 is formed so as to surround the periphery of the digital circuit unit 6.
  • the via is formed so as to surround the analog RF circuit unit. Also good. Thereby, it is possible to suppress interference of noise that has entered from the digital circuit section.
  • vias may be formed both around the digital circuit portion and around the analog RF circuit portion. In this case, the isolation point of each via can be separated on the semiconductor substrate to further enhance the isolation.
  • FIG. 8A and 8B are diagrams showing another configuration of the semiconductor device according to the present embodiment, in which FIG. 8A is a plan view and FIG. 8B is a cross-sectional view taken along line A-A ′ in FIG.
  • the configuration of FIG. 8 is substantially the same as the configuration of FIG. 5, and a via 20 is formed so as to surround the digital circuit portion 6. Further, a trench type insulating region 8 is formed outside the via 20 so as to surround the digital circuit portion 6.
  • FIG. 9A and 9B are diagrams showing another configuration of the semiconductor device according to the present embodiment, in which FIG. 9A is a plan view, and FIG. 9B is a cross-sectional view taken along line A-A ′ in FIG.
  • the configuration of FIG. 9 is substantially the same as the configuration of FIG. 5, and a via 20 is formed so as to surround the digital circuit portion 6. Further, a guard ring 9 in which a silicon active layer is grounded by a contact is formed outside the via 20 so as to surround the digital circuit portion 6.
  • the trench type insulating region 8 ⁇ / b> A may be formed so as to surround the analog RF circuit unit 7.
  • the trench type insulating region 8 may be omitted.
  • a guard ring 9 A may be formed so as to surround the analog RF circuit section 7. In the configuration shown in FIG. 11, the guard ring 9 may be omitted.
  • FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment, and corresponds to the plan view of FIG.
  • the metal 1 of the via 20 is spread in a planar shape in a region 1 ⁇ / b> A corresponding to the digital circuit portion 6 on the back surface of the semiconductor substrate 4.
  • the metal 1 may be formed in a mesh shape. Further, the metal 1 may be formed so as to expand in a region corresponding to the analog RF circuit portion 7 on the back surface side of the semiconductor substrate 4.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment, and corresponds to the plan view of FIG.
  • the metal 1 of the via 20 is connected to the grounded rewiring layer 33 on the semiconductor substrate 4 via the semiconductor inner wiring layer 3 and the via 31 on the surface side of the semiconductor substrate 4.
  • the rewiring layer 33 is formed in a planar shape or a mesh shape so as to cover the digital circuit portion 6 when viewed from the front surface side of the semiconductor substrate 4.
  • a rewiring layer 33 such as a wafer level CSP (Chip Size Package)
  • the GND impedance can be further reduced and digital noise propagation can be suppressed.
  • FIG. 14 is a cross-sectional view showing the configuration of the semiconductor device according to the fifth embodiment, and corresponds to the plan view of FIG.
  • an insulating layer or high resistance layer 11 is formed on the surface side of the semiconductor substrate 4, and a digital circuit portion 6 and an analog RF circuit portion 7 are formed thereon.
  • the insulating layer or the high resistance layer 11 is formed on the back side of the digital circuit portion 6 and the analog RF circuit portion 7.
  • SOI Silicon On Insulator
  • the high resistance layer can be realized by increasing the resistance by proton injection or the like.
  • the impedance between the semiconductor substrate 4 and the digital circuit section 6 and the analog RF circuit section 7 is increased, and the isolation is improved.
  • FIG. 15A and 15B are diagrams showing the configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 15A is a plan view
  • FIG. 15B is a cross-sectional view taken along line AA ′ in FIG.
  • a second via 10 that functions as an input / output terminal of the digital circuit unit 6 is formed in addition to the via 20 formed around the digital circuit unit 6 in order to enhance isolation.
  • the second via 10 penetrates from the front surface to the back surface of the semiconductor substrate 4, and is configured by a dielectric whose surface is covered with metal.
  • the through via 20 for enhancing isolation and the through via 10 for inputting and outputting signals may be mixed on the same semiconductor substrate 4.
  • FIG. 17, and FIG. 18 are cross-sectional views illustrating the configuration of the semiconductor device according to the seventh embodiment, and correspond to the plan view of FIG. 17 and 18, the configuration of the semiconductor device is shown upside down.
  • the metal 1 covering the via 20 is connected to a grounded bump (solder ball) 12 on the back surface of the semiconductor substrate 4.
  • the metal 1 covering the via 20 is connected to the grounded bump 13 on the surface of the semiconductor substrate 4.
  • the metal 1 covering the via 20 is connected to the rewiring layer 34 on the surface of the semiconductor substrate, and the rewiring layer 34 is connected to the grounded bump 15.
  • FIG. 19 is a cross-sectional view showing another configuration of the semiconductor device according to the present embodiment, and corresponds to the plan view of FIG. In the configuration of FIG. 19, the metal 1 covering the via 20 is connected to the grounded wire 14 on the surface of the semiconductor substrate 4. With this configuration, a grounding effect can be realized and isolation can be improved.
  • FIG. 20 is a cross-sectional view showing another configuration of the semiconductor device according to the present embodiment, and corresponds to the plan view of FIG.
  • the metal 1 covering the via 20 is connected to the grounded wire 16 on the back surface of the semiconductor substrate 4.
  • FIG. 21 is a cross-sectional view showing a configuration in which such a via structure is applied to the first embodiment, and corresponds to the plan view of FIG.
  • the via 20 penetrates from the front surface to the back surface of the semiconductor substrate 4, the surface is covered with the metal 1, and the insulating film 40 is interposed between the metal 1 and the semiconductor substrate 4. Is provided.
  • the inside of the via 20 is constituted by the dielectric 2.
  • the metal 1 covering the surface of the via 20 is grounded via, for example, the semiconductor inner wiring layer 3.
  • the via structure as shown in FIG. 21 may be applied to other embodiments.
  • the enhancement of isolation between the digital circuit portion and the analog circuit portion can be realized at a low cost, it is useful for improving the performance and reducing the cost in, for example, a large-scale RF analog mixed SoC.
  • SYMBOLS 1 Metal which covers via surface 2 Dielectric which comprises via 4 Semiconductor substrate 5 1st layer (surface part of semiconductor substrate) 6 Digital circuit part 7 Analog RF circuit part (Analog circuit part) 8, 8A Trench type insulating region 9, 9A Guard ring 10 Second via 11 Insulating layer or high resistance layer 12, 13, 15 Bump 14, 16 Wire 20 Via 33, 34 Redistribution layer 40 Insulating film

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Abstract

　半導体基板（４）の表面部にデジタル回路部（６）とアナログ回路部（７）とが形成されている。デジタル回路部（６）とアナログ回路部（７）との間の領域に、ビア（２０）が形成されている。ビア（２０）は、半導体基板（４）の表面から裏面にかけて貫通しており、かつ、表面が金属（１）で覆われた誘電体（２）によって構成されており、金属（１）は接地されている。ビア（２０）によって、アナログ回路部（６）とデジタル回路部（７）との間の信号干渉が抑えられる。

Description

半導体装置
　本発明は、半導体装置に関するものであり、特に、アナログＲＦ回路等のアナログ回路とデジタル回路が混載された半導体装置に関する。
　近年、無線モジュールの低コスト化、小型化のために、アナログＲＦ回路を混載した大規模ＳｏＣ（System on Chip）の実現化が進んでいる。しかしながら、アナログＲＦ混載ＳｏＣでは、デジタル回路の発生する雑音が半導体基板を介してアナログＲＦ回路に回り込み、これがアナログＲＦ回路の性能劣化の原因の１つとなっている。このような半導体装置においては、デジタル回路部とアナログＲＦ回路部とのアイソレーションを十分にとり、ブロック間の信号干渉を出来るだけ除去する必要がある。なおこの問題は、アナログＲＦ回路以外のアナログ回路をデジタル回路と混載する場合でも、同様に起こりうる。
　このようなアイソレーション確保の目的で報告された素子分離に関する従来技術としては、ガードリングによるノイズ除去、トレンチによる分離、基板高抵抗化などの技術がある。
　ガードリングによるノイズ除去に関しては、例えば特許文献１に記載されている。特許文献１の半導体装置では、ノイズ発生源となるデジタル回路の周辺に設けた基板コンタクト拡散領域とこれに接続された金属配線からなる遮断領域にて、ノイズを遮断する。金属配線はグランドに接地されるので、基板を伝搬するノイズを吸収することができる。
　トレンチによる分離に関しては、特許文献２や特許文献３に記載されている。これらに記載された半導体装置では、半導体素子を取り囲むようにトレンチ型絶縁領域が形成されており、これによって信号又はそれに起因するノイズの伝播を抑制する。
　さらに、シリコン基板の抵抗率を上げて、高抵抗率の領域を基板内の半導体素子の周囲に形成し、半導体素子から漏れた、基板を伝播する信号を減衰させてクロストークを抑制する手法もある。
特開平３－４６３３５号公報 特開２００７－６７０１２号公報 特許第３１５９２３７号
　しかしながら、最近の大規模ＳｏＣにおいては、デジタル回路の規模が大きくなり、デジタル回路からのノイズが増大しているため、上述の対策だけでは十分なアイソレーションをとることができない。
　また、特許文献２，３記載のトレンチによる分離では、ＣＭＯＳプロセスで製造する場合には、コストが増大する。また、基板抵抗率を上げる手法では、アイソレーションは改善するが、基板から発生する熱雑音が増大する。そして、半導体基板表面に形成された半導体素子は、基板寄生容量等を介してこの熱雑音を拾い上げるので、半導体素子の信号の品質が劣化する。また、基板抵抗率が高いと結晶欠陥ができやすくなるので、ｐｎ接合のリーク電流に起因するラッチアップが起こり易くなり、回路動作が不安定になる。さらに、ブロック間距離を広げるのも解決策の一つだが、この場合には、チップサイズが大きくなってしまうという別の問題が生じる。
　本発明は、かかる問題点に鑑み、アナログ回路とデジタル回路とが混載された半導体装置において、回路動作を安定させつつ、低い製造コストで、アナログ回路とデジタル回路間の信号干渉を防ぎ、ノイズによる信号品質の劣化を抑えることを目的とする。
　本発明の一態様では、半導体装置は、半導体基板と、
　前記半導体基板の表面部に形成されたデジタル回路部と、
　前記半導体基板の表面部に形成されたアナログ回路部と、
　前記デジタル回路部と前記アナログ回路部との間の領域に形成された少なくとも１つのビアとを備え、
　前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
　前記ビアの表面を覆う金属は、接地されている。
　この態様によると、デジタル回路部において発生したノイズは、デジタル回路部とアナログ回路部との間の領域に形成された、表面が金属で覆われた誘電体によって構成されており、表面の金属が接地された低インピーダンスのビアによって、伝搬経路が遮断され、除去される。したがって、デジタル回路部からアナログ回路部へのアイソレーションが改善する。
　本発明によると、少ないコスト増で良好なアイソレーションを確保でき、外部からのノイズも除去できるので、アナログＲＦ混載ＳｏＣ等のアナログ回路とデジタル回路とが混載された半導体装置におけるアイソレーション問題を解決でき、半導体装置を小型化することができる。コストを抑えられる理由は、貫通ビアを用いた三次元実装技術はメモリ積層などですでに立ち上がっており、その構造をアイソレーション強化として流用するためである。また、本発明によると、基板抵抗を上げなくてもアイソレーション強化できることから、ラッチアップによる回路の誤動作を低減させることも可能になる。なお、これらの効果は、周波数帯域や使用デバイス又はシステムによって限定されるものではない。
第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第１の実施形態に係る半導体装置の他の構成を示す平面図である。 （ａ），（ｂ）は第１の実施形態に係る半導体装置の他の構成を示す平面図である。 第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第２の実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の他の構成を示す断面図である。 第７の実施形態に係る半導体装置の他の構成を示す断面図である。 他のビア構造を用いた実施形態に係る半導体装置の構成を示す断面図である。 実施形態によるアイソレーションの改善効果を示すグラフである。
　以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
　（第１の実施形態）
　図１は第１の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図１の半導体装置では、シリコン半導体基板等の半導体基板４の表面側に、第１層５が形成されており、この第１層５すなわち半導体基板４の表面部に、デジタル回路部６と、アナログ回路部としてのアナログＲＦ回路部７とが形成されている。そして、半導体基板４の表面において、アナログＲＦ回路部７とデジタル回路部６との間の領域に、ビア２０が形成されている。ビア２０は１つでもあってもよいし、複数あってもよい。
　そして、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われており、内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。
　デジタル回路部６が動作することによって、信号に起因するノイズが発生し、発生したノイズは導電性を持つ半導体基板４を介して横方向と深さ方向に拡散していく。ところが図１の半導体装置では、デジタル回路部６からアナログＲＦ回路部７への経路上に、接地された貫通ビア２０が配置されているので、ノイズはこの貫通ビア２０の金属１に吸収される。このため、アナログＲＦ回路部７へのノイズの伝搬は小さくなる。すなわち、本実施形態によると、デジタル回路部６で発生したノイズは、低インピーダンスのビア２０のグランドによって除去されるため、デジタル回路部６とアナログＲＦ回路部７とのアイソレーションが改善する。
　図２は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図２の構成は、図１の構成と基本的に同様であるが、ビア２０が、複数個、アナログＲＦ回路部７とデジタル回路部６との間の領域に、半導体基板４の表面側から見て、千鳥格子状に配置されている。
　このように複数のビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路７との間の経路がさらに遮断され、ノイズの回り込みをより一層抑えることができるので、さらに良好なアイソレーションを確保することができる。
　図３は本実施形態に係る半導体装置の他の構成を示す平面図である。図３の構成では、ビア２０が縦長に形成されており、デジタル回路部６とアナログＲＦ回路部７とを遮断するように配置されている。すなわち、ビア２０は、半導体基板４の表面において、横方向（デジタル回路部６からアナログＲＦ回路部７に向かう第１方向）における寸法よりも、縦方向（第１方向に直交する第２方向）における寸法の方が大きくなるように、形成されている。
　このようにビア２０を配置することによって、デジタル回路部６からアナログＲＦ回路７にノイズが回り込む経路をさらに遮断することができるので、良好なアイソレーションを確保することができる。この場合、ビア２０の縦方向における寸法は、デジタル回路部６の縦方向における寸法よりも大きいことが好ましい。
　図２２はビア２０の縦横比を１０：１とした場合におけるアイソレーションをシミュレーションした結果を示すグラフである。Ｘ軸は回路間の距離を示しており、Ｙ軸はアイソレーションを示している。回路間に何も配置しないときは、特性が曲線２００の様になり、図３のようにビア２０を配置したときは、特性は曲線２０１の様になり、約２０ｄＢアイソレーションが改善する。
　図４は本実施形態に係る半導体装置の他の構成を示す平面図である。図４（ａ）の構成では、図３と同様に、ビア２０が縦長に形成されている。さらに、ビア２０が、楕円形状に形成されている。また図４（ｂ）の構成のように、縦長にした貫通ビア２０の四隅を丸くしてもよい。すなわち、ビア２０が、四隅が丸みを持った方形状に形成されている。角を丸くすることによって、製造時に加わる応力が緩和できるので、製造時の難易度が下がり、貫通ビア２０を形成しやすくなる。
　（第２の実施形態）
　図５は第２の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図５の構成では、ビア２０が、複数個、デジタル回路部６の周囲を取り囲むように、形成されている。このような構成により、デジタル回路部６からの信号のもれが、その周囲に配置されたビア２０の接地部分において吸収される。すなわち、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
　また図６の構成のように、１個のビア２０を「Ｃ」の字状や「コ」の字状に形成してもよい。図６の構成では、ビア２０が、デジタル回路部６の周囲を、１箇所以上空けて、途切れなく取り囲む構造になっている。これにより、更なるアイソレーション強化がはかれる。
　さらに図７では、デジタル回路部６の回路規模が増大した場合を想定した構成を示している。アナログＲＦ回路部７が左上隅に配置されており、それ以外の領域にデジタル回路部６が配置されている。図７の構成でも、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。
　なお、図５～図７の構成では、ビア２０が、デジタル回路部６の周囲を取り囲むように形成されているものとしたが、アナログＲＦ回路部の周囲を取り囲むように、ビアを形成してもよい。これにより、デジタル回路部から回り込んで来たノイズの干渉を抑えることができる。さらに、デジタル回路部の周囲と、アナログＲＦ回路部の周囲の両方に、それぞれビアを形成してもよい。この場合、それぞれのビアの接地点を半導体基板上で分離することによって、さらなるアイソレーション強化を図ることができる。
　図８は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図８の構成は、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、トレンチ型絶縁領域８が形成されている。
　図９は本実施形態に係る半導体装置の他の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図９の構成も、図５の構成とほぼ同様であり、デジタル回路部６の周囲を取り囲むように、ビア２０が形成されている。さらに、デジタル回路部６の周囲を取り囲むように、ビア２０の外側に、シリコン活性層をコンタクトによって接地したガードリング９が形成されている。
　このように、ビア２０に加えて、トレンチ型絶縁領域８やガードリング９を配置することによって、デジタル回路部６からアナログＲＦ回路部７へのノイズの回り込みをさらに抑え込むことができる。
　また、図１０に示すように、デジタル回路部６の周囲を取り囲むトレンチ型絶縁領域８に加えて、アナログＲＦ回路部７の周囲を取り囲むように、トレンチ型絶縁領域８Ａを形成してもよい。なお、図１０の構成において、トレンチ型絶縁領域８を省いてもかまわない。
　さらに、図１１に示すように、デジタル回路部６の周囲を取り囲むガードリング９に加えて、アナログＲＦ回路部７の周囲を取り囲むように、ガードリング９Ａを形成してもよい。なお、図１１の構成において、ガードリング９を省いてもかまわない。
　（第３の実施形態）
　図１２は第３の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１２の構成では、ビア２０の金属１が、半導体基板４の裏面における、デジタル回路部６に対応する領域１Ａに、平面状に拡げられている。この構成により、回路下の基板裏面でも外部からのノイズを吸収することができ、アイソレーションが改善する。
　なお、領域１Ａにおいて、金属１はメッシュ状に形成されていてもよい。また、半導体基板４の裏面側における、アナログＲＦ回路部７に対応する領域に、金属１が拡げて形成されていてもかまわない。
　（第４の実施形態）
　図１３は第４の実施形態に係る半導体装置の構成を示す断面図であり、図５（ａ）の平面図に対応している。図１３の構成では、ビア２０の金属１が、半導体基板４の表面側において、半導体内層配線層３とビア３１とを経由して、半導体基板４上の、接地された再配線層３３に接続されている。そしてこの再配線層３３は、半導体基板４の表面側から見て、デジタル回路部６を覆うように、平面状にあるいはメッシュ状に、形成されている。ウエハーレベルＣＳＰ（Chip Size Package）等の再配線層３３を用いてデジタル回路部６を覆うことによって、ＧＮＤインピーダンスを一層低減でき、デジタルノイズ伝搬を抑制することができる。
　なお、内層配線層と内層ビアとを用いて、デジタル回路部を基板表面で平面状に覆うことによっても、同様の効果が得られる。
　（第５の実施形態）
　図１４は第５の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１４の構成では、半導体基板４の表面側に、絶縁層または高抵抗層１１が形成されており、その上に、デジタル回路部６およびアナログＲＦ回路部７が形成されている。言いかえると、デジタル回路部６およびアナログＲＦ回路部７の裏面側に、絶縁層または高抵抗層１１が形成されている。絶縁層を形成した場合は、ＳＯＩ（Silicon On Insulator）の様な構造をとっている。高抵抗層は、プロトン注入などによる高抵抗化で実現できる。
　このような構造によって、半導体基板４とデジタル回路部６およびアナログＲＦ回路部７との間のインピーダンスが高くなり、アイソレーションが改善する。
　（第６の実施形態）
　図１５は第６の実施形態に係る半導体装置の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａ’における断面図である。図１５の構成では、アイソレーション強化のためにデジタル回路部６の周囲に形成されたビア２０に加えて、デジタル回路部６の入出力端子として機能する第２のビア１０が形成されている。第２のビア１０は、ビア２０と同様に、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている。このように、アイソレーション強化用の貫通ビア２０と、信号の入出力用の貫通ビア１０とを、同一半導体基板４上に混在させてもよい。
　（第７の実施形態）
　図１６、図１７および図１８は第７の実施形態に係る半導体装置の構成を示す断面図であり、図１（ａ）の平面図に対応している。なお、図１７および図１８では、半導体装置の構成を上下逆にして図示している。図１６の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたバンプ（半田ボール）１２に接続されている。図１７の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたバンプ１３に接続されている。図１８の構成では、ビア２０を覆う金属１は、半導体基板の表面において、再配線層３４に接続されており、この再配線層３４が、接地されたバンプ１５に接続されている。
　これらの構成のように、ビア２０の金属１を接地されたバンプに接続することによって、さらなる低インピーダンスの接地効果を実現することができ、アイソレーションが改善される。
　図１９は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図１９の構成では、ビア２０を覆う金属１は、半導体基板４の表面において、接地されたワイヤ１４に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善される。
　図２０は本実施形態に係る半導体装置の他の構成を示す断面図であり、図１（ａ）の平面図に対応している。図２０の構成では、ビア２０を覆う金属１は、半導体基板４の裏面において、接地されたワイヤ１６に接続されている。この構成により、接地効果を実現することができ、アイソレーションが改善されるとともに、インダクタを再配線で形成してもパッケージのダイパットとの距離が確保できる。
　なお、上述の各実施形態において、ビア構造に関して、ビア表面を覆う金属と半導体基板との間に絶縁膜を設けた構成を採用してもよい。図２１はこのようなビア構造を第１の実施形態に適用した構成を示す断面図であり、図１（ａ）の平面図に対応している。図２１の構成では、ビア２０は、半導体基板４の表面から裏面にかけて貫通しており、かつ、表面が金属１で覆われ、さらに、金属１と半導体基板４との間には絶縁膜４０が設けられている。ビア２０の内部は誘電体２によって構成されている。そして、ビア２０の表面を覆う金属１は、例えば半導体内層配線層３を経由して接地されている。他の実施形態にも、図２１に示したようなビア構造を適用してもよい。
　なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　本発明では、デジタル回路部とアナログ回路部とのアイソレーション強化を低コストで実現できるため、例えば、ＲＦアナログ混載大規模ＳｏＣにおいて、性能向上およびコストダウンに有用である。
１　ビア表面を覆う金属
２　ビアを構成する誘電体
４　半導体基板
５　第１層（半導体基板の表面部）
６　デジタル回路部
７　アナログＲＦ回路部（アナログ回路部）
８，８Ａ　トレンチ型絶縁領域
９，９Ａ　ガードリング
１０　第２のビア
１１　絶縁層または高抵抗層
１２，１３，１５　バンプ
１４，１６　ワイヤ
２０　ビア
３３，３４　再配線層
４０　絶縁膜

Claims (18)

  1. 　半導体基板と、
    　前記半導体基板の表面部に形成された、デジタル回路部と、
    　前記半導体基板の表面部に形成された、アナログ回路部と、
    　前記デジタル回路部と前記アナログ回路部との間の領域に形成された、少なくとも１つのビアとを備え、
    　前記ビアは、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されており、
    　前記ビアの表面を覆う金属は、接地されている
    ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記ビアは、複数個、千鳥格子状に配置されている
    ことを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記ビアは、前記半導体基板の表面において、前記デジタル回路部から前記アナログ回路部に向かう第１方向における寸法よりも、前記第１方向に直交する第２方向における寸法の方が大きくなるように、形成されている
    ことを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記ビアの前記第２方向における寸法は、前記デジタル回路部の前記第２方向における寸法よりも大きい
    ことを特徴とする半導体装置。
  5. 　請求項３記載の半導体装置において、
    　前記ビアは、楕円形状に、または、四隅が丸みを持った方形状に、形成されている
    ことを特徴とする半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記ビアは、前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、形成されている
    ことを特徴とする半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、トレンチ型絶縁領域が形成されている
    ことを特徴とする半導体装置。
  8. 　請求項１記載の半導体装置において、
    　前記デジタル回路部の周囲、および、前記アナログ回路部の周囲のうち少なくともいずれか一方を取り囲むように、活性シリコン層のガードリングが形成されている
    ことを特徴とする半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板の裏面における、前記デジタル回路部に対応する領域、および、前記アナログ回路部に対応する領域のうち少なくともいずれか一方にまで、拡げられている
    ことを特徴とする半導体装置。
  10. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板上の、接地された再配線層に接続されており、
    　前記再配線層は、前記半導体基板の表面側から見て、前記デジタル回路部および前記アナログ回路部のうち少なくとも一方を覆うように、形成されている
    ことを特徴とする半導体装置。
  11. 　請求項１記載の半導体装置において、
    　前記デジタル回路部および前記アナログ回路部の裏面側に、絶縁層または高抵抗層が形成されている
    ことを特徴とする半導体装置。
  12. 　請求項１記載の半導体装置において、
    　前記デジタル回路部または前記アナログ回路部の入出力端子として機能し、前記半導体基板の表面から裏面にかけて貫通しており、かつ、表面が金属で覆われた誘電体によって構成されている第２のビアを備えた
    ことを特徴とする半導体装置。
  13. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたバンプに接続されている
    ことを特徴とする半導体装置。
  14. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたバンプに接続されている
    ことを特徴とする半導体装置。
  15. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板上の、再配線層に接続されており、
    　前記再配線層は、接地されたバンプに接続されている
    ことを特徴とする半導体装置。
  16. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板の表面において、接地されたワイヤに接続されている
    ことを特徴とする半導体装置。
  17. 　請求項１記載の半導体装置において、
    　前記ビアの表面を覆う金属は、前記半導体基板の裏面において、接地されたワイヤに接続されている
    ことを特徴とする半導体装置。
  18. 　請求項１～１７のうちいずれか１項記載の半導体装置において、
    　前記ビアの表面を覆う金属と、前記半導体基板との間に、絶縁膜が設けられている
    ことを特徴とする半導体装置。
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