CN110223969B - 具静电放电防护功能的半导体装置及静电放电的测试方法 - Google Patents
具静电放电防护功能的半导体装置及静电放电的测试方法 Download PDFInfo
- Publication number
- CN110223969B CN110223969B CN201810171235.5A CN201810171235A CN110223969B CN 110223969 B CN110223969 B CN 110223969B CN 201810171235 A CN201810171235 A CN 201810171235A CN 110223969 B CN110223969 B CN 110223969B
- Authority
- CN
- China
- Prior art keywords
- integrated circuit
- conductive layer
- semiconductor device
- seal ring
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000010998 test method Methods 0.000 title abstract description 3
- 238000007789 sealing Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 16
- 238000012360 testing method Methods 0.000 claims description 14
- 239000010410 layer Substances 0.000 description 53
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/001—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing
- G01R31/002—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing where the device under test is an electronic circuit
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
本发明公开一种具有静电放电防护功能的半导体装置及其静电放电的测试方法，该静电放电防护的半导体装置包含集成电路、密封环以及导电层。其中，集成电路设置在晶片上，并具有第一区域以及一第二区域，而密封环则设置在晶片上，环绕集成电路。导电层至少覆盖第一区域，并且电连接密封环。
Description
技术领域
本发明涉及一种半导体装置及其测试方法，特别是涉及一种具有静电放电(electrostatic discharge,ESD)防护功能的半导体装置及其静电放电的测试方法。
背景技术
在现代的信息社会中，由集成电路(integrated circuit,IC)所构成的微处理器系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产一晶片(wafer)开始：首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线。之后，再对晶片上的各个区域进行切割而成各个管芯，并利用各种的封装技术，将管芯封装成芯片(chip)，而形成一完整的封装体。其中，为了使微型化的元件能满足高度集成及高速运作的效果，现有技术利用微型化的布线通孔与层间介电层于晶片的各区域上形成多层互联的配线结构，以分别电连接晶体管的金属栅极以及源极/漏极，作为和对外电子信号的输入/输出端。
但是上述的制作工艺却使得集成电路产品更容易遭受静电放电的损害，因此芯片中必需加入静电放电的防护电路设计来保护集成元件电路。
发明内容
本发明的一目的在于提供一种具有静电放电防护功能的半导体装置，其额外设置有一密封环(seal ring)，以辅助传导静电放电电流(ESD current)，由此，可达到静电放电防护的效果。
本发明的一目的在于提供一种静电放电的测试方法，其是通过设置的一密封环辅助传导静电放电电流，由此达到静电放电防护的效果。
为达上述目的，本发明的一实施例提供一种静电放电防护的半导体装置，其包括一集成电路、一密封环以及一导电层。该集成电路是设置在一晶片上，并具有一第一区域以及一第二区域。该密封环则是设置在该晶片上，以环绕该集成电路。该导电层至少覆盖该第一区域，并且电连接该密封环。
为达上述目的，本发明的一实施例提供一种静电放电防护的测试方法，其包括以下步骤。首先，提供一集成电路，该集成电路设置在一晶片上的，并具有被一密封环环绕的一第一区域以及一第二区域。然后，在该集成电路上形成一导电层，至少覆盖该第一区域，该导电层电连接该密封环。接着，提供一静电放电电流至该密封环以进行静电放电防护测试。
整体来说，本发明提供的半导体装置，是额外设置可环绕整个集成电路的一密封环，并且使该密封环可直接或间接电连接至覆盖该集成电路的一导电层上。该导电层可选择性地覆盖该集成电路的所有区域，或是仅覆盖其重要区域，由此，在进行该半导体装置的静电放电防护的测试，即可直接将一静电放电电流提供至该导电层或者是该密封环上，而将其导入一低电位源，例如是接地，以避免该静电放电电流破坏该集成电路内的电路。
附图说明
图1为本发明第一实施例中一种具有静电放电防护功能的半导体装置的上视示意图；
图2为本发明第二实施例中一种具有静电放电防护功能的半导体装置的上视示意图；
图3为图2中沿剖面线A-A’的侧剖示意图；
图4为本发明第三实施例中一种具有静电放电防护功能的半导体装置的上视示意图；
图5为图4中沿剖面线B-B’的侧剖示意图。
主要元件符号说明
100 集成电路
101 切割区域
103 密封环
105 低电位源
120、140 导电层
130、150 导线
A 区域
B 区域
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1，所绘示者为本发明第一实施例中一种具有静电放电防护功能的半导体装置的示意图，其是在一晶片(wafer,未绘示)上设置多个如图1所示的集成电路(integrated circuit,IC)100，各集成电路100之间则通过切割区域101而相互分隔，由此，即可在后续制作工艺中，于切割区域101进行一切割制作工艺，而将各集成电路100切割成为各个管芯(die,未绘示)，且每一个管芯包含各集成电路100。集成电路100上通过各种制作工艺，如沉积(deposition)、光刻(lithography)、蚀刻(lithography)或平坦化(planarization)等步骤形成各种所需的电路路线与内连接结构(interconnection)，构成各种区域，其包含核心区域(core logic region,未绘示)、高频区域(high frequencyregion,未绘示)、周边区域(periphery region,未绘示)等。
集成电路100上还设置有至少一低电位源105，例如是一接地端(ground region)，由此，当利用一高电位源(未绘示)产生一电流量很大的静电放电电流时，此电流即会经由集成电路100内形成的金属内连线或者是其他静电放电防护结构，将该静电放电电流导入低电位源105，以避免该静电放电电流破坏主要电路。
在本实施例中，是在该晶片上额外设置一密封环(seal ring)103，环绕各集成电路100。详细来说，密封环103例如是包含铜(copper,Cu)、铝(aluminum,Al)或钨(tungsten,W)等低阻质的金属材质，其是位于切割区域101与各集成电路100之间，以避免各集成电路100于后续进行该切割制作工艺时，其上结构或膜层发生脱离(delamination)或剥落(pealing)等问题，而使该管芯内的集成电路100受其影响而遭受破坏。
依据前述说明，可得知本实施例的半导体装置是额外在该晶片上设置可环绕各集成电路100的密封环103，以避免集成电路100在进行切割制作工艺时受到影响，而遭受物理性的破坏。另外，在本实施例中，在各集成电路100形成后，是通过其内形成的金属内连线进行其静电放电防护的测试(ESD testing)，将一静电放电电流(ESD current)提供至集成电路100内形成的该金属内连线上，并将其导入低电位源105，而达到静电放电防护测试的效果。
然而，在某些情况下，若遇到特殊情况而产生静电放电电流，过大的电流则可能会直接损害集成电路100内的金属内连线，而影响到半导体装置的整体效能。因此，本领域者应可轻易了解，本发明的半导体装置也可能有其它态样，而不限于前述。下文将进一步针对本发明的半导体装置的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参照图2，其绘示本发明第二实施例中一种具有静电放电防护功能的半导体装置的示意图。其同样包含多个如图1所示的集成电路100以及切割区域101，前述元件的特征及相对位置大体上与前述第一实施例相同，容不再赘述。本实施例与前述实施例的主要差异在于，在本实施例中，是在各集成电路100上另设置一导电层120。
导电层120同样是包含铜、铝或钨等低阻质的金属材质，其材质可选择与密封环103的金属材质相同或是不同，但不以此为限。需注意的是，在本实施中，导电层120较佳是覆盖集成电路100上所形成的所有区域A、B，其中区域A例如包含核心区域、高频区域等重要区域，区域B例如包含周边区域等，如图2、图3所示。并且，导电层120还进一步与密封环103相互电连接。举例来说，密封环103例如是通过一金属导线130而电连接至低电位源105，而导电层120则可同样通过另一导线或其他连接结构(未绘示)而同样电连接至低电位源105，由此，因导电层120、密封环103同时电连接至低电位源105，而使得导电层120与密封环103彼此电连接，且均接地，如图2、图3所示。
在此情况下，导电层120即可作为一静电防护层(ESD shielding layer)，在产生一电流量很大的静电放电电流时，此电流即会先经由导电层120，再流至集成电路100内形成的金属内连线或者是其他静电放电防护结构，最后将该静电放电电流导入低电位源105；或者，也可经由导电层120，再流至密封环103而最后导入低电位源105。也就是说，利用导电层120与密封环103相互电连接，使导电层120与密封环103可辅助静电放电电流的流通路线，避免在特殊情况下产生的过大电流破坏集成电路100内的电路。
依据前述说明，可得知本实施例的半导体装置是额外在集成电路100设置导电层120，覆盖集成电路100的区域A、B，并且使导电层120可电连接至密封环103。由此，不仅可利用密封环103避免集成电路100在进行切割制作工艺时受到物理性的影响，还可达到辅助静电放电防护的效果。也就是说，本实施例的静电放电防护的测试，可直接将一静电放电电流提供至集成电路100上方的导电层120上，或者是环绕集成电路100的密封环103上，再将该静电放电电流导入低电位源105，而达到静电放电防护测试的效果。此外，在本实施例中虽是使密封环103与导电层120分别通过不同的导线分别电连接至低电位源105，来达到两者之间间接电连接的效果，但其具体设置方式并不以此为限。在其他实施例中，也可按照产品需求，而利用其他连线方式，使得密封环103与导电层120可直接电连接。
请参照图4，其绘示本发明第三实施例中一种具有静电放电防护功能的半导体装置的示意图。其同样包含多个如图1所示的集成电路100以及切割区域101，前述元件的特征及相对位置大体上与前述第一实施例相同，容不再赘述。本实施例与前述实施例的主要差异在于，在本实施例中，是在各集成电路100上设置至少一导电层140，各导电层140例如是彼此分隔，并使其仅覆盖集成电路100上的特定区域。
在本实施例中，虽是以形成两个彼此分隔的导电层140作为实施样态进行说明，但其实际设置数量与位置可按照产品需求而调整，不以前述为限。导电层140同样是包含铜、铝或钨等低阻质的金属材质，其材质可选择与密封环103的金属材质相同或是不同，但不以此为限。并且，各导电层140同样与密封环103相互电连接。在本实施例中，密封环103与各导电层140是分别通过导线130、150而电连接至低电位源105，由此，使得导电层140与密封环103彼此电连接，且均接地。
需注意的是，在本实施中，导电层140较佳是仅覆盖集成电路100上的重要区域，而未覆盖其他区域。举例来说，导电层140可依据产品需求，而仅覆盖区域A，其例如包含一高频区域或核心区域，并且暴露出区域B，其例如包含可用于接收适当功率或信号的区域，如图4、图5所示。由此，导电层140同样可作为一静电防护层，用以保护其下方区域A中的电路，同时避免区域B受到导电层140屏蔽，而影响其接收适当功率或信号的功能。因此当产生一电流量很大的静电放电电流时，此电流同样会先经由导电层140或者是密封环103，再分别流经集成电路100内形成的金属内连线，最后再导入低电位源105，避免过大电流破坏区域A内的电路。
依据前述说明，可得知本实施例的半导体装置是额外在集成电路100设置至少一个导电层140，并且使各导电层140仅选择性地覆盖集成电路100的特定区域，例如是核心区域或高频区域等。由此，不仅同样可利用密封环103，达到物理性防护以及静电放电防护的双重效果，还可有效减少导电层140的覆盖面积，以降低其制作成本，同时避免其他区域因受到导电层140的覆盖而损及其功能。
承前所述，本发明提供的半导体装置，是额外设置可环绕整个集成电路的一密封环，并且使该密封环可直接或间接电连接至覆盖该集成电路的一导电层上。该导电层可选择性地覆盖该集成电路的所有区域，或是包含多个相互分离的部分而仅覆盖该集成电路的特定区域，由此，在进行该半导体装置的静电放电防护的测试，即可直接将一静电放电电流提供至该导电层或者是该密封环上，而将其导入一低电位源，如接地，以避免该静电放电电流破坏该集成电路内的电路。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (10)
1.一种具有静电放电防护功能的半导体装置，其特征在于，包含：
集成电路，设置在一晶片上，该集成电路具有第一区域以及第二区域，该第一区域包括核心区域；
密封环，设置在该晶片上，以环绕该集成电路；以及
导电层，设置于该集成电路的顶面，并至少覆盖该集成电路的该核心区域，其中，该导电层电连接该密封环,该导电层未与所述密封环交叠。
2.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该密封环以及该导电层均接地。
3.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，还包含：
切割区域，环绕该集成电路以及该密封环，使得该密封环位于该集成电路与该切割区域之间。
4.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第一区域包含高频区域。
5.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第二区域被暴露于该导电层外。
6.依据权利要求1所述的具有静电放电防护功能的半导体装置，其特征在于，该第二区域同样被该导电层覆盖。
7.一种静电放电的测试方法，其特征在于，包含：
提供一集成电路，该集成电路设置在一晶片上的，并具有被一密封环环绕的第一区域以及第二区域，该第一区域包括核心区域；
在该集成电路的顶面上形成一导电层，至少覆盖该集成电路的该核心区域，该导电层电连接该密封环；以及
提供一静电放电电流至该密封环以进行静电放电防护测试，
该导电层未与所述密封环交叠。
8.依据权利要求7所述的静电放电的测试方法，其特征在于，该密封环以及该导电层均接地。
9.依据权利要求7所述的静电放电的测试方法，其特征在于，另包含：
切割区域，环绕该集成电路以及该密封环，使得该密封环位于该集成电路与该切割区域之间。
10.依据权利要求7所述的静电放电的测试方法，其特征在于，该第一区域包含高频区域。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110175848.8A CN112992868B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
| CN201810171235.5A CN110223969B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
| US15/927,107 US10522530B2 (en) | 2018-03-01 | 2018-03-21 | Electrostatic discharge shielding semiconductor device and electrostatic discharge testing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810171235.5A CN110223969B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110175848.8A Division CN112992868B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110223969A CN110223969A (zh) | 2019-09-10 |
| CN110223969B true CN110223969B (zh) | 2021-07-13 |
Family
ID=67768192
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110175848.8A Active CN112992868B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
| CN201810171235.5A Active CN110223969B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110175848.8A Active CN112992868B (zh) | 2018-03-01 | 2018-03-01 | 具静电放电防护功能的半导体装置及静电放电的测试方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10522530B2 (zh) |
| CN (2) | CN112992868B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130026466A1 (en) * | 2011-07-28 | 2013-01-31 | Stmicroelectronics S.R.L. | Testing architecture of circuits integrated on a wafer |
| CN103576984A (zh) * | 2013-07-17 | 2014-02-12 | 友达光电股份有限公司 | 触控面板及触控显示面板 |
| CN104733442A (zh) * | 2013-12-20 | 2015-06-24 | 台湾类比科技股份有限公司 | 用于静电防护的半导体结构 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078068A (en) * | 1998-07-15 | 2000-06-20 | Adaptec, Inc. | Electrostatic discharge protection bus/die edge seal |
| US7145211B2 (en) * | 2004-07-13 | 2006-12-05 | Micrel, Incorporated | Seal ring for mixed circuitry semiconductor devices |
| US7518843B2 (en) * | 2005-03-28 | 2009-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD protection circuit with low parasitic capacitance |
| JP4820683B2 (ja) * | 2006-04-28 | 2011-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の絶縁破壊防止方法 |
| WO2009139282A1 (en) * | 2008-05-12 | 2009-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| WO2011086612A1 (ja) * | 2010-01-15 | 2011-07-21 | パナソニック株式会社 | 半導体装置 |
| CA3043584C (en) * | 2011-12-07 | 2021-02-16 | Becton, Dickinson And Company | Infusion device with releasable fluid connector |
| US9023688B1 (en) * | 2013-06-09 | 2015-05-05 | Monolithic 3D Inc. | Method of processing a semiconductor device |
| US9293424B2 (en) * | 2013-12-20 | 2016-03-22 | Advanced Analog Technology, Inc. | Semiconductor structure for electrostatic discharge protection |
| KR102444465B1 (ko) * | 2014-07-08 | 2022-09-16 | 차오로직스, 아이엔씨. | 보안 로직 애플리케이션을 위한 연속적으로 충전되는 격리된 공급장치 네트워크 |
| US9881881B2 (en) * | 2015-07-24 | 2018-01-30 | Qualcomm Incorporated | Conductive seal ring for power bus distribution |
| TWI704670B (zh) * | 2016-05-09 | 2020-09-11 | 聯華電子股份有限公司 | 具有靜電放電防護功能的半導體元件 |
-
2018
- 2018-03-01 CN CN202110175848.8A patent/CN112992868B/zh active Active
- 2018-03-01 CN CN201810171235.5A patent/CN110223969B/zh active Active
- 2018-03-21 US US15/927,107 patent/US10522530B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130026466A1 (en) * | 2011-07-28 | 2013-01-31 | Stmicroelectronics S.R.L. | Testing architecture of circuits integrated on a wafer |
| CN103576984A (zh) * | 2013-07-17 | 2014-02-12 | 友达光电股份有限公司 | 触控面板及触控显示面板 |
| CN104733442A (zh) * | 2013-12-20 | 2015-06-24 | 台湾类比科技股份有限公司 | 用于静电防护的半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112992868B (zh) | 2023-08-29 |
| US10522530B2 (en) | 2019-12-31 |
| CN112992868A (zh) | 2021-06-18 |
| US20190273077A1 (en) | 2019-09-05 |
| CN110223969A (zh) | 2019-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109698188B (zh) | 封装结构的成型方法 | |
| JP4647594B2 (ja) | 集積回路チップのｉ／ｏセル | |
| US8310034B2 (en) | Semiconductor device | |
| US8222082B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US7948772B2 (en) | Memory card with electrostatic discharge protection and manufacturing method thereof | |
| EP2342746B1 (en) | Integrated circuit with interrupted seal ring | |
| US20080119013A1 (en) | Method of packaging a device using a dielectric layer | |
| US20080007932A1 (en) | Memory card with electrostatic discharge protection | |
| KR20040088584A (ko) | 와이어 본드 패드를 가진 반도체 소자 및 그 제조 방법 | |
| US20120326146A1 (en) | Sacrificial Wafer Probe Pads Through Seal Ring for Electrical Connection to Circuit Inside an Integrated Circuit | |
| US6420208B1 (en) | Method of forming an alternative ground contact for a semiconductor die | |
| JP2007059449A (ja) | 半導体装置 | |
| KR20200089970A (ko) | 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치 | |
| EP3331008A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN103855126B (zh) | 半导体器件及其制造方法 | |
| JP2008205375A (ja) | 半導体装置及びその製造方法 | |
| US20040188848A1 (en) | Semiconductor device | |
| CN107230671B (zh) | 半导体集成电路芯片以及半导体集成电路晶片 | |
| CN110223969B (zh) | 具静电放电防护功能的半导体装置及静电放电的测试方法 | |
| KR20090120103A (ko) | 정전기 방전 보호 장치를 갖는 전자 장치 및 그 제조방법들 | |
| CN108122855A (zh) | 半导体结构及半导体制造方法 | |
| US7015588B2 (en) | Semiconductor device | |
| JP2007134552A (ja) | 半導体装置 | |
| JP3389163B2 (ja) | 半導体装置の製造方法 | |
| KR100933837B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |