JPWO2005086216A1 - 半導体素子及び半導体素子の製造方法 - Google Patents

半導体素子及び半導体素子の製造方法 Download PDF

Info

Publication number
JPWO2005086216A1
JPWO2005086216A1 JP2006510798A JP2006510798A JPWO2005086216A1 JP WO2005086216 A1 JPWO2005086216 A1 JP WO2005086216A1 JP 2006510798 A JP2006510798 A JP 2006510798A JP 2006510798 A JP2006510798 A JP 2006510798A JP WO2005086216 A1 JPWO2005086216 A1 JP WO2005086216A1
Authority
JP
Japan
Prior art keywords
electrode
semiconductor
semiconductor substrate
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006510798A
Other languages
English (en)
Inventor
洋 川本
洋 川本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
National Institute of Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
National Institute of Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency, National Institute of Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Publication of JPWO2005086216A1 publication Critical patent/JPWO2005086216A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 十分な歩留まりを維持し、コスト上昇を抑え、信頼度を維持する新たな貫通電極構造を有する半導体素子及びその製造方法を提供する。
【解決手段】 貫通電極３１、３２、３３と半導体基板１が同一材料で、貫通電極３１、３２、３３を半導体基板と反対の型の拡散層形成を行うことにより、絶縁膜無しに両者の電気的絶縁をＰＮ接合で計れる構造としているため、絶縁膜形成が不要で、コスト低減、信頼度向上が計れる。
【選択図】 図１

Description

本発明は、半導体素子の貫通電極に関し、特に、かかる貫通電極の構造及びその製造方法に関する。
従来の半導体基板貫通電極は、基板表面プロセスが完成した後（多層金属配線層８の加工後）に表面から深孔を基板表面に堆積させた絶縁物９を貫通し更に半導体基板１まで貫通するように開口し、開口して形成された孔周りに酸化膜６（熱酸化、絶縁物デポ）を形成後、孔の中に金属７（銅等）をメッキプロセス等で埋め込み、表面に付着した埋め込み金属除去後、追加絶縁膜１２を形成、加工し、その上に追加金属配線１４を堆積、加工し、貫通電極金属７とボンヂングパット１１を結線、その上に追加保護絶縁膜１３を形成、加工することにより、半導体基板の表面と裏面を結線する。
図１４に記載されたその他の項目を以下に説明する。半導体基板１（例としてＳｉ単結晶でＰ型とする）の表面上にトランジスター（以下Ｔｒ．とする）２が形成され、そのＴｒ．２は、高融点金属材料（ポリシリコン等）のゲート３と、半導体基板１と逆型（半導体基板１の例としてＰ型としたのでＮ型）の高濃度拡散層４で形成されたソース、ドレインとで構成される。半導体基板１上には複数層の金属配線層８を持ち、使用される金属材料は、ゲートと同じ高融点金属材料の配線５、低抵抗の金属配線（Ａｌ、Ｃｕ等）等が積層構造になっている。これ等の配線層間を絶縁する絶縁膜９が金属配線層８間に形成されており、この絶縁膜９の材料はＳｉＯ２が使われる場合が多い（その他金属酸化膜、有機材料でもできる）。
図１５に従来の高速ＣＰＵ等の半導体素子の組み立て実装構造を示す。半導体素子２２は半導体表面２５（図では下面）のボンヂングパッド１１に取り付けられた金属バンプ２１を介してパッケージ２０と繋がれており、パッケージ２０は半田バンプ１９によってボード１８に繋がれている。半導体裏面２４はパッケージの放熱板２３に（直接又は有機材等の接着剤を通して）接している。
図１６に従来の半導体センサー（ＣＣＤ、ＭＯＳ等）等の半導体素子の組み立て実装構造を示す。半導体素子２２は半導体表面２５（図では上面）のボンヂングパッド１１からボンヂングワイア２６で電気信号がパッケージ２０上に取り出され、半導体裏面（図では下面）はパッケージ２０に機械的に貼り付けられている。この半導体センサーが光を受光する場合、光源２８からレンズ２９を通してパッケージ２０表面の透過材料２７を通して半導体表面の受光部に達する。
富坂学、「３次元実装に用いるチップ管通電極形成技術」、デンソーテクニカルレビュー、２００１、Ｖｏｌ．６、Ｎｏ．２、ｐ７８〜８３ 白井 優之、「ＳＩＰソリューションとしての三次元積層ＬＳＩ」、２００３年電子情報通信学会エレクトロニクスソサイエティ大会、２００３、ＳＳ−１６〜ＳＳ−１７ 特開２００２−２３７４６８号公報
前記従来構造の貫通電極では、深孔（深さ数十［ｕｍ］）を開口するプロセス、深孔の中の側壁に完全な酸化膜６（絶縁物）形成し、孔の中へ金属を埋め込む、など等の複雑で長いプロセス工程が必要となり、貫通電極を形成しない場合と比べて大幅に歩留まり低下し、コスト上昇を招き、さらには信頼度が劣化するという課題を有する。また、従来構造の貫通電極では、深孔への埋め込み金属７（銅）の融点が低く、基板表面の結線金属形成後の孔開口プロセスとなるため、貫通電極は他の配線領域として使えないデッドスペースとなり、チップ面積が大きくなってしまうという課題も有する。また、従来構造の貫通電極では、貫通電極の基板表面側からの取り出し口が、表面最上層となり、基板上の配線、Ｔｒ．２への接続距離が長くなり、高速動作が困難になるという課題も有する。従来構造の貫通電極では、貫通電極の基板表面側からの取り出し口を形成するために、新たに金属配線層を１層と絶縁膜層を２層とが追加プロセスで形成する必要があり、工程が長く、歩留まり低下、コスト上昇、信頼度劣化等の問題が山積している。従来構造の貫通電極では、深孔開口プロセスと孔への金属埋め込みプロセスがあるために、孔の大きさ、形状は同じである必要が有るため、断面積が異なったり、形状が異なったりした貫通電極を同時に作ることが不可能であった。
個別具体的には、従来の半導体組み立て実装方法では、半導体素子表面から電極を取り出すために、放熱板とは半導体素子裏面としか接着できず、熱放散が困難であった。また、ＣＣＤ、ＭＯＳの様な光センサー半導体では、電気信号をやり取りする電極は半導体表面のボンヂングパッドからボンヂングワイアを介す以外無かった。従って、ワイアの高さが邪魔をして、受光面（半導体表面）とレンズの間隔を短く出来ずに、焦点深度を浅く出来なかった。
本発明は前記課題を解決するためになされたもので、十分な歩留まりを維持し、コスト上昇を抑え、信頼度を維持する新たな貫通電極構造を有する半導体素子及びその製造方法を提供することを目的とする。
本発明に係る半導体素子は、単結晶半導体基板（シリコン：Ｓｉ、ガリウム砒素：ＧａＡＳ等）の（Ｔｒ．が形成されている）表面から（Ｔｒ．が形成されていない）裏面までを、基板と同じ物質材料で貫通した貫通電極を形成したものである。このように本発明においては、貫通電極を基板と同じ材料で形成しているので、貫通電極を作成する場合にウエーハに対して貫通電極の構成物質を研削、挿入等の処理が不要で、安価且つ簡単に形成することができる。ここで、同じ物質材料であるので、単結晶でも多結晶でも、不純物が入っていても、混ぜ物（例えばＷ等の高融点金属）が入っていても、主成分がＳｉであれば良いというこである。また、ここでの「同じ」とは、「主成分が同じである」という意味であり、完全同一であることを常に要求しているのではない。すなわち、例えば、Ｓｉの材料に大量の不純物（具体的には、０．１［％］以下であるが、１％程度までは十分可能であり、これ以上になることも想定され、特にこれらの数値に限定されない）を入れたドープトポリシリコンと言う材料があり、この材料は基板のＳｉと同じ材料とする。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極と半導体基板との間には絶縁材料（酸化膜等）は介在せず、貫通電極が基板と反対の不純物をドープ、拡散して形成されるものである。このように本発明においては、貫通電極と半導体基板が同一材料で、貫通電極を半導体基板と反対の型の拡散層形成を行うことにより、絶縁膜無しに両者の電気的絶縁をＰＮ接合で計れる構造としているため、絶縁膜形成が不要で、コスト低減、信頼度向上が計れる。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極が基板と同じ材料である単結晶構造からなるものである。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極は、半導体基板との境界領域だけが単結晶構造で、中心部が高融点金属材料（ポリＳｉ、ポリサイド、シリサイド、モリブテン、タングステン、チタン等）からなるものである。このように本発明においては、貫通電極の中心部は高融点金属材料で埋められて、基板との界面付近のみが単結晶拡散層で構成され正常なＰＮ接合が得られる構造としているので、貫通電極の低抵抗化が計れ、高速動作が可能となる。
また、本発明に係る半導体素子は必要に応じて、前記高融点金属材料を複数離間して設け、この複数の高融点金属材料が拡散層を共有するものである。このように本発明においては、高融点金属材料を複数離間して設け、この複数の高融点金属材料が拡散層を共有することもでき、貫通電極が共有する拡散層で両側から繋ぎ、電気的に短絡させて、あたかも大きな１つの貫通電極となって、同一半導体素子上に種々の形状、断面積を持った複数の貫通電極を同時に完成させることが出来る。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されているものである。このような構成であれば、半導体基板の表面以上の上層部分のうち貫通電極の直上部分を有効に使用することができる。また、容易な構成であるため、製造時間を短縮することができ、歩留まり、コスト及び信頼性を改善することができる。また、前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成されている場合であっても、同様の効果を有する。
また、本発明に係る半導体素子は必要に応じて、前記貫通電極は同一チップ内に複数あり、その目的によって電極の表面形状（太さ、パターン）が異なるものである。このように本発明においては、貫通電極の太さ、形状を変えることにより、貫通電極電気抵抗を下げたりすることができ、電源配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限が少なくなり、自由な場所に、自由な大きさの貫通電極配置が出来て、動作の安定化、チップ面積の減少が計れる。
また、本発明に係る半導体素子は必要に応じて、前記半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されているものである。このように本発明においては、前記半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると同時に配線長が短くなり、高速化が計れる。
また、本発明に係る半導体素子は必要に応じて、半導体基板表面で前記貫通電極からの電気結線を、前記貫通電極と同じ型の拡散層（ウェル、ソース、ドレイン拡散層）により行うものである。このように本発明においては、金属配線を使わずにＴｒ．素子に使われている拡散層（ウェル拡散層、ソース・ドレイン拡散層）で引き出す構造とするので、チップ面積の減少、配線抵抗の減少が計られ、コスト低減、高速動作が可能となる。
また、本発明に係る半導体素子は必要に応じて、半導体基板表面で前記貫通電極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレイン拡散層）で行うものである。このように本発明においては、半導体基板表面で前記貫通電極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレイン拡散層）で行うので、素子に使われている拡散層（ウェル拡散層、ソース・ドレイン拡散層）を通して金属と結線した構造としていることにより、貫通電極と金属配線との接続抵抗が下がり、信頼度向上、高速動作ができる。
また、本発明に係る半導体素子は必要に応じて、半導体基板表面又は裏面で前記貫通電極から電極取り出しする取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有するものである。このように本発明においては、取り出し電極を複数個有する構造であれば、例えば電源配線用の貫通電極は、複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫通電極から１つの信号を複数場所から取り出すことが出来るし、分岐結線として信号線の選択をする事が可能になる。
また、本発明に係る半導体素子は必要に応じて、前記半導体基板裏面の貫通電極に金（Ａｕ）等の基板とオーミック接続の良い金属ボールを配設するものである。このように本発明においては、貫通電極を基板裏面から取り出す場合、基板（貫通電極）材料と馴染む材料として金等の金属ボールを使用した構造とするので、貫通電極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能となる。
また、本発明に係る半導体素子は必要に応じて、半導体素子表面のパッドの他に前記半導体基板裏面の貫通電極により半導体基板裏面にパッドを形成するものである。このように本発明においては、両面から接続することができるため、小さなチップ面積で、沢山の端子をもつことが出来て、コスト低減、チップ面積縮小、高速動作が可能となる。
また、本発明に係る半導体素子は必要に応じて、前記半導体素子表面のパッドを形成しないものである。このように本発明においては、信号、電源などの端子を全て、基板裏面からの本発明貫通電極から供給することにより、基板表面にはボンヂングパッド等の絶縁物開口が無く、電極、ボンヂングワイア等の積層物が無い構造となり、半導体素子表面に直接熱放散板を取り付けることができ発熱を効率よく逃がすことができる。また、ＣＣＤ、ＭＯＳ等のセンサーを本半導体素子で実装すれば、従来のようにボンヂングワイヤがないため半導体表面とレンズなどの距離を短く出来てシステムの小型化を計ることができる。
また、本発明に係る積層構造半導体システムは、前記裏面にパッドを有する半導体素子を最上層に配置し、下層に表面にパッドを有する半導体素子を配置して積層構造としているものである。このように本発明においては、複数の本半導体素子を縦に積層して、半導体素子間の信号のやりとり、若しくは上（下）に位置する半導体素子に繋がる配線を、貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。
また、本発明に係る半導体インターポーザーは、前記半導体素子にＴｒ．を形成することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成されたものである。このように本発明においては、半導体インターポーザーはその半導体基板の表面にはＴｒ．が形成されずに金属配線だけが形成されており、表面（裏面）上に、半導体素子が実装された構造にすることができ、すなはち、半導体インターポーザーに本発明貫通電極を用いた構造となっており、これによりインターポーザーからの電極取出しが簡単になり、低コスト、システムの小型化が可能になる。
また、本発明に係る半導体システムは、前記半導体インターポーザーの表面と裏面に、前記記載の半導体素子が配置されて実装されているものである。このように本発明においては、半導体インターポーザーの表面と裏面に、前記記載の半導体素子が配置されて実装された半導体システムとすることで、半導体インターポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。
また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、貫通電極の開口となる部分から拡散すべき不純物を注入し拡散で当該不純物を拡散させ、半導体基板と貫通電極との間にＰＮ接合を形成するものである。このように本発明においては、貫通電極への不純物拡散を基板表面から酸化防止膜をマスク等で所定の形状を転写、開口し、その開口を通して拡散を行う製造方法であり、プロセス工程が簡略化できて、低コスト化、高信頼度化を実現できる。ここで、拡散方式は、熱拡散の他、ランプアニール、高エネルギーインプランテーション等を用いることができ、特に一の方式に限定されない（以下の方法でも同じ）。
また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、貫通電極の開口となる部分に拡散すべき不純物を過剰に含ませた高融点金属材料を埋め込み、当該不純物を拡散させて半導体基板と貫通電極との間にＰＮ接合を形成するものである。このように本発明においては、貫通電極中心部に埋め込んだ高融点金属材料（ドープトシリコン等）に予め不純物を過度に含ませて、そこから基板側に拡散を行う製造方法であるため、プロセス工程が簡素化されて、低コスト化、高信頼度化を実現できる。
また、本発明に係る半導体素子の製造方法は、半導体素子の貫通電極が、半導体基板表面上に形成された拡散防止膜の開口を通して半導体基板を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡散すべき不純物を注入し、拡散により不純物を拡散させて半導体基板と貫通電極との間にＰＮ接合を形成し、拡散防止膜の開口から高融点金属材料を充填し表面を研磨（ＣＭＰ等）して平らにするものである。このように本発明においては、貫通電極が、半導体基板表面上に形成された拡散防止膜の開口を通して半導体基板を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡散すべき不純物を注入し、熱拡散により不純物を拡散させて半導体基板と貫通電極との間にＰＮ接合を形成し、拡散防止膜の開口から高融点金属材料を充填し表面を研磨（ＣＭＰ等）して平らにすることもでき、半導体基板の表面から酸化防止膜をマスク等で所定の形状に転写、開口し、その開口を通して半導体基板を少しエッチングし、貫通電極形成の拡散を行っており、プロセス工程が簡素化されて、低コスト化、高信頼度化を実現できると同時に細い貫通電極の形成が可能になる。
また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電極は、貫通電極形成時に半導体基板裏面まで貫通させて形成されるものである。このように本発明においては、貫通電極の深さが、貫通電極引き伸ばし拡散層時にすでに基板裏面に達するまで拡散すれば、ウエーハ完成後（基板プロセス処理後）の基板裏面エッチが不要となり、厚いウエーハのままでの貫通電極が得られる。
また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電極は、貫通電極形成時に半導体裏面まで貫通させることなく形成し、後で半導体基板裏面を研磨して形成されるものである。このように本発明においては、貫通電極を引き伸ばし拡散を行うと、拡散の性質から、通常であれば深さと同じ距離だけ横方向にも拡散してしまうが、半導体基板表面プロセス処理完了後半導体基板裏面を研削、エッチして、所望の厚さとし、拡散の深さを浅くすれば横方向への拡散の広がりを抑えることができ、チップ面積の縮小化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。
また、本発明に係る半導体素子の製造方法は必要に応じて、半導体素子の貫通電極は、半導体基板表面プロセス工程中で、半導体基板表面の金属配線（ポリＳｉ、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に少なくとも形成するものである。このように本発明においては、半導体基板表面プロセス工程中で、半導体基板表面の金属配線（ポリＳｉ、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に少なくとも貫通電極を形成するので、半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されている半導体素子を容易に製造することができる。
（本発明の第１の実施形態）
本発明の第１の実施形態に係る半導体素子について図１または図２に基づき説明する。図１は本実施形態に係る半導体素子の貫通電極構造の断面図、図２は本実施形態に係る半導体素子の製造方法の概要フローチャートを示す。なお、図１においてはＮ型ＭＯＳＴｒ．しか、示していないが、Ｎ型、Ｐ型ＭＯＳＴｒ．（ウェル内、外を問わず）どちらでも、或いは両方を形成されていても良い（以下の断面図でも同様）。
前記図１において本実施形態に係る半導体素子は、シリコン（Ｓｉ）からなる単結晶の半導体基板１にはトランジスタ（Ｔｒ．）２と貫通電極３１、３２、３３から構成され、図上部の半導体基板１表面はＴｒ．２の高融点金属材料からなるゲート３、ゲート材料と同じ高融点金属（ポリＳｉ、Ｗ、Ｔｉ、シリサイド、ポリサイド等）配線５と多層金属（Ａｌ、Ｃｕ等）配線８と絶縁膜９と保護絶縁膜１０から構成され、保護絶縁膜１０の一部が開口され多層金属配線８の最上部金属が露出されておりボンヂングパッド１１となっている。図下部の半導体基板裏面は裏面絶縁膜３８と、開口部３９に接着された裏面電極金属４０から構成される。
半導体基板１はＰ型を使用し表面上にＴｒ．２がソース４、ドレイン４及びゲート３から形成されている。ソース４、ドレイン４は、基板１、貫通電極３１、３２、３３拡散層、ウェル拡散層３５、３６、３７に比べてＮ型拡散層の不純物濃度は最も濃く、電気抵抗が拡散層の中で最も低く作られている。当然Ｐ型拡散層ソース、ドレインを持ったＰ型ＭＯＳ Ｔｒ．はＮウェル内に形成されているが、図４には省いてある。ウェル拡散層３５、３６、３７はＰ型ＭＯＳ Ｔｒ．形成時のＮウェルと同時に形成されるものと同じものである。
半導体基板１の表面から裏面に、貫通電極３１、３２、３３のＮ型拡散層が柱状に基板に垂直に貫通している。貫通電極３１、３２、３３と半導体基板１のＰ型との間には、絶縁膜は介在せず、ＰＮ接合３４で電気的絶縁を行っている。このように貫通電極３１、３２、３３と半導体基板１が同一材料で、貫通電極３１、３２、３３を半導体基板１と反対の型の拡散層形成を行うことにより、絶縁膜無しに両者の電気的絶縁をＰＮ接合で計れる構造としているため、絶縁膜形成が不要で、コスト低減、信頼度向上が計れる。
貫通電極の形状は自由であり、例えば信号を伝える小電流電極は貫通電極３１、３２のように細い円柱形状で、電源などの大電流電極は貫通電極３３のような太い楕円形状、あるいは壁状となっていても良い。すなわち、貫通電極の太さ、形状を変えることにより、貫通電極電気抵抗を下げたりすることが出来、電源配線などの貫通電極の抵抗を下げたり、チップ上のレイアウト制限が少なくなり、自由な場所に、自由な大きさの貫通電極配置が出来て、動作の安定化、チップ面積の減少が計れる。
大きな貫通電極３３からの表面、裏面への取り出し電極は複数箇所であっても良い。このように、取り出し電極を複数個有する構造であれば、例えば電源配線用の貫通電極は、複数取り出し電極を繋いで抵抗値を下げることが出来るし、信号線用の貫通電極から１つの信号を複数場所から取り出すことが出来るし、分岐結線として信号線の選択をする事が可能になる。
貫通電極３１、３２、３３の表面からの結線は、ウェル拡散層３５、３６、３７もしくはソース４、ドレイン４の拡散層を介して直接Ｔｒ．２と結線される構造（貫通電極３１、ウェル拡散層３５、ドレイン４の経路）若しくは多層金属配線層８とスルーホールを介して結線される構造（貫通電極３２、ウェル拡散層３６、高濃度拡散層４の経路、貫通電極３３、ウェル拡散層３７、高濃度拡散層４の経路）がある。このように金属配線を使わずにＴｒ．素子に使われている拡散層（ウェル拡散層、ソース・ドレイン拡散層）で引き出す構造とするので、チップ面積の減少、配線抵抗の減少が計られ、コスト低減、高速動作が可能となる。ここで、図１では、貫通電極（拡散層）３１、３２、３３、ウェル拡散層３５、３６、３７、ソース４、ドレイン４の拡散層といった順序で示されているが、不純物濃度が貫通電極拡散層より高ければよく、ウェル拡散層だけでも、ソース、ドレインの拡散層だけでもよい（ウェル拡散層、ソース、ドレインの拡散層を用いてるのは形成が容易で、コスト低減にも繋がるからである）。
貫通電極３１、３２、３３の裏面からの電極は、裏面絶縁膜３８の裏面電極開口部３９に裏面電極金属（金属ボール等）４０を設けて電極を取り出す構造としている。このように貫通電極を基板裏面から取り出す場合、基板（貫通電極）材料と馴染む材料として金等の金属ボールを使用した構造とするので、貫通電極からの裏面電極取り出し抵抗が下がり、信頼度向上と高速動作が可能となる。
貫通電極３１、３２、３３は半導体基板１の表面まで形成されその上には形成されず、その上には種々の配線５、多層金属配線層８が自由に形成されている。
次に、本実施形態に係る半導体素子の製造方法について図２に基づき説明する。図２は図１に示す断面構造の製造方法を示した図である。図２に示す様に、半導体基板１の表面に拡散防止膜（ＳｉＯ２）４５を形成（酸化、デポ）し、その上から貫通電極用ホトマスクによる露光、エッチングで、電極形成用パターンとし拡散防止膜開口４６を形成する。この場合、ホトマスクを用いずに直接露光でも同じ効果が得られる。次に半導体基板１（Ｐ型）と反対導電性（Ｎ型）となる不純物（砒素（Ａｓ）、燐（Ｐ）等）をインプランテーション若しくはデポジションを行う。不純物インプランテーション（砒素の場合）はドーズ量１．０×Ｅ１６〜Ｅ２０［／ｃｍ２］程度が好ましい。これにより拡散防止膜開口４６から、基板に高濃度のＮ型不純物が添加する。次にこの不純物を深く拡散させるために、引き伸ばし拡散（熱拡散、ランプアニール等）を行う。拡散温度は９５０〜１２００［℃］程度が好ましい。この場合の拡散層の深さは、貫通電極の深さ（半導体基板１の厚さ）以上が必要であり、半導体基板１の裏側に達している事を特徴とする。このように貫通電極の深さが、貫通電極引き伸ばし拡散層時にすでに基板裏面に達するまで拡散すれば、ウエーハ完成後（基板プロセス処理後）の基板裏面エッチが不要となり、厚いウエーハのままでの貫通電極が得られる。その結果貫通電極３１、３２、３３のＮ型拡散層が形成される。ここで、拡散層の深さは引き延ばし拡散時間で制御可能である。この条件で形成したＮ型貫通電極の不純物濃度は１．０×Ｅ１６〜Ｅ１７［／ｃｍ３］となり、その抵抗値は数０．０１〜数［Ω］で充分電極として仕様に耐える（これらの数値に限定されない。１００Ω以下）。尚、ここで述べたドーズ量や拡散温度は使用する不純物、装置、電極抵抗、等の条件で大きく変わり得るため、一つの例題であり、他の条件でも可能であり、内容を限定するものではない。
引き伸ばし拡散の後は通常の半導体プロセス工程と同じで、例えばＣＭＯＳ工程の場合は、Ｗｅｌｌ拡散から開始し、最上層金属配線、ボンヂングパッド１１用保護膜開口まで進む。半導体素子の表面のプロセス処理が終了後、半導体素子の裏面を洗浄後、半導体素子の裏面に裏面絶縁物３８（無機材料ＳｉＯ２等、もしくは有機材料等）を形成し、裏面電極金属４０を、裏面電極開口３９に装着する。この場合裏面電極金属４０は、半導体素子実装時に実装側に装着されていて、実装時に結果として半導体素子裏面電極と金属が接続されても良い。
このように本実施形態に係る半導体素子によれば、貫通電極を基板と同じ材料で形成しているので、貫通電極を作成する場合にウエーハに対して貫通電極の構成物質を研削、挿入等の処理が不要で、安価且つ簡単に形成することができる。また、本実施形態に係る半導体素子の製造方法によれば、貫通電極への不純物拡散を基板表面から酸化防止膜をマスク等で所定の形状を転写、開口し、その開口を通して拡散を行う製造方法であり、プロセス工程が簡略化できて、低コスト化、高信頼度化を実現できる。
なお、本実施形態に係る半導体素子の製造方法を図２に示したが、貫通電極３１、３２、３３を引き伸ばし拡散を行うと、拡散の性質から、通常であれば深さと同じ距離だけ横方向にも拡散してしまう（引き伸ばし拡散による広幅化）。すなわち最初から基板厚さ（現状通常であれば約２００ないし７００ｕｍであるが、基板厚さがこの範囲でなくとも本発明を適用することはできる）の裏側まで拡散させると、貫通電極の太さは約４００ｕｍ以上になってしまう。最終製品の基板厚さは５〜７０ｕｍ（現状この範囲が多いが、この範囲でなくとも本発明を適用することはできる。以下の数値も例示でありこれらに限定されない）である事より、貫通電極用拡散深さは、基板最終厚さより深ければ良いわけである。したがって、図３に示す様に、例えば基板最終厚さが５０ｕｍであれば、貫通電極引き伸ばし拡散深さを６０ｕｍとすれば、貫通電極太さの最小は約１２０ｕｍまで細く出来る。引き伸ばし拡散以降のプロセス工程は半導体基板厚約２００ｕｍで行い、半導体基板表面プロセス処理完了後半導体基板裏面を研削、エッチして、所望の厚さとすれば、貫通電極３１、３２、３３を裏面から取り出すことが出来る。これにより、貫通電極の引き伸ばし拡散層の横方向の広がりを制限できて、チップ面積の縮小化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。
また、本実施形態に係る半導体素子において、半導体基板表面で前記貫通電極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層（ソース、ドレイン拡散層）で行うこともでき、素子に使われている拡散層（ウェル拡散層、ソース・ドレイン拡散層）を通して金属と結線した構造としていることにより、貫通電極と金属配線との接続抵抗が下がり、信頼度向上、高速動作ができる。
（本発明の第２の実施形態）
本発明の第２の実施形態に係る半導体素子について図４ないし図７に基づき説明する。図４は本実施形態に係る半導体素子の貫通電極構造の断面図、図５ないし図７は本実施形態に係る半導体素子の製造方法の概要フローチャートである。
前記図４において本実施形態に係る半導体素子は、前記第１の実施形態に係る半導体素子と同様に構成され、加えて、貫通電極が半導体基板との境界領域だけが単結晶構造で、中心部が高融点金属材料４１からなる構成である。
前記高融点金属材料４１は、例えば、ポリＳｉ、ポリサイド、シリサイド、モリブテン、タングステン、チタン等が該当する。
貫通電極３１、３２、３３の中心部に高融点金属材料４１が埋め込まれており、高融点金属材料４１の廻りがＮ型拡散層で囲まれて、半導体基板１とはＰＮ接合３４で電気的に絶縁されている。高融点金属材料４１そのものは単結晶で無くとも良く基板とのＰＮ接合３４が単結晶であれば完全なＰＮ接合絶縁が出来る。
次に、本実施形態に係る半導体素子の製造方法について図５に基づき説明する。図５に示す様に、半導体基板１の表面に形成された拡散防止膜４５の開口４６から、基板エッチにより半導体基板１に基板穴４７を形成し、この基板穴４７にＮ型拡散不純物を多量に含む高融点金属（ドープトポリシリコン等）４１を埋め込む。これを引き伸ばし拡散を行うとＰ型の半導体基板１内に埋め込み金属の廻りにＮ型拡散層の貫通電極３１、３２、３３が形成される。以降は前記第１の実施形態の半導体素子の製造方法と同様である。なお、基板穴４７の深さは半導体基板１の裏面まで貫通して孔となっていてもよい。
このように本実施形態に係る半導体素子によれば、貫通電極３１、３２、３３の中心部は高融点金属材料４１で埋められて、半導体基板１との界面付近のみが単結晶拡散層で構成され正常なＰＮ接合が得られる構造としているので、貫通電極の低抵抗化が計れ、高速動作が可能となる。また、本実施形態に係る半導体素子の製造方法によれば、貫通電極３１、３２、３３中心部に埋め込んだ高融点金属材料４１（ドープトシリコン等）に予め不純物を過度に含ませて、そこから基板側に拡散を行う製造方法であるため、プロセス工程が簡素化されて、低コスト化、高信頼度化を実現できる。
なお、本実施形態に係る半導体素子において、高融点金属材料を複数離間して設け、この複数の高融点金属材料が拡散層を共有することもでき、貫通電極が共有する拡散層で両側から繋ぎ、電気的に短絡させて、あたかも大きな１つの貫通電極となって、同一半導体素子上に種々の形状、断面積を持った複数の貫通電極を同時に完成させることが出来る。
また、本実施形態に係る半導体素子の製造方法において、図６に示すように貫通電極３１、３２、３３が、半導体基板表面上に形成された拡散防止膜４５の開口４６を通して半導体基板１を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡散すべき不純物を注入し、熱拡散により不純物を拡散させて半導体基板１と貫通電極３１、３２、３３との間にＰＮ接合を形成し、拡散防止膜の開口４６から高融点金属材料４１を充填し表面を研磨（ＣＭＰ等）して平らにすることもでき、半導体基板１の表面から酸化防止膜４５をマスク等で所定の形状に転写、開口し、その開口を通して半導体基板１を少しエッチングし、貫通電極形成の拡散を行っており、プロセス工程が簡素化されて、低コスト化、高信頼度化を実現できると同時に細い貫通電極の形成が可能になる。
また、前記図５又は図６に示す製造方法においても、前記第１の実施形態で説明した引き伸ばし拡散による広幅化が生じるため、図７に示すように、半導体基板表面プロセス処理完了後半導体基板裏面を研削、エッチして、所望の厚さとすることもできる。これにより引き伸ばし拡散による広幅化を抑制することができ、チップ面積の縮小化が可能となると同時に拡散時間の短縮が計れて、コストが安くなる。
（本発明の第３の実施形態）
本発明の第３の実施形態に係る半導体素子について図８に基づき説明する。図８は本実施形態に係る半導体素子の平面配置図を示す。
前記図８において、半導体素子１の表面は、ボンヂングパッド１１等を配置する周辺領域４２、Ｔｒ．２が蜜に配置されているＴｒ．領域（セル領域）４３、複数層の金属配線だけが配置される配線領域４４から構成される。
図８に示すように貫通電極３１、３２、３３及びそれ以外の複数の貫通電極が配置されておりその場所は周辺領域４２だけでなく、配線領域４４の中にも配置されることが可能であることが解る。これは、貫通電極３１、３２、３３は半導体基板１の表面までで止まっており、その上層を種々の配線５、多層金属配線層８が自由に配線することができるからである。貫通電極は多様な太さ、形状が可能であり、信号線は細い貫通電極３２で、バス信号などの負荷容量の大きな信号線は太い貫通電極３１で、電源線などは大きく太い貫通電極３３とすることが可能である。
次に、本実施形態においては、半導体基板表面プロセス工程中で、半導体基板表面の金属配線（ポリＳｉ、ポリサイド、シリサイド、モリブテン、アルミ、銅等）の形成前に少なくとも貫通電極を形成することで、前記配線を実現することができる。
このように本実施形態に係る半導体素子によれば、前記半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の配線領域４３又は周辺領域４２に貫通電極が形成されているので、貫通電極の上部を、他の信号線、電源線として金属の配線が重なっている構造となって、チップ面積の減少が計られコストが安くなると同時に配線長が短くなり、高速化が計れる。
（本発明の第４の実施形態）
本発明の第４の実施形態に係る半導体素子について図９に基づき説明する。図９は本実施形態に係る半導体素子の積層状態図を示す。
本実施形態に係る半導体素子においては、前記第１の実施形態に係る半導体素子と同様に構成され、加えて半導体素子表面のパッドの他に前記半導体基板裏面の貫通電極により半導体基板裏面にパッドを形成する構成である。すなわち、従来は半導体素子表面のボンヂングパット１１にボンヂングワイヤ２６を接続していたが、図９に示すようにこのボンヂングワイヤ以外に裏面電極金属４０により接続することもでき、両面から接続することができるため、小さなチップ面積で、沢山の端子をもつことが出来て、コスト低減、チップ面積縮小、高速動作が可能となる。特に、従来の貫通電極と比べ、本発明の貫通電極は形成場所の自由度が高いため、コスト低減、チップ面積縮小、高速動作をより実現することができる。
図９に従い説明すると、同図中の左図のようにチップ単体をボード１８に実装して、裏面電極金属４０からと表面ボンヂングパッド１１からとの両側から信号、電源の供給が可能であり、多ピン半導体に応用すると高速、低価格が実現できる。同図中の中央図は半導体素子を積層して裏面電極金属４０及びボンヂングパッド１１両方を使用した例であり、同図中の右図は積層して貫通電極を通して下部の信号を上部に、上部の信号を下部に伝える結線方法の例である。
なお、図９に示すように、複数の本実施形態に係る半導体素子を縦に積層して、半導体素子間の信号のやりとり、若しくは上（下）に位置する半導体素子に繋がる配線を、本発明の貫通電極を通して行わせることもでき、簡単に積層構造半導体が実現し、コスト低減、高密度実装、高速動作、高信頼度のシステムが実現できる。
（本発明の第５の実施形態）
本発明の第５の実施形態に係る半導体素子について図１０に基づき説明する。図１０は本実施形態に係る半導体素子の組み立て実装構造の断面図を示す。
本実施形態に係る半導体素子においては、前記第４の実施形態に係る半導体素子と同様に構成され、加えて前記半導体素子表面のパッドを形成しない構成である。
この構成によれば、信号、電源などの端子を全て、基板裏面からの本発明貫通電極から供給することにより、基板表面にはボンヂングパッド１１等の絶縁物開口が無く、電極、ボンヂングワイア２６等の積層物が無い構造となり、図１０に示すように半導体素子表面に直接熱放散板を取り付けることができる。図１５の従来方式では裏面を放熱板に接着していたが、本実施形態の場合表面接着であるため、半導体素子表面２５のＴｒ．２からの発熱を効率よく逃がすことができる。また、ＣＣＤ、ＭＯＳ等のセンサーに本実施形態に係る半導体素子を適用すれば、図１１に示すように、従来のようにボンヂングワイヤ２６がないため半導体表面とレンズなどの距離を短く出来てシステムの小型化を計ることができる。ＣＣＤ、ＭＯＳの受光部は半導体素子表面２５が光源方向に透明な透過材料２７で保護される必要がある。レンズ２９と半導体素子表面２５の距離を短くして短焦点光学系を構成するには、半導体表面の表面電極が邪魔になるため、図１１のような構成により短焦点光学系を実現することが出来る。
（本発明の第６の実施形態）
本発明の第６の実施形態に係る半導体素子について図１２または図１３に基づき説明する。図１２は本実施形態に係る半導体素子の貫通電極構造の断面図、図１３は本実施形態に係る半導体素子の積層状態図を示す。
図１２において本実施形態に係る半導体素子においては、Ｔｒ．２等を形成せず金属配線のみ形成して半導体インターポーザーとして用いる構成である。本実施形態に係る半導体インターポーザーはその半導体基板１の表面にはＴｒ．２が形成されずに金属配線だけが形成されており、表面（裏面）上に、半導体素子が実装された構造にすることができ、すなはち、半導体インターポーザーに本発明貫通電極を用いた構造となっており、これにより半導体インターポーザーからの電極取出しが簡単になり、低コスト、システムの小型化が可能になる。
本実施形態に係る半導体インターポーザーの表面と裏面に、前記各実施形態に係る半導体素子が配置されて実装された半導体システムとすることで、半導体インターポーザーの表面と裏面を貫通する貫通電極を持つことにより、インターポーザーの表面と裏面に半導体素子を実装することが可能となり、実装密度の向上が計れる。
図１３を用いて本発明の半導体インターポーザーの表面及び裏面両面に半導体素子を実装した例を示す。貫通電極３１、３２、３３を持つ半導体インターポーザー４９の上面に、ＤＲＡＭ５０及びＦｌａｓｈ５１を積層し、裏面には、論理ＬＳＩ５２、アナログＬＳＩ５３及びドライバーＩＣ５４を実装している。上部積層メモリ群と下部実装ＬＳＩとは、半導体インターポーザー４９内の貫通電極で直接繋がる場合もあるし、半導体インターポーザー４９上の配線で繋がる場合もあり、自由な結線配線が可能となる。
（本発明のその他の実施形態）
前記各実施形態においては、上記貫通電極の説明上は、Ｐ型Ｓｉの半導体基板１を用いたＣＭＯＳ構造を例題に示したが、Ｎ型Ｓｉの半導体基板１を用いた場合も同様の構造が可能であり、ＮＭＯＳ構造、ＰＭＯＳ構造、バイポーラ構造、Ｂｉ−ＣＭＯＳ構造でも同様の貫通電極構造が可能である。半導体基板１がＳｉでなく、化合物半導体（ガリウム砒素、インヂウムアンチモン等）でも同様の構造が可能であり、同様の効果が得られることは明白である。
前記半導体素子の積層を説明した各実施形態においては、裏面電極金属と表面電極金属を分けて説明を行ったが、完成時には同一の物であり、図１、図４の完成図で示した裏面電極金属４０は、裏面には付けずに、実装時に、下部の半導体素子（積層構造）、ボード、インターポーザー等の表面に電極金属を装着しておき、その上から実装したい半導体素子を取り付け（圧着、熱圧着等）しても良い。
本発明の第１の実施形態に係る半導体素子の貫通電極構造の断面図である。 本発明の第１の実施形態に係る半導体素子の製造方法の概要フローチャートである。 本発明の第１の実施形態に係る半導体素子の製造方法の概要フローチャートである。 本発明の第２の実施形態に係る半導体素子の貫通電極構造の断面図である。 本発明の第２の実施形態に係る半導体素子の製造方法の概要フローチャートである。 本発明の第２の実施形態に係る半導体素子の製造方法の概要フローチャートである。 本発明の第２の実施形態に係る半導体素子の製造方法の概要フローチャートである。 本発明の第３の実施形態に係る半導体素子の平面配置図である。 本発明の第４の実施形態に係る半導体素子の積層状態図である。 本発明の第５の実施形態に係る半導体素子の組み立て実装構造の断面図である。 本発明の第５の実施形態に係る半導体素子をＣＣＤに適用した実装構造の断面図である。 本発明の第６の実施形態に係る半導体素子の貫通電極構造の断面図である。 本発明の第６の実施形態に係る半導体素子の積層状態図である。 従来の半導体素子の貫通電極構造の断面図である。 従来の半導体素子の組み立て実装構造の断面図である。 従来のＣＣＤの実装構造の断面図である。
符号の説明
１ 半導体基板
２ トランジスター（Ｔｒ．）
３ ゲート
４ ソース、ドレイン、高濃度拡散層
５ 配線
６ 酸化膜
７ 貫通電極金属
８ 多層金属配線層
９ 絶縁膜
１０ 保護絶縁膜
１１ ボンヂングパット
１２ 追加絶縁膜
１３ 追加保護絶縁膜
１４ 追加金属配線
１５ 表面取り出し電極
１６ 裏面絶縁膜
１７ 裏面取り出し電極
１８ ボード
１９ 半田バンプ
２０ パッケージ
２１ 金属バンプ
２２ 半導体素子
２３ 放熱板
２４ 半導体素子裏面
２５ 半導体素子表面
２６ ボンヂングワイア
２７ 透過材料
２８ 光源
２９ レンズ
３１、３２、３３ 貫通電極
３４ ＰＮ接合
３５、３６、３７ ウェル拡散層
３８ 裏面絶縁膜
３９ 裏面電極開口
４０ 裏面電極金属
４１ 高融点金属材料
４２ 周辺領域
４３ Ｔｒ．領域
４４ 配線領域
４５ 拡散防止膜
４６ 拡散防止膜開口
４７ 基板穴
４９ 半導体インターポーザー４９
５０ ＤＲＡＭ
５１ Ｆｌａｓｈ
５２ 論理ＬＳＩ
５３ アナログＬＳＩ
５４ ドライバーＩＣ

Claims (24)

  1. 単結晶半導体基板の表面から裏面までを、基板と同じ物質材料で貫通した貫通電極を形成したことを
    特徴とする半導体素子。
  2. 前記貫通電極と半導体基板との間には絶縁材料は介在せず、貫通電極が基板と反対の不純物をドープ、拡散して形成されることを
    特徴とする前記請求項１に記載の半導体素子。
  3. 前記貫通電極が基板と同じ材料である単結晶構造からなることを
    特徴とする前記請求項１に記載の半導体素子。
  4. 前記貫通電極は、半導体基板との境界領域だけが単結晶構造で、中心部が高融点金属材料からなることを
    特徴とする前記請求項３に記載の半導体素子。
  5. 前記高融点金属材料を複数離間して設け、この複数の高融点金属材料が拡散層を共有することを
    特徴とする前記請求項４に記載の半導体素子。
  6. 前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配線層に到達せずに形成されていることを
    特徴とする前記請求項１に記載の半導体素子。
  7. 前記貫通電極が半導体基板の表面から裏面までを貫通し、当該貫通電極が半導体基板表面より上層の多層金属配線層を貫通することなく形成されていることを
    特徴とする前記請求項１に記載の半導体素子。
  8. 前記貫通電極は同一チップ内に複数あり、その目的によって電極の表面形状が異なることを
    特徴とする前記請求項１ないし７のいずれかに記載の半導体素子。
  9. 前記請求項１ないし７のいずれかに記載の半導体素子において、
    前記半導体基板の表面上部に貫通電極と異なる金属配線が形成され、半導体の配線領域又は周辺領域に貫通電極が形成されていることを
    特徴とする半導体素子。
  10. 前記請求項１に記載の半導体素子において、
    半導体基板表面で前記貫通電極からの電気結線を、前記貫通電極と同じ型の拡散層により行うことを
    特徴とする半導体素子。
  11. 前記請求項１ないし７、１０のいずれかに記載の半導体素子において、
    半導体基板表面で前記貫通電極からの電気結線を、電極拡散層よりも不純物濃度の高い拡散層で行うことを
    特徴とする半導体素子。
  12. 前記請求項１ないし７、１０のいずれかに記載の半導体素子において、
    半導体基板表面又は裏面で前記貫通電極から電極取り出しする取り出し口が１つの貫通電極につき複数の取り出し口又は電極を有することを
    特徴とする半導体素子。
  13. 前記請求項１ないし７、１０のいずれかに記載の半導体素子において、
    前記半導体基板裏面の貫通電極に金（Ａｕ）等の基板とオーミック接続の良い金属ボールを配設することを
    特徴とする半導体素子。
  14. 前記請求項１に記載の半導体素子において、
    半導体素子表面のパッドの他に前記半導体基板裏面の貫通電極により半導体基板裏面にパッドを形成することを
    特徴とする半導体素子。
  15. 前記請求項１４に記載の半導体素子において、
    前記半導体素子表面のパッドを形成しないことを
    特徴とする半導体素子。
  16. 前記請求項１４又は１５に記載の半導体素子を最上層に配置し、下層に前記請求項１ないし７、１０、１４、１５のいずれかに記載の半導体素子を配置して積層構造としていることを
    特徴とする積層構造半導体システム。
  17. 前記請求項１ないし７、１０、１４、１５のいずれかに記載の半導体素子にＴｒ．を形成することなく金属配線のみ形成し、半導体基板裏面に貫通電極の取り出し電極のみ形成された構成であることを
    特徴とする半導体インターポーザー。
  18. 前記請求項１７に記載の半導体インターポーザーの表面と裏面に、前記請求項１ないし７、１０、１４、１５のいすれかに記載の半導体素子が配置されて実装されていることを
    特徴とする半導体システム。
  19. 半導体素子の貫通電極が、貫通電極の開口となる部分から拡散すべき不純物を注入し拡散で当該不純物を拡散させ、半導体基板と貫通電極との間にＰＮ接合を形成することを
    特徴とする半導体素子の製造方法。
  20. 半導体素子の貫通電極が、貫通電極の開口となる部分に拡散すべき不純物を過剰に含ませた高融点金属材料を埋め込み、当該不純物を拡散させて半導体基板と貫通電極との間にＰＮ接合を形成することを
    特徴とする半導体素子の製造方法。
  21. 半導体素子の貫通電極が、半導体基板表面上に形成された拡散防止膜の開口を通して半導体基板を深さ方向にエッチングし、穴又は孔を形成し当該穴又は孔に拡散すべき不純物を注入し、拡散により不純物を拡散させて半導体基板と貫通電極との間にＰＮ接合を形成し、拡散防止膜の開口から高融点金属材料を充填し表面を研磨（ＣＭＰ等）して平らにすることを
    特徴とする半導体素子の製造方法。
  22. 半導体素子の貫通電極は、貫通電極形成時に半導体基板裏面まで貫通させて形成されることを
    特徴とする前記請求項１９ないし２１のいずれかに記載の半導体素子の製造方法。
  23. 半導体素子の貫通電極は、貫通電極形成時に半導体裏面まで貫通させることなく形成し、後で半導体基板裏面を研磨して形成されることを
    特徴とする前記請求項１９ないし２１のいずれかに記載の半導体素子の製造方法。
  24. 半導体素子の貫通電極は、半導体基板表面プロセス工程中で、半導体基板表面の金属配線の形成前に少なくとも形成することを
    特徴とする前記請求項１９ないし２１のいずれかに記載の半導体素子の製造方法。
JP2006510798A 2004-03-09 2005-03-09 半導体素子及び半導体素子の製造方法 Pending JPWO2005086216A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004065945 2004-03-09
JP2004065945 2004-03-09
PCT/JP2005/004124 WO2005086216A1 (ja) 2004-03-09 2005-03-09 半導体素子及び半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JPWO2005086216A1 true JPWO2005086216A1 (ja) 2008-01-24

Family

ID=34918288

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006510798A Pending JPWO2005086216A1 (ja) 2004-03-09 2005-03-09 半導体素子及び半導体素子の製造方法

Country Status (3)

Country Link
JP (1) JPWO2005086216A1 (ja)
TW (1) TW200535918A (ja)
WO (1) WO2005086216A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7969015B2 (en) 2005-06-14 2011-06-28 Cufer Asset Ltd. L.L.C. Inverse chip connector
JP4415984B2 (ja) 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
WO2008083284A2 (en) * 2006-12-29 2008-07-10 Cufer Asset Ltd. L.L.C. Front-end processed wafer having through-chip connections
JP2009283902A (ja) * 2008-04-25 2009-12-03 Panasonic Corp 光学デバイスとこれを備えた電子機器
SG156550A1 (en) * 2008-05-06 2009-11-26 Gautham Viswanadam Wafer level integration module with interconnects
JP2010135391A (ja) 2008-12-02 2010-06-17 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
WO2011086612A1 (ja) * 2010-01-15 2011-07-21 パナソニック株式会社 半導体装置
US8525342B2 (en) * 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
JP5919943B2 (ja) * 2012-03-27 2016-05-18 凸版印刷株式会社 シリコンインターポーザ
JP5607692B2 (ja) * 2012-08-22 2014-10-15 ルネサスエレクトロニクス株式会社 電子装置
JP5834030B2 (ja) 2013-02-18 2015-12-16 株式会社東芝 半導体装置
US9576881B2 (en) 2013-02-18 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor device
JP5982312B2 (ja) 2013-03-22 2016-08-31 株式会社東芝 半導体装置
TW201838094A (zh) * 2017-02-16 2018-10-16 學校法人慶應義塾 層疊半導體積體電路裝置
DE102019123600B4 (de) * 2019-05-31 2021-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Abschirmstruktur für rückseitige substrat-durchkontaktierungen (tsvs)
US11062977B2 (en) 2019-05-31 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Shield structure for backside through substrate vias (TSVs)
JP2021068737A (ja) * 2019-10-17 2021-04-30 本田技研工業株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPS6377136A (ja) * 1986-09-19 1988-04-07 Oki Electric Ind Co Ltd 半導体素子及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548001A (ja) * 1991-08-19 1993-02-26 Fujitsu Ltd 半導体集積回路の実装方法
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP2000260772A (ja) * 1999-03-11 2000-09-22 Toshiba Microelectronics Corp 半導体集積回路装置
JP2001326325A (ja) * 2000-05-16 2001-11-22 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5655067A (en) * 1979-10-11 1981-05-15 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device
JPS6377136A (ja) * 1986-09-19 1988-04-07 Oki Electric Ind Co Ltd 半導体素子及びその製造方法

Also Published As

Publication number Publication date
TW200535918A (en) 2005-11-01
WO2005086216A1 (ja) 2005-09-15

Similar Documents

Publication Publication Date Title
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
US11222814B2 (en) Integrated circuit (IC) structure for high performance and functional density
US8785289B2 (en) Integrated decoupling capacitor employing conductive through-substrate vias
TWI512896B (zh) 半導體晶粒及在基板穿孔上形成內連線結構的方法
JP5377340B2 (ja) ダイ、スタック構造、及びシステム
TWI473247B (zh) 具有高ｑ晶圓背面電容之半導體積體電路裝置
JPWO2005101476A1 (ja) 半導体素子及び半導体素子の製造方法
US11887841B2 (en) Semiconductor packages
TWI812168B (zh) 三維元件結構及其形成方法
KR20220070145A (ko) 반도체 패키지
US11855130B2 (en) Three-dimensional device structure including substrate-embedded integrated passive device and methods for making the same
TW202143426A (zh) 具有氣隙的半導體封裝體及其製造方法
US12033919B2 (en) Backside or frontside through substrate via (TSV) landing on metal
US7105910B2 (en) Semiconductor device having SOI construction
JP2015503239A (ja) インターポーザデバイス
KR102676541B1 (ko) 패키지 구조물
US20090085128A1 (en) Semiconductor device and method for manufacturing same
KR20190117535A (ko) 적층 반도체 집적 회로 장치
KR20230072562A (ko) 반도체 칩, 반도체 패키지 및 그 제조방법
KR20230043271A (ko) 반도체 칩 및 반도체 패키지
US20240321944A1 (en) Structure and method for deep trench capacitor
US20230113465A1 (en) Semiconductor package and method of manufacturing the same
CN116646313A (zh) 半导体封装件及其形成方法
TW201442170A (zh) 半導體裝置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111004