JP2015503239A - インターポーザデバイス - Google Patents

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Abstract

本発明は、ドープシリコン基板（１）の第１の面にエピタキシャル層（２４）を有するとともに、第１の面から、ドープシリコン基板の第１の面と反対の第２の面へと延在する２つの貫通ビア（１１、１２）を有するドープシリコン基板（１）を備えるインターポーザデバイスに関する。各貫通ビアは、ドープシリコン基板の第１の面から第２の面へと延在する周囲トレンチ（７）により区画されたドープシリコン基板の容積領域を備え、当該周囲トレンチが、当該トレンチにより囲まれたドープシリコン基板を電気的に絶縁するよう配置される。第１の貫通ビアの第１および第２の面上に、互いに電気的に接続されるよう、第１および第２の導電層（１２１、１２２）がそれぞれ載置され、第２の貫通ビアの表面に、互いに電気的に接続されるよう、第３および第４の導電層（１１２、１１１）がそれぞれ載置される。第１（１２２）および第３（１１２）の導電層はバック・ツー・バックダイオード（３５）で互いに接続され、ダイオードは、エピタキシャル層（２４）の深さ以上の深さをもつダイオードトレンチ（６）によって分離される。さらに、インターポーザデバイスを形成する方法を提供する。

Description

本発明は、一般に、３次元集積回路またはパッケージ、より詳しくは、シリコン貫通ビアにより上下（表裏）導電を可能とするシリコンインターポーザおよびその作製方法に関する。
高輝度ＬＥＤは、そのパッケージの静電気放電（ＥＳＤ：electrostatic discharge）および熱膨張率（ＴＣＥ：thermal coefficient of expansion）の影響を非常に受けやすい。信頼性の高い高輝度ＬＥＤを得るために、ＴＣＥ不整合を改善するとともに集積ダイオードによりＥＳＤ保護を可能とするシリコンインターポーザに実装された、非保護のＬＥＤチップを用いることが知られている。デバイスの集積および良好な熱伝導率は、シリコンサブマウントの重要な利点である。しかしながら、パッケージングのコストを削減するために、表面実装技術がますます使用されるようになっている。上下接続は、サブマウントにおいて必須である。上下接続は貫通ビアによりもたらされる。
一般的な、貫通ビアの作製プロセスは、貫通ビアホールの形成と拡散バリア層および導電性シード層の成膜とを含む。その後、導電性材料でホール内を電気めっきする。一般的に、銅を導電性材料として用いるが、銅は、良好な熱伝導率および導電率を有し、純度の高い状態で入手可能である。貫通ビアはアスペクト比が大きい場合があるため、このような構造物の中に銅を成膜することは困難を伴いうる。
こうした貫通ビアの処理コストは非常に高く、特殊な設備を用いずに実施することが困難である。
ダマシン型集積法で実現される公知の平坦化法が存在する。しかし、このタイプの集積法は、多くの場合高価で、特にアルミニウムを用いる場合、実施が困難な化学機械平坦化（ＣＭＰ：chemical-mechanical planarization）技術の使用を必要とする。
さらに、より多くのウェハ測定が求められ、一般的に、ＣＭＰを用いて処理された材料は、応力によるクラック、弱い界面における剥離、および使用薬品による腐食作用といった潜在的欠陥を含んでいる。
回路基板、特に半導体デバイスの作製にビアを用いることが知られている。実際、特許文献１は、基板内でのビアの使用を含む、回路基板の作製方法について記載している。しかし、３次元集積回路を含む様々な構成要素に対する最適な条件を提示することは課題となったままである。
欧州特許出願公開第０９７４８１７号
本発明は、高価で実装困難な先行技術の貫通ビアを使用せずに上下導電を可能とする、シリコンサブマウントまたはインターポーザを提供することを目的とする。さらに、本発明は、層間接続の各層に対する、複数の階層のフォトエッチングを含む、ＬＥＤ用の平坦化された基材を得るための改良された方法を提供しようとするものである。
本発明は、ドープシリコン基板であって、第１の面にエピタキシャル層と、前記第１の面から、前記ドープシリコン基板の前記第１の面と反対の第２の面へと延在する２つの貫通ビアとを有し、各貫通ビアが、前記ドープシリコン基板の前記第１の面から前記第２の面へと延在する周囲トレンチにより区画されたドープシリコン基板の容積領域を備え、前記周囲トレンチが、前記トレンチにより囲まれた前記ドープシリコン基板を電気的に絶縁するよう配置される、ドープシリコン基板と、
互いに電気的に接続されるよう、前記第１の貫通ビアの第１および第２の面上にそれぞれ載置された第１および第２の導電層と、
互いに電気的に接続されるよう、前記第２の貫通ビアの表面にそれぞれ載置された第３および第４の導電層とを備え、前記第１および第３の導電層がバック・ツー・バックダイオードで互いに接続され、該ダイオードが、前記エピタキシャル層の深さ以上の深さをもつダイオードトレンチによって分離される、インターポーザデバイスを提供する。
本発明の実施形態は、ドーパント濃度が例えば１０１７〜１０２０ａｔｏｍｓ／ｃｍ３の範囲内であるドープシリコン基板を備えるインターポーザデバイスを提案し、ドーパント濃度は、約１０１９ａｔｏｍｓ／ｃｍ３であることが好ましい。
本発明によるインターポーザは、貫通ビアを構築するためのインターポーザの材料と異なる導電性材料を使用することを必要としない点で有利である。そのため、製造コストが低減される。実際、特殊な設備を必要とせず、作製プロセスはより単純である。さらに、本発明は、インターポーザに植設されるＬＥＤにとって有害な汚染を引き起こしうる銅を貫通ビアの充填に使用しないようにする。
さらなる実施形態によれば、以下の事項を単独または組み合わせで検討することができる。
・前記貫通ビアの前記第１および第２の面の間の平均距離をＨとし、前記貫通ビアの平均幅をＳとした場合の、前記貫通ビアのＨ／Ｓ比が１以下である。
・前記周囲トレンチが、少なくとも部分的に絶縁材で充填される。
・絶縁材が、熱酸化シリコンおよび／または他の誘電体であることが好ましい。
・酸化物で部分的に充填する場合、トレンチへの充填が、アルファシリコンまたはポリシリコンまたは絶縁材料による共形成膜により行われる。
・前記貫通ビアの前記第１および第２の面の間の平均距離をＨとし、前記周囲トレンチの平均厚をｅとした場合のＨ／ｅ比が１５以上である。
本発明の別の目的は、本発明による上下接続を実現する新たなインターポーザ作製プロセスを提案することである。
本発明はまた、残りのシリコン基板とは異なるドーピングを行ったエピタキシャル層を有するドープシリコン基板を設ける工程と、
前記ドープシリコン基板の第１の面から第２の面へと延在する２つの貫通ビア、前記ビア間のダイオード実装帯域、ならびに前記ダイオード実装帯域の第１および第２の領域を区画するダイオードトレンチを区画する工程と、
各ビアならびに前記ダイオード実装帯域の前記第１の領域および前記第２の領域をそれぞれ電気的に絶縁する工程と、
前記第１の貫通ビアの第１および第２の面上に、互いに電気的に接続されるよう、第１および第２の導電層をそれぞれ載置する工程と、
前記第２の貫通ビアの表面上に、互いに電気的に接続されるよう、第３および第４の導電層をそれぞれ載置する工程とを備え、
前記第１および第３の導電層が、前記ダイオード実装帯域の前記ダイオードにより接続される、インターポーザデバイスを形成する方法もまた提供する。
さらなる実施形態によれば、以下の項目を単独または組み合わせで検討することができる。
・前記ビア区画工程が、ドープシリコンの容積領域をドープシリコンブリッジによりドープシリコン基板の外側のドープシリコンに機械的および電気的に接続された周囲トレンチにより区画させ、酸化工程中、前記周囲トレンチにより区画された前記ドープシリコンの容積領域が前記ドープシリコン基板の外側のドープシリコンに機械的に接続されるが、電気的に絶縁されるよう、前記ドープシリコンブリッジを酸化させて、不連続な周囲トレンチをエッチングする工程をさらに備え、例えば、前記ブリッジの幅は前記周囲トレンチの平均厚以下である。
・酸化工程の後、アルファシリコンまたは非ドープポリシリコンを周囲トレンチ内に配置する。
・ビア区画工程の間、前記周囲トレンチがドープシリコン基板を完全に貫通してエッチングされる場合、前記トレンチがドープシリコンブリッジを備える。
・ビア区画工程の間、前記周囲トレンチが、酸化工程に先立ち、ドープシリコン基板の厚みの一部のみにわたりエッチングされる。その後、周囲トレンチがドープシリコン基板を貫通して延在するようドープシリコン基板を研削する。
このプロセスは、実施が容易であり、シリコンインターポーザ用のビア処理のコストを低減するという点で有利である。
好適な実施形態では、バック・ツー・バック構成の対のツェナーダイオードが、バイポーラトランジスタとしてエピタキシャル層に埋設される。エピタキシャル帯域において、等価ツェナー電圧で、より高いドーピング率を用いることができ、これにより寄生バイポーラトランジスタのベースのドーピングが増加され、結果的にその利得が減少する。ダイオード間に分離トレンチを用いることにより寄生トランジスタのベースの有効長が拡張され、その利得が減少する。より高いドーピング率とより長い絶縁トレンチを組み合わせることにより、トランジスタの利得を低減させることができ、システムが寄生バイポーラトランジスタの導電トリガーの影響を受けないようにすることができる。
本発明のインターポーザ基材は、絶縁層および金属階層を含む層間配線の全階層の平坦化を確実にする３階層分のフォトエッチングを含む平坦化処理を用いる点で好都合である。
続いて、本発明の好適な実施形態を、以下の添付図面を参照して説明する。
本発明によるデバイスの断面図である。 図２Ａ〜２Ｊは、本発明のデバイスを作製する方法の工程を示す図である。 図３Ａ〜３Ｆは、周囲トレンチを通る断面図で示される平坦化処理の工程を説明する。
当業者であれば、図内の要素が単純化および明確化を目的として示され、必ずしも縮尺通りでないことを理解する。例えば、図中の要素のいくつかの寸法は、他の要素に対して誇張されており、本発明の実施形態の理解を向上させる。
本発明によるシリコンインターポーザの一実施形態は図１に示され、そこで、ドープシリコン基板１は、その上面にエピタキシャル層２が載置されている。
インターポーザは２つの貫通シリコンビア１２、１１を備える。前記貫通シリコンビア１２，１１は、エピタキシャル層２の上面とドープシリコン基板１の底面の間の電気伝導を確実にする。シリコン貫通ビア１１，１２は、ドープシリコン基板１および周囲トレンチ７により区画されたエピタキシャル層２の容積領域を備え、前記トレンチ７は、エピタキシャル層２の上面からドープシリコン基板１の底面に延在する。貫通ビア１１，１２の抵抗率は、ドープシリコン基板１のドーパント濃度に応じて調節することができると、好都合である。例えば、ドープシリコン基板にＮ型ドーパントをドープする。例えば、ドーパント濃度は１０１７〜１０２０ａｔｏｍｓ／ｃｍ３の範囲内である。シリコン貫通ビア１１，１２の面積は非常に大きくてもよい。大きな断面はビアの電気抵抗率を最低限にし、有利である。本発明の一実施形態では、貫通ビア１１，１２の第１および第２の面の間の平均距離をＨとし、前記貫通ビア１１，１２の平均幅をＳとした場合の、前記貫通ビア１１，１２のＨ／Ｓ比が１以下である。
本発明によるビアの抵抗は、以下のように計算される。
Ｒ＝ｐＨ／Ａ
式中、Ｒはビアの抵抗であり、ｐはドープシリコン材料の抵抗率であり、Ｈは貫通ビアの第１および第２の面の間の平均距離であり、Ａは前記貫通ビアの平均断面積である。パラメータｐは、ドープシリコン基板１中のドーパントの濃度に応じて適応させることができると、好都合である。パラメータＨ／Ａは、本発明によるインターポーザの作製者によって選択することができ、好都合である。したがって、本発明によるシリコン貫通ビアの電気抵抗は、シリコン貫通ビアの用途に応じて容易に適応させうる。
ビア１１または１２とドープシリコン基板１のシリコンの外側部分との間の絶縁は、周囲トレンチ７によって行われる。前記周囲トレンチ７は、少なくとも部分的に絶縁材で充填される。絶縁材は、熱酸化シリコンおよび／または他の誘電体であることが好ましい。好ましくは、さらにトレンチ７を誘電体で完全に満たす。例えば、トレンチ７は、アルファシリコンまたはポリシリコンまたは他の絶縁材料の共形成膜により充填される。前記周囲トレンチ７の深さは２００〜７００μｍの範囲内、例えば２００〜３００μｍであることが好ましい。好ましくは、２つの貫通シリコンビア１２，１１の間の絶縁は、エピタキシャル層２の上面に成膜される酸化層３とドープシリコン基板１の底面に成膜される酸化層３１により実現される。
前記シリコン貫通ビア１１，１２のそれぞれは、ドープシリコン基板１の第１および第２の面上にそれぞれ位置する第１の電極１１２，１２２および第２の電極１１１，１２１に電気的に接続される。
したがって、貫通シリコンビア１１，１２により、ドープシリコン基板１を介した上下導電が可能となる。前記貫通シリコンビア１２，１１は、ドープシリコン基板１およびエピタキシャル層２を介した上下導電を可能とし、好都合である。
シリコン貫通ビア１１，１２はまた、エピタキシャル層２内に一体化され、背中合わせに配置され、バック・ツー・バックダイオードを形成する２つのダイオード３５により互いに接続される。前記ダイオード３５のそれぞれは、隣接する上部電極１１２，１２２に接続される。
ダイオード３５は、エピタキシャル層２５の、ドープシリコン基板１とは異なる種類のドーパントをドープされた部分を含む。例えば、ドープシリコン基板にＮ型ドーパントをドープし、エピタキシャル部分２５にはＰ型ドーパントをドープし、ダイオード３５はＰＮシリコンダイオードである。前記ダイオード３５は、これらのダイオード３５の降伏電圧の程度に関わらず、シリコンサブマウント内に高集積され有利である。
２つのバック・ツー・バックダイオード間の分離は、ダイオードトレンチ６により行われる。前記ダイオードトレンチ６は、少なくとも部分的に絶縁材で充填される。絶縁材は、熱酸化シリコンおよび／または他の誘電体であることが好ましい。好ましくは、さらにトレンチ６を誘電体で完全に満たす。例えば、トレンチ６は、アルファシリコンまたはポリシリコンまたは他の絶縁材料の共形成膜により充填される。前記周囲トレンチ６の深さは１〜２０μｍの範囲内であることが好ましい。より好ましくは、ダイオード間の電気接続の導通を保護するために、ダイオードトレンチの深さはエピタキシャル層の深さ以上である。前記ダイオードトレンチ６の厚さは０．８〜１μｍの範囲内であることが好ましい。
インターポーザはまた、２つの上部電極１１２，１２２の間に位置するパッシベーション層９を備える。前記パッシベーション層９は、２つの上部電極が、ダイオード３５のみによって互いに接続されることを確実にし、好都合である。
シリコン貫通ビア１１，１２内に含まれるエピタキシャル層２の部分２４は、ドープシリコン基板１のドーパントと同じ種類のドーパントを高濃度でドープされている。例えば、ドープシリコン基板１にＮ型ドーパントをドープする場合、エピタキシャル部分２４にもＮ型ドーパントをドープする。本発明の一実施形態では、エピタキシャル層の部分２４内のドーパント濃度は、シリコン基板１内のドーパント濃度よりも高い。例えば、部分２４において、ドーパント濃度は１０１７〜１０２０ａｔｏｍｓ／ｃｍ３の範囲内である。シリコン貫通ビア１１または１２のドープ部分２４により、ビア１１または１２を接続する上部電極１１２，１２２との深ウェル電気接続が確実になり、好都合である。
バック・ツー・バックダイオードの周囲を絶縁することにより、エピタキシャル層に、等価ツェナー電圧で、より高いドーピング率を用いることを容易にし、これにより寄生バイポーラトランジスタのベースのドーピングが増加され、結果的にその利得が減少する。ダイオード間に分離トレンチを用いることにより寄生トランジスタのベースの有効長が拡張され、その利得が減少する。例えば、より高いドーピング率とより長い絶縁トレンチを組み合わせることにより、トランジスタの利得を１未満まで低減させ、システムが寄生バイポーラトランジスタの導電トリガーの影響を受けないようにする。
上部電極１１２，１２２は少なくとも１つの金属層を備える。前記金属層は、ドープシリコン基板１のシリコン貫通ビア１１または１２を構成する部分および隣接する、エピタキシャル層２のドープ部分２５に成膜される。例えば、上部電極はアルミニウムまたは銅からなる。本発明の一実施形態では、第１の金属層は、金合金、例えばＴｉＮｉＡｕまたはＴｉＰｔＡｕでめっきされる。下部電極１１１，１２１はそれぞれ、上部電極１１２，１２２に対向するシリコン貫通ビアの面に成膜される少なくとも１つの金属層を備える。例えば、前記電極１１１，１２１は、アルミニウム、銅、または金合金、例えばＴｉＮｉＡｕまたはＴｉＰｔＡｕからなる。
インターポーザはまた、２つの上部電極１１２，１２２の間に位置するパッシベーション層９を備える。前記パッシベーション層９は、２つの上部電極１０２が、ダイオード３５のみによって互いに接続されることを確実にし、有利である。
図２を参照して、図１に示す本発明のインターポーザのための作製方法の例示的な実施形態を詳細に説明する。
図２Ａに示すように、例えば、Ｎ型ドーパント、例えばヒ素またはアンチモンまたはリンを高濃度でドープされたシリコン基板１を設ける。例えば、ドーパント濃度は１０１７〜１０２０ａｔｏｍｓ／ｃｍ３の範囲内である。シリコン基板１の抵抗率は、ドーパント濃度に応じて調節することができる。第１の工程Ａにおいて、エピタキシャル層２は、シリコン基板１上に成膜される。前記エピタキシャル層２の厚さおよび抵抗率は、ダイオード３５の所望の電気特性に応じて選択しうる。第１の工程は、エピタキシャル層２上の酸化シリコン膜３の成長をさらに含む。
図２Ｂに示すように、この工程では、２つのドープ層がエピタキシャル層２内に植設される。
ダイオード３５を構築するためには、ＰまたはＮドープ層５が必要である。例えば、ドープシリコン基板１にＮ型ドーパントをドープする場合、Ｐドープ層５を成膜することが必要である。
その後、ＰまたはＮドープ層４をエピタキシャル層２に成膜する。ドープシリコン基板１にＮ型ドーパントをドープする場合、Ｎドープ層４を成膜することが必要である。
本発明の一実施形態によれば、前記ドープ層４，５の成膜は、インプランテーションまたは蒸着により行われる。
図２Ｃに示すように、深い周囲トレンチ７がエッチング形成される。これらの周囲トレンチ７は、前記層４および５の間に位置する。図２に示す本発明の実施形態では、周囲トレンチ７の深さはシリコン基板１の厚さよりも小さいが、インターポーザの最終厚さと等しいかそれ以上である。本発明の別の実施形態において、ドープシリコン基板１を完全に貫通して周囲トレンチ７をエッチング形成してもよい。周囲トレンチ７は上部電極１１２，１２２と下部電極１１１，１２１との間のシリコン貫通ビア１１，１２を構成するドープシリコン基板１の容積領域を区画する。
図１に示すインターポーザにおいて、シリコン貫通ビアはダイオードにより接続される。工程Ｃ中、非貫通トレンチ６がエッチング形成される。好ましくは、前記トレンチ６はドープ層５を２つのサブパーツ５１に区切る。これらのサブパーツ５１は、作製プロセスのさらなる工程においてダイオード３５となり、好都合である。ダイオードトレンチ６により、背中合わせに配置された２つのダイオード３５間の分離が行われると好都合である。本発明の一実施形態では、ダイオードトレンチ６は、周囲トレンチ７よりも小さい。例えば、ダイオードトレンチ６は、周囲トレンチ７よりも浅い。例えば、トレンチ６の深さは１〜２０μｍの範囲内であり、周囲トレンチ７の深さは２００〜７００μｍの範囲内、例えば２００〜３００μｍである。本発明の一実施形態では、両方の種類のトレンチの深さと幅が、ほぼ比例する。好ましくは、作製プロセスのさらなる工程における前記トレンチの充填を容易にするために、トレンチ６および７の幅は非常に狭い必要がある。
工程Ｄでは、ドープ層４のＮドーパントおよび工程Ｂで成膜されたドープ層５のＰドーパントを拡散させるためにインターポーザを処理する。ダイオードトレンチ６およびビアトレンチ７により区画されたエピタキシャル層２の容積領域内の層５のドーパントの拡散は、ダイオード３５に達する。ダイオード３５は、ドープシリコン基板１とドープ層５のドーパントが拡散したエピタキシャル層２の前記容積領域との間のｐｎ接合により構成される。層４のドーパントはエピタキシャル層２内で拡散し、導電帯域２４を生じる。前記導電帯域２４により、シリコン基板１と上部電極の間の深ウェル電気接続が可能になると、好都合である。本発明の一実施形態では、図５Ｄに示すように、ドープ層４のドーパントは、シリコン基板１内で拡散し得、エピタキシャル層２を構成しない。
工程Ｄでは、トレンチ６および７の酸化を行う。例えば、インターポーザに熱処理を行い、トレンチ６および７内に熱酸化シリコンを形成する。この工程中、上述のとおり、周囲トレンチ７がブリッジ１３を備える場合、前記ブリッジ１３も酸化する。周囲トレンチ７およびブリッジ１３の酸化により，シリコン基板の外側のドープシリコンからシリコン貫通ビア１１および１２が電気的に絶縁されると好都合である。ドープシリコン材料の区画された部分は機械的に接続されたままであるが、酸化ブリッジ１３により、電気的にはドープシリコン基板１の外側のドープシリコンから絶縁されると有利である。酸化ダイオードトレンチ６により、ダイオード３５間の絶縁を行うと好都合である。本発明の一実施形態では、トレンチの酸化工程中、トレンチは酸化物で完全には満たされておらず、トレンチは、さらに絶縁材を充填されうる。例えば、トレンチは、アルファシリコンまたはドープもしくは非ドープポリシリコンの成膜により充填される。
図２Ｅに示すように、工程Ｅでは、上部酸化膜３を接触領域でエッチングし、上部電極１１２および１２２の金属層を成膜し、パターニングする。本発明の一実施形態では、上部酸化膜３は、ウエットエッチング処理によりエッチングされる。本発明の一実施形態では、金属層蒸着の前に、酸化膜３を除去した部分にシリサイドを施す。これにより、導電帯域２４と上部電極１１２，１２２の金属層との間の接触抵抗が減少すると有利である。本発明の一実施形態では、金属層１１２，１２２は、スパッタ成膜によってまたはスパッタリングおよび電気めっきによって成膜する。例えば、前記金属層は、アルミニウムまたは銅からなる。金属層のパターニングは、前記金属層の成膜の後または成膜プロセス中に工程Ｅで行う。
工程Ｆでは、パッシベーション層９を形成する。本発明の一実施形態では、第２の金属層を、上部電極１１２，１２２の第１の金属層上に成膜し、パターニングしてもよい。前記第２の金属層は、上部電極の酸化を防止し、電子素子をシリコンインターポーザ上にはんだ付けまたは接着させることを可能にすると有利である。パッシベーション層９により、上部電極１１２，１２２の間の電気的絶縁および信頼性を改善するシステム全体の適切な封入が可能になると好都合である。本発明の一実施形態では、第２の金属層はバンプ形成により成膜される。例えば、第２の金属層はＴｉＮｉＡｕまたはＴｉＰｔＡｕからなる。第２の金属層のパターニングは、前記金属層の成膜の後または成膜プロセス中に工程Ｆで行う。
工程Ｇでは、ウェハをハードキャリア１４上に載置する。ハードキャリア１４におけるウェハの固定は、ウェハ上面で行われる。これにより、ウェハ底面の作製プロセスが容易となり有利である。
図２Ｈに示すように、工程Ｈでは、ウェハの底面を研削する。例えば、インターポーザをほぼ最終厚さとするためにウェハを研削する。図２Ｃ〜２Ｇに示す本発明の実施形態では、周囲トレンチ７はドープシリコン基板１よりも浅いが、前記周囲トレンチ７の深さはインターポーザの最終厚さよりも大きい。したがって、（例えばＳＦ６ドライエッチングによる）応力開放の工程を含む可能性のある研削工程Ｈの後、周囲トレンチ７は、残りのドープシリコン基板１を完全に貫通して延在する。その結果、貫通導電ビア１１はその後、周囲トレンチ７によってドープシリコン基板の外側部分から分離される。
図２Ｉに示すように、酸化膜３１をウェハの底面に成膜する。さらに、工程Ｅでは、下部酸化膜３１を接触領域でエッチングし、金属層１１１および１２１を成膜し、パターニングする。本発明の一実施形態では、下部酸化膜３１は、エッチングされる。本発明の一実施形態では、金属層蒸着の前に、下部酸化膜３１を除去した部分にシリサイドを施す。これにより、導電ビア１１，１２と下部電極１１１，１２１との間の接触抵抗がそれぞれ減少すると有利である。本発明の一実施形態では、金属層１１１，１２１は、スパッタ成膜によってまたはスパッタリングおよび電気めっきによって成膜する。例えば、前記金属層１１１，１２１は、アルミニウム、または銅、または金または、ＴｉＮｉＡｕもしくはＴｉＰｔＡｕなどの金合金からなる。下部電極１１１，１２１のパターニングは、下部金属層の成膜の後または成膜プロセス中に工程Ｉで行う。
図２Ｊに示すように、工程Ｊでは、ウェハをハードキャリア１４から取り除き、図１に示すような、本発明によるサブマウントを得る。
ビアの絶縁ウェルとダイオード実装帯域を並置することにより１度の動作で回路の外郭を区画することが可能になり、ビアおよびダイオード実装帯域は結果的に各領域を電気的に絶縁する。
図３を参照して、図１に示す本発明のインターポーザのための平坦化プロセスの例示的な実施形態を詳細に説明する。
図３Ａに示すように、例えば酸化シリコンからなる、パターニングされた誘電体絶縁層３０を設ける。例えば、誘電体絶縁層の厚さは０．４〜１．５μｍの範囲内である。本発明の一実施形態では、誘電体層は０．９μｍであり、第１のマスクを用いて誘電体絶縁層をパターニングする。第１の工程Ａにおいて、純アルミニウム３１の第１の層は、酸化シリコン層の上に成膜される。例えば、アルミニウム３１の第１の層は、誘電体絶縁層３０の厚さと同じ範囲内の深さである。例えば、第１およびそれ以降の金属層は、層が均一な厚さとなるように成膜する。
アルミニウム３１の第１層は、図３Ｂに示されるような平坦化表面が形成されるようにパターニングする。その表面は、下層の接続部が誘電体層を通って開口される帯域内に構成凹部３３を有しうる。
図３Ｃに示すように、純アルミニウム３２の第２の層は平坦化表面の上に成膜される。例えば、アルミニウム３２の第２の層の厚さは１〜３μｍの範囲内である。アルミニウム３２の第２の層は、誘電体層内の接続部に対応する構成凹部３３を維持し、凹部は０．４〜１．５μｍの範囲内の深さをもつ。
図３Ｄでは、アルミニウム３２の第２の層が、例えば構成凹部３３およびトレンチ区画を維持することが可能なフォトリソグラフィおよびエッチングプロセスによってパターニングされている。例えば、パターニング後、アルミニウムの第２の層により形成された段差３４は、誘電体層の厚さにほぼ比例する厚さをもち、本発明の一実施形態では、その厚さは１μｍである。例えば、アルミニウム３２の第２の層のパターニングは時間制御してもよい。本発明の一実施形態では、誘電体絶縁層のパターニングに用いた第１のマスクの反転である第２のマスクをアルミニウムの第２の層のエッチングに用いる。
図３Ｅに示すように、酸化シリコン層３６は、構成凹部３３が維持されるように形成され、パターニングされる。
本発明のさらなる実施形態では、図３Ｆは、アルミニウムの第２の層３２を封止するよう成膜されたチタンバリア層３７を示す。例えば、第２のアルミニウム層３２は、チタンバリア層に達する深さまでエッチングしてもよい。
この平坦化プロセスを実現することにより、多層接続の各階層に対し所望の表面状態を生じることが可能である。
平坦化プロセスにより、表面の平坦度が０．１μｍ〜１μｍの間であり、ＬＥＤのベースとして用いられる構造がもたらされる。この平坦度により、熱圧着によるウェハ貼り合わせに相当する一括転写の工程を含むことが可能となり、ＬＥＤインターポーザのすべてのバンプを、対向するＬＥＤ基板、少なくともウェハ全面上に良好に接触させることができる。さらに、本発明の方法は、アルミニウムを含む様々な導電層での使用に適している。
ビアの絶縁ウェルとダイオードの実装帯域を並置することにより、１工程のリソグラフィで回路の外郭、ビア、およびビア間に埋設されたダイオードを区画することが可能になり、また、これらの様々な素子を周辺部の素子から電気的に絶縁することが可能になる。トレンチの幅の比は、ダイオードトレンチに対して周囲トレンチの彫り込みの速度が速くなるように調節する。１度の動作によって、典型的な深さ２００〜７００μｍをもつシリコン基板に横断するビアを切断し、絶縁する２つのトレンチからなる成果が得られる。絶縁ダイオードトレンチはエピタキシャル層のみを１〜２０μｍの範囲の深さまで横断し、それによりダイオード間の電気接続の導通が基材により保護される。
本開示の実施形態を詳細に説明してきたが、本明細書において、それらを本開示の趣旨および範囲から逸脱することなく多様に改変、置換、変更可能であることは、当業者に理解されるであろう。

Claims (16)

  1. ドープシリコン基板（１）であって、第１の面にエピタキシャル層（２４）を有するとともに、前記第１の面から、前記ドープシリコン基板の前記第１の面と反対の第２の面へと延在する２つの貫通ビア（１１、１２）を有し、各貫通ビアが、前記ドープシリコン基板の前記第１の面から前記第２の面へと延在する周囲トレンチ（７）により区画されたドープシリコン基板の容積領域を備え、前記周囲トレンチが、前記トレンチにより囲まれた前記ドープシリコン基板を電気的に絶縁するよう配置される、ドープシリコン基板と、
    互いに電気的に接続されるよう、前記第１の貫通ビアの第１および第２の面上にそれぞれ載置された第１および第２の導電層（１２１、１２２）と、
    互いに電気的に接続されるよう、前記第２の貫通ビアの表面にそれぞれ載置された第３および第４の導電層（１１２、１１１）とを備え、
    前記第１（１２２）および第３（１１２）の導電層がバック・ツー・バックダイオード（３５）で互いに接続され、該ダイオードが、前記エピタキシャル層（２４）の深さ以上の深さをもつダイオードトレンチ（６）によって分離される、インターポーザデバイス。
  2. 前記貫通ビアの前記第１および第２の面の間の平均距離をＨとし、前記貫通ビアの平均幅をＳとした場合のＨ／Ｓ比が１以下である、請求項１に記載のインターポーザデバイス。
  3. 前記周囲トレンチ（７）が少なくとも部分的に絶縁材で充填され、前記絶縁材が、好ましくは熱酸化シリコンおよび／または他の誘電体であり、前記トレンチの充填が、アルファシリコンまたはポリシリコンまたは絶縁材料の共形成膜により行われる、請求項１または２のいずれかに記載のインターポーザデバイス。
  4. 前記貫通ビア（１１）の前記第１および第２の面の間の平均距離をＨとし、前記周囲トレンチ（７）の平均厚をｅとした場合のＨ／ｅ比が１５以上である、請求項１〜３のいずれか一に記載のインターポーザデバイス。
  5. 選択的に、前記シリコン基板の第１の表面上の酸化膜の領域間に形成された、アルミニウムの第１の層（３１）と、
    第１のアルミニウムおよび酸化シリコン層上に形成されたアルミニウム第２の層（３２）と、
    さらなる酸化シリコン（３６）の層とをさらに備え、
    前記アルミニウム層が、前記導電層（１１１、１１２、１２１、１２２）に先立って形成される、請求項１に記載のインターポーザデバイス。
  6. 前記周囲トレンチが、２００〜７００μｍ、好ましくは２００〜３００μｍの深さをもつ、請求項１に記載のインターポーザデバイス。
  7. 前記ダイオードトレンチが、１〜２０μｍの深さをもつ、請求項１に記載のインターポーザデバイス。
  8. 残りのシリコン基板とは異なるドーピングを行ったエピタキシャル層を有するドープシリコン基板（１）を設ける工程と、
    前記ドープシリコン基板の第１の面から第２の面へと延在する２つの貫通ビア（１１、１２）、前記ビア間のダイオード実装帯域、ならびに前記ダイオード実装帯域（２５）の第１および第２の領域を区画するダイオードトレンチ（６）を区画する工程と、
    各ビアならびに前記ダイオード実装帯域（２５）の前記第１の領域および前記第２の領域をそれぞれ電気的に絶縁する工程と、
    前記第１の貫通ビアの第１および第２の面上に、互いに電気的に接続されるよう、第１および第２の導電層をそれぞれ載置する工程と、
    前記第２の貫通ビアの表面上に、互いに電気的に接続されるよう、第３および第４の導電層をそれぞれ載置する工程とを備え、
    前記第１および第３の導電層が、前記ダイオード実装帯域の前記ダイオードにより接続される、請求項１〜７のいずれか一に記載のインターポーザデバイスを形成する方法。
  9. 前記Ｓｉ基板の少なくとも１方の面に施される平坦化処理をさらに備え、前記平坦化処理が、
    第１の金属層上に誘電体絶縁層を成膜する工程と、
    前記誘電体絶縁層内に接続部をパターニングする工程と、
    前記誘電体絶縁層上に第１の金属層を成膜する工程と、
    前記第１の金属層をパターニングする工程と、
    第２の金属層を成膜する工程と、
    前記第２の金属層をパターニングする工程とを備える、請求項８に記載の方法。
  10. バリア層が前記第１および第２の導電層を封止するよう配置され、前記バリア層がチタンを主成分としうる、請求項８または９に記載の方法。
  11. 前記工程を繰り返して第２および／またはそれ以上の階層の層間接続を構築する、請求項８〜１０のいずれか一に記載の方法。
  12. 前記誘電体絶縁層が０．４〜１．５μｍの厚さをもつ、請求項８または９に記載の方法。
  13. 前記第１および第２の導電層が１〜３μｍの厚さをもつ、請求項８または９に記載の方法。
  14. 前記誘電体絶縁層を貫通して下層の接続部が開口される帯域内に凹部を構成することにより前記第１および第２の導電層を形成する、請求項８または９に記載の方法。
  15. 前記誘電体絶縁層内に接続部をパターニングする工程が、第１のマスクを用いて実現され、前記第２の金属層をパターニングする工程が、前記第１のマスクの反転である第２のマスクを用いて実現される、請求項８または９に記載の方法。
  16. 前記第２の金属層を、前記バリア層が露出する深さまでエッチングする、請求項８〜１５のいずれか一に記載の方法。
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