CN104160498A - 中介层装置 - Google Patents

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Abstract

本发明涉及一种中介层装置，包括：掺杂硅衬底(1)，其具有在第一面上的外延层(24)和两个通孔(11，12)，该通孔从第一面延伸到与掺杂硅衬底的第一面相对的第二面。各个通孔包括通过周围沟槽(7)所限定的掺杂硅衬底的体积，周围沟槽从掺杂硅衬底的第一面延伸到第二面使得周围沟槽被布置成电隔离通过所述沟槽所包围的掺杂硅衬底。第一导电层和第二导电层(121，122)分别放置在第一通孔的第一面和第二面上以便电连接到一起，第三导电层和第四导电层(112，11)分别放置在第二通孔的表面上以便电连接到一起。第一导电层(122)和第三导电层(112)通过背对背二极管(35)连接到一起，其中，二极管通过二极管沟槽(6)隔离，该二极管沟槽的深度至少等于外延层(24)的深度。还提供了形成中介层装置的方法。

Description

中介层装置
技术领域
本发明总体涉及3D集成电路或者3D封装，尤其涉及由于硅通孔而允许从上到下导电的硅中介层以及涉及制造该硅中介层的方法。
背景技术
高亮度的LED对静电放电(ESD)和其包装的热膨胀系数(TCE)是非常敏感的。为了得到可靠的高亮度LED，已知使用安装在硅中介层上的裸露的LED芯片，硅中介层改善了TCE不匹配且还利用集成二极管提供ESD保护。装置集成和良好的导热性是硅基板的主要优点。然而，为了降低封装成本，越来越多地使用表面安装技术。在基板上，顶部到底部的连接是必要的。通过通孔提供顶部到底部的连接。
通孔的典型制造方法包括：形成通孔，以及沉积扩散阻挡层和导电种子层。导电材料然后被电镀进入通孔。铜通常被用作导电材料，这是由于铜具有良好的导热性和导电性且可以高度纯的状态使用。通孔可具有高的纵横比，因此，将铜沉积到这样的结构中会是挑战性的。
这样的通孔的加工成本非常高且不用特定设备的情况下，难以实施。
存在已知的平坦化的方法，该方法在波纹类型的集成方案中实现。然而，该类集成方案需要使用化学机械平坦化(CMP)技术，该CMP技术通常是昂贵的且难以实施，尤其难以采用铝实施。
此外，晶圆计量需要增强，且经常地，使用CMP所处理的材料包含潜在的缺陷，这些缺陷包括：应力开裂、在弱界面处的脱层、和来自所利用的化学物质的腐蚀作用。
在电路板、尤其是半导体装置的制造中使用孔是已知的。事实上，第EP0974817A1号专利申请描述了制造电路板的方法，该方法包括在基板中使用通孔。然而，对各种包括3D集成电路的部件提供最佳的条件仍然是挑战。
发明内容
本发明的目的是提供硅基板或中介层，其提供上下导电且无需使用昂贵且难以实施的现有技术的通孔。此外，本发明寻求提供一种改善的方法，其对各互连层提供了用于含有多个光学蚀刻级别的LED的平坦化的底座。
根据本发明，其提供了一种中介层装置，包括：
掺杂硅衬底，所述掺杂硅衬底具有在第一面上的外延层和两个通孔，所述通孔从第一面延伸到与所述掺杂硅衬底的所述第一面相对的第二面，其中，各个通孔包括通过周围沟槽所限定的掺杂硅衬底的体积，所述周围沟槽从所述掺杂硅衬底的第一面延伸到第二面使得所述周围沟槽被布置成使得电隔离通过所述沟槽所包围的所述掺杂硅衬底；
第一导电层和第二导电层，所述第一导电层和第二导电层分别置于第一通孔的第一面和第二面上以便电连接到一起；
第三导电层和第四导电层，所述第三导电层和所述第四导电层分别置于第二通孔的表面上以便电连接到一起，所述第一导电层和第三导电层通过背对背二极管而连接到一起，其中，对应的二极管通过二极管沟槽隔离，所述二极管沟槽的深度至少等于所述外延层的深度。
本发明的实施方式提出了一种中介层装置，包括：掺杂硅衬底，具有的掺杂剂的浓度例如在1017个原子/立方厘米至1020个原子/立方厘米范围内，优选地掺杂剂的浓度为约1019个原子/立方厘米。
有利地，根据本发明的中介层不需要使用与用于构建通孔的中介层材料不同的导电材料。因此，减小了生产成本。事实上，不需要特定的设备，制造方法更简单。此外，本发明防止使用铜填充通孔，使用铜填充通孔可导致污染而不利于在中介层上嵌入的LED。
根据其他可以单独考虑或组合考虑的实施方式：
-所述通孔的比率H/S小于或等于1，其中，H为所述通孔的第一面和第二面之间的平均距离以及S为通孔的平均宽度。
-周围沟槽至少部分地由绝缘材料填充。
-所述绝缘材料优选是热氧化硅和/或其他电介质。
-在采用氧化物部分填充的情况下，沟槽的填充通过α硅或多晶硅或绝缘材料的保形沉积来完成。
-比率H/e大于或等于15，其中，H为所述通孔的第一面和第二面之间的平均距离以及e为周围沟槽的平均厚度。
本发明的另一目的是提出一种新的中介层制造方法，其实现了根据本发明的上下触点。
根据本发明，还提供了一种形成中介层装置的方法，该方法包括下列步骤：
提供具有外延层的掺杂硅衬底，所述外延层的掺杂不同于剩余的硅衬底的掺杂；
限定两个从所述掺杂硅衬底的第一面延伸到第二面的通孔、在所述通孔之间的二极管实施区和限定所述二极管实施区的第一区和第二区的二极管沟槽；
分别电隔离每个通孔、所述二极管实施区的所述第一区和所述第二区；
将第一导电层和第二导电层分别放置在第一通孔的第一面和第二面上以便电连接到一起；和
将第三导电层和第四导电层分别放置在第二通孔的表面上以便电连接到一起；
其中，所述第一导电层和所述第三导电层通过所述二极管实施区的二极管而连接。
根据可以单独考虑或者组合考虑的其他实施方式：
-通孔限定步骤还包括以下步骤：蚀刻不连续的周围沟槽，使通过周围沟槽所限定的掺杂硅的体积借助于掺杂硅桥机械地和电气地连接到掺杂硅衬底的外部掺杂硅，以及在氧化步骤期间，掺杂硅桥被氧化使得通过周围沟槽所限定的掺杂硅的体积机械地连接到掺杂硅衬底的外部掺杂硅，但是与掺杂硅衬底的外部掺杂硅电气隔离，例如，桥的宽度小于或等于周围沟槽的平均厚度。
-在氧化步骤之后，α硅或者未掺杂的多晶硅被布置在周围沟槽中。
-在通孔限定步骤期间，当周围沟槽被蚀刻完全贯穿掺杂硅衬底时，沟槽包括掺杂的硅桥。
-在通孔限定步骤期间，在氧化步骤之前，周围沟槽仅被蚀刻贯穿掺杂硅衬底的厚度的一部分。掺杂硅衬底然后被研磨以具有完全延伸贯穿掺杂硅衬底的周围沟槽。
有利地，该方法容易实施且降低了用于硅中介层的通孔加工的成本。
在优选的实施方式中，在外延层中嵌入一对背对背配置的齐纳二极管，作为双极型晶体管。较高的掺杂率可以用于等价的齐纳张力处的外延区，这允许寄生双极型晶体管的基极的增强掺杂以及因此减小其增益。在二极管之间的绝缘沟槽的使用延长了寄生晶体管的基极的有效长度，减小了其增益。较高的掺杂率与较长的绝缘沟槽的组合可以降低晶体管的增益且使系统不受寄生双极型晶体管的导通触发的影响。
本发明的中介层基部有利地使用平坦化的方法，该方法包括三级光蚀刻，这确保了对于包括绝缘层和金属级的各级互连的平坦化。
附图说明
现将参考附图描述本发明的优选实施方式，其中：
图1是根据本发明的装置的剖视图；
图2A至图2J示出制造本发明的装置的方法中的步骤；和
图3A至图3F以贯穿周围沟槽的剖视图示出所示的平坦化方法中的步骤。
具体实施方式
熟练的技术人员可以理解，在图中的元件出于简化和清楚的目的示出且不一定按比例绘制。例如，在图中的一些元件的尺寸可以相对于其他元件被放大以帮助理解本发明的实施方式。
在图1中示出了根据本发明的硅中介层的实施方式，其中，掺杂硅衬底1的顶面上覆盖有外延层2。
中介层包括两个硅通孔12、11。所述硅通孔12、11确保外延层2的顶面和掺杂硅衬底1的底面之间的电传导。硅通孔11、12包括通过周围沟槽7所限定的掺杂硅衬底1和外延层2的体积，所述沟槽7从外延层2的顶面延伸到掺杂硅衬底1的底面。有利地，通孔11、12的电阻率可以根据掺杂硅衬底1上的掺杂剂浓度来调整。例如，掺杂硅衬底掺杂有N型掺杂剂。例如，掺杂剂的浓度在1017个原子/立方厘米至1020个原子/立方厘米的范围内。硅通孔11、12的面积可以非常大。有利地，大的截面使通孔的电阻率最小化。在本发明的实施方式中，所述通孔11、12的比率H/S小于或等于1，其中，H为在通孔11、12的第一面和第二面之间的平均距离以及S为所述通孔11、12的平均宽度。
根据本发明的通孔的电阻可以按下式计算：
R＝ρH/A
其中，R是通孔的电阻，ρ是掺杂硅材料的电阻率，H是在通孔的第一面和第二面之间的平均距离，且A是所述通孔的平均横截面积。有利地，参数ρ可以根据在掺杂硅衬底1中掺杂剂的浓度来调整。有利地，根据本发明的中介层的制造商可以选择参数H/A。因此，根据硅通孔的应用，可以容易地调整根据本发明的硅通孔的电阻。
通过周围沟槽7执行在通孔11或通孔12和掺杂硅衬底1的外部的硅部分之间的隔离。所述周围沟槽7至少部分地填充有绝缘材料。优选地，绝缘材料是热氧化硅和/或其他电介质。优选地，沟槽7进一步地完全由电介质填充。例如，沟槽7通过α-硅或多晶硅或其它绝缘材料的保形沉积(conformal deposition)来填充。优选地，所述周围沟槽7的深度在200μm至700μm的范围内，例如，200μm至300μm。优选地，在两个硅通孔12、11之间的隔离通过在外延层2的顶面上所沉积的氧化物层3和在掺杂硅衬底1的底面上所沉积的氧化物层31来完成。
各个所述硅通孔11、12电连接至分别位于掺杂硅衬底1的第一面和第二面的第一电极112、122和第二电极111、121。
因此，硅通孔11、12提供穿过掺杂硅衬底1的从上到下的传导。有利地，所述硅通孔12、11提供穿过掺杂硅衬底1和外延层2的从上到下的传导。
硅通孔11和硅通孔12还通过集成在外延层2中的两个二极管35而彼此连接，这两个二极管35布置成背对背且形成背对背二极管。每个所述二极管35连接到相邻的上电极112和上电极122。
二极管35包括外延层25的一部分，该外延层25掺杂有与掺杂硅衬底1不同类型的掺杂剂。例如，掺杂硅衬底掺杂有N型掺杂剂，外延部分25掺杂有P型掺杂剂，以及二极管35是PN硅二极管。有利地，所述二极管35在硅基板(submount)中高度集成，而与这些二极管35的击穿电压的大小无关。
通过二极管沟槽6来执行两个背对背二极管之间的隔离。所述二极管沟槽6至少部分地填充有绝缘材料。优选地，绝缘材料是热氧化硅和/或其他电介质。优选地，沟槽6还完全由电介质来填充。例如，沟槽6通过α-硅或多晶硅或其他绝缘材料的保形沉积而被填充。优选地，所述二极管沟槽6的深度在1μm至20μm的范围内。更优选地，二极管沟槽的深度至少是外延层的深度，由此保护二极管之间的电连接的连续性。优选地，所述二极管沟槽6的厚度在0.8μm至1μm的范围内。
中介层还包括位于两个上电极112、122之间的钝化层9。有利地，所述钝化层9确保：两个上电极仅通过二极管35连接到彼此。
外延层2的在硅通孔11和硅通孔12中所包括的部分24高度掺杂有与掺杂硅衬底1的掺杂剂相同类型的掺杂剂。例如，如果掺杂硅衬底1掺杂有N型掺杂剂，则外延部分24也掺杂有N型掺杂剂。在本发明的实施方式中，在外延层的部分24中的掺杂剂的浓度高于在硅衬底1中的掺杂剂的浓度。例如，在部分24中，掺杂剂的浓度在1017个原子/立方厘米至1020个原子/立方厘米的范围内。有利地，硅通孔11或硅通孔12的掺杂部分24确保了与上电极112和上电极122的深阱电接触，通孔11或通孔12与上电极112和上电极122连接。
背对背二极管的外围绝缘有助于使用较高的掺杂率用于等价的齐纳张力处的外延层，这允许寄生双极型晶体管的基极的增强掺杂以及因此减小其增益。在二极管之间的绝缘沟槽的使用延长了寄生晶体管的基极的有效长度，减小了其增益。例如，较高的掺杂率和较长的绝缘沟槽的组合将晶体管的增益降低到小于1的值，这使得系统免受寄生双极型晶体管的导通触发的影响。
上电极112和上电极122包括至少一个金属层。所述金属层被沉积在掺杂硅衬底1的构成硅通孔11或硅通孔12的部分上和外延层2的相邻的掺杂部分25上。例如，上电极由铝或铜制成。在本发明的实施方式中，第一金属层采用金合金(例如，TiNiAu或TiPtAu)电镀。下电极111和下电极121包括至少一个金属层，该至少一个金属层沉积在硅通孔的分别与上电极112和上电极122相对的面上。例如，所述电极111、121由铝、铜或金合金(例如，TiNiAu或TiPtAu)制成。
中介层还包括位于两个上电极112、122之间的钝化层9。有利地，所述钝化层9确保：两个上电极102仅通过二极管35而彼此连接。
参考图2，详细描述了根据本发明的用于如图1所示的中介层的制造方法的示例性实施方式。
如图2A中所示，提供了例如采用N型掺杂剂高度掺杂的硅衬底1，N型掺杂剂例如为砷或锑或磷。例如，掺杂剂的浓度在1017个原子/立方厘米至1020个原子/立方厘米的范围内。根据掺杂剂的浓度，可以调整硅衬底1的电阻率。在第一步骤A中，外延层2被沉积在硅衬底1的上面。可以根据二极管35的所需电特性，选择所述外延层2的厚度和电阻率。第一步骤还包括在外延层2上生长氧化硅层3。
如图2B中所示，在该步骤中，两个掺杂层被嵌入在外延层2内。
为了内建二极管35，需要P型掺杂层或N型掺杂层5。例如，如果硅衬底1采用N型掺杂剂掺杂，则沉积P型掺杂层5是必要的。
然后，P型或N型掺杂层4沉积在外延层2上。如果硅衬底1采用N型掺杂剂掺杂，则沉积N型掺杂层4是必要的。
根据本发明的实施方式，所述掺杂层4和掺杂层5的沉积通过嵌入或通过气相沉积来执行。
如图2C中所示，蚀刻多个深的周围沟槽7。这些周围沟槽7位于所述层4和层5之间。在图2所呈现的本发明的实施方式中，周围沟槽7的深度小于硅衬底1的厚度，但是大于或等于中介层的最终厚度。在本发明的另一实施方式中，周围沟槽7可以完全地蚀刻贯穿掺杂硅衬底1。周围沟槽7限定掺杂硅衬底1的将构成在上电极112、122与下电极111、121之间的硅通孔11和硅通孔12的体积。
在图1所呈现的中介层中，硅通孔通过二极管连接。在步骤C期间，蚀刻非穿透沟槽6。优选地，所述沟槽6将掺杂层5分离成两个子部分51。有利地，在制造方法的另外的步骤中，这些子部分51将提供二极管35。有利地，二极管沟槽6将提供在背对背布置的两个二极管35之间的隔离。在本发明的实施方式中，二极管沟槽6小于周围沟槽7。例如，二极管沟槽6的深度小于周围沟槽7的深度。例如，沟槽6的深度在1μm至20μm的范围内，且周围沟槽7的深度在200μm至700μm的范围内，例如，200μm至300μm。在本发明的实施方式中，这两种类型的沟槽的深度和宽度基本上成比例。优选地，沟槽6和沟槽7的宽度必须非常狭窄以便促进在制造方法的另一步骤中的所述沟槽的填充。
在步骤D中，中介层被处理以便使在步骤B中所沉积的掺杂层4的N型掺杂剂和掺杂层5的P型掺杂剂扩散。在通过二极管沟槽6和孔沟槽7所限定的外延层2的体积中的层5的掺杂剂的扩散导致二极管35。二极管35由在掺杂硅衬底1和外延层2的所述体积之间的PN结构成，在所述体积中，掺杂层5的掺杂剂已经扩散。层4的掺杂剂在外延层2中扩散以得到传导区24。有利地，所述传导区24允许在硅衬底1和上电极之间的深阱电接触。在本发明的实施方式中，如图5D所示，掺杂层4的掺杂剂可以在硅衬底1中扩散，且不构建在外延层2中。
在步骤D中，执行沟槽6和沟槽7的氧化。例如，中介层暴露于热处理，且热氧化硅被形成在沟槽6和沟槽7中。在该步骤期间，如果周围沟槽7包括如上文所述的桥13，所述桥13也被氧化。有利地，周围沟槽7的氧化和桥13的氧化提供了硅通孔11、12与硅衬底的外部的掺杂硅的电气隔离。有利地，掺杂硅材料的限定部分保持机械连接至掺杂硅衬底1的外部掺杂硅，但是由于氧化的桥13而与掺杂硅衬底1的外部掺杂硅电隔离。有利地，所氧化的二极管沟槽6提供了二极管35之间的隔离。在本发明的实施方式中，在沟槽的氧化步骤期间，沟槽没有完全被氧化物填充，以及沟槽可以还用绝缘材料填充。例如，沟槽通过α硅或掺杂的或者未掺杂的多晶硅的沉积来填充。
如图2E中所示，在步骤E中，顶部氧化物层3被蚀刻在接触区中，以及上电极112和上电极122的金属层被沉积和图案化。在本发明的实施方式中，通过湿法蚀刻工艺来蚀刻顶部氧化物层3。在本发明的实施方式中，在金属层沉积之前，在氧化物层3已经被去除的地方，执行硅化物。有利地，这减小了在传导区24和上电极112、122的金属层之间的接触电阻。在本发明的实施方式中，金属层112和金属层122通过溅射沉积或者通过溅射和电镀来沉积。例如，所述金属层由铝或铜制成。在步骤E中，在所述金属层的沉积之后或者沉积工艺期间，执行金属层的图案化。
在步骤F中，执行钝化层9。在本发明的实施方式中，第二金属层可以在上电极112和上电极122的第一金属层上沉积和图案化。有利地，所述第二金属层防止上电极的氧化且允许电子装置被焊接或者结合在硅中介层上。有利地，钝化层9提供了在上电极112和上电极122之间的电气隔离以及整个系统的适当封装改善了其可靠性。在本发明的实施方式中，第二金属层通过凸凹沉积来沉积。例如，第二金属层由TiNiAu或TiPtAu制成。在步骤F中，在所述金属层的沉积之后或者沉积工艺期间，执行第二金属层的图案化。
在步骤G中，在硬支架14上支撑晶圆。在硬支架14中固定晶圆在晶圆的顶面上进行。有利地，这简化了晶圆的底面的制造工艺。
如图2H中所示，在步骤H中，晶圆在其底面被研磨。例如，晶圆被研磨以便对中介层近似给出其最终的厚度。在图2C至图2G中所示出的本发明的实施方式中，周围沟槽7的深度小于掺杂硅衬底1的深度，但是所述周围沟槽7的深度大于中介层的最终的厚度。因此，在可以包括应力释放步骤(例如，通过SF6干法蚀刻)的研磨步骤H之后，周围沟槽7完全延伸贯穿剩余的掺杂硅衬底1。因此，导电通孔11现通过周围沟槽7与掺杂硅衬底的外部部分隔离。
如图2I中所示，氧化物层31被沉积在晶圆的底面上。此外，如步骤E中，下氧化物层31在接触区域中被蚀刻，金属层111和121被沉积且图案化。在本发明的实施方式中，下氧化物层31被蚀刻。在本发明的实施方式中，在金属层沉积之前，在下氧化物层31已经被去除的地方执行硅化物。有利地，这减小了分别在导电通孔11、12与下电极111、下电极121之间的接触电阻。在本发明的实施方式中，金属层111和金属层121通过溅射沉积或者通过溅射和电镀来沉积。例如，所述金属层111和金属层121由铝或铜或金或金合金(例如，TiNiAu或TiPtAu)制成。在步骤I中，在下金属层的沉积之后或者沉积工艺期间，执行下电极111和下电极121的图案化。
如图2J中所示，在步骤J中，从硬支架14去除晶圆，然后获得在图1中所描述的根据本发明的基板。
通孔的绝缘井和二极管实施区的并置可以使得在单一操作中限定电路的外轮廓，通孔和二极管实施区导致每个区域的电气隔离。
参考图3，具体描述用于如图1所示的中介层的根据本发明的平坦化方法的示例性实施方式。
如图3A中所示，提供了图案化的介电绝缘层30，例如，氧化硅的介电绝缘层30。例如，介电绝缘层的厚度在0.4μm至1.5μm的范围内。在本发明的实施方式中，介电层是0.9μm以及第一掩膜用来对介电绝缘层图案化。在第一步骤A中，第一纯铝层31被沉积在氧化硅层之上。例如，第一铝层31的深度范围与介电层30的深度范围相同。例如，第一金属层和下一金属层被沉积使得得到均匀厚度的层。
第一铝层31被图案化，使得形成在图3B中所示出的平坦化的表面。该表面可具有在通过介电层开设下面的触点的区域中的结构凹槽33。
如图3C中所示，第二纯铝层32被沉积在平坦化的表面的顶部。例如，第二铝层32的厚度在1μm至3μm的范围中。第二铝层32保持与介电层中的触点对应的结构凹槽33，这些凹槽具有的深度在0.4μm至1.5μm的范围中。
在图3D中，第二铝层32被图案化，例如，通过可以保持结构凹槽33和沟槽限定的光刻和蚀刻方法。例如，在图案化之后，通过第二铝层形成的梯级34具有的厚度基本上与介电层的厚度成比例；在本发明的实施方式中，厚度是1μm。例如，第二铝层32的图案化可以被时间控制。在本发明的实施方式中，第二掩膜用于蚀刻第二铝层，第二掩膜是在介电绝缘层的图案化中所用的第一掩膜的反转。
如图3E中所示，氧化硅层36被形成和图案化，使得结构凹槽33被保持。
在本发明的另一实施方式中，图3F示出所沉积的钛阻挡层37以封装第二铝层32。例如，第二铝层32可以被蚀刻到到达钛阻挡层的深度。
该平坦化方法可以被实现以对每个级的互连创建所需的表面条件。
平坦化方法产生了用作LED的底座的结构，其中，正面的平面度在0.1μm和1μm之间。该平面度可以具有对应于通过热压将晶圆粘合在晶圆上的汇总转移的步骤，以及允许LED中介层的各个凸起部以满意的方式接触面对的LED基板，以及至少在晶圆的总表面上接触。此外，本发明的方法适合于与多个导电层(包括铝)共同使用。
通孔的绝缘井和二极管实施区的并置可以使得在单个光刻步骤中限定电路的外轮廓、通孔和在通孔之间嵌入的二极管，以及在外围将这些不同的元件互相电气隔离。沟槽宽度的比率被调整以允许周围沟槽相对于二极管沟槽的雕刻速度增大。单一的操作获得以下结果：两个沟槽切割和隔离穿过典型深度为200μm至700μm的硅衬底的通孔。绝缘的二极管沟槽仅穿过外延层到1μm至20μm的范围内的深度，由此通过底层保护在二极管之间的电连接的连续性。
尽管已经具体描述了本公开的实施方式，然而，本领域的技术人员应该理解，他们在本文中可以做出多种变化、替换和修改而不脱离本发明的精神和范围。

Claims (16)

1.一种中介层装置，包括：
掺杂硅衬底(1)，所述掺杂硅衬底具有在第一面上的外延层(24)和两个通孔(11，12)，所述通孔从所述掺杂硅衬底的所述第一面延伸到与所述第一面相对的第二面，其中，每个通孔包括通过周围沟槽(7)所限定的掺杂硅衬底的体积，所述周围沟槽从所述掺杂硅衬底的所述第一面延伸到所述第二面，使得所述周围沟槽被布置成电隔离通过所述沟槽所包围的所述掺杂硅衬底；
第一导电层和第二导电层(121，122)，所述第一导电层和所述第二导电层分别置于第一通孔的第一面和第二面上以便电连接在一起；
第三导电层和第四导电层(112，111)，所述第三导电层和所述第四导电层分别置于第二通孔的表面上以便电连接在一起，所述第一导电层(122)和所述第三导电层(112)通过背对背二极管(35)连接到一起，其中，所对应的二极管通过二极管沟槽(6)隔离，所述二极管沟槽具有的深度至少等于所述外延层(24)的深度。
2.根据权利要求1所述的中介层装置，其中，比率H/S小于或等于1，其中，H为在所述通孔的所述第一面和所述第二面之间的平均距离以及S为所述通孔的平均宽度。
3.根据权利要求1或2中任一项所述的中介层装置，其中，所述周围沟槽(7)至少部分地由绝缘材料填充，所述绝缘材料优选是热氧化硅和/或其它电介质，以及所述沟槽的填充通过α硅或多晶硅或绝缘材料的保形沉积来完成。
4.根据前述权利要求中任一项所述的中介层装置，其中，比率H/e大于或等于15，其中，H为在所述通孔(11)的所述第一面和所述第二面之间的所述平均距离以及e为所述周围沟槽(7)的平均厚度。
5.根据权利要求1所述的中介层装置，还包括：
选择性地形成的第一铝层(31)，所述第一铝层在所述硅衬底的第一表面上的氧化物层的区域之间；
第二铝层(32)，所述第二铝层形成在第一铝层和氧化硅层上；和
另一氧化硅层(36)，
其中，所述铝层在导电层(111，112，121，122)之前形成。
6.根据权利要求1所述的中介层装置，其中，所述周围沟槽的深度为200μm至700μm、优选200μm至300μm。
7.根据权利要求1所述的中介层装置，其中，所述二极管沟槽的深度为1μm至20μm。
8.一种形成根据权利要求1至7中任一项所述的中介层装置的方法，包括：
提供具有外延层的掺杂硅衬底(1)，所述外延层的掺杂不同于剩余的硅衬底的掺杂；
限定两个从所述掺杂硅衬底的第一面延伸到第二面的通孔(11，12)、在所述通孔之间的二极管实施区和限定所述二极管实施区(25)的第一区和第二区的二极管沟槽(6)；
分别电隔离每个通孔、所述二极管实施区(25)的所述第一区和所述第二区；
将第一导电层和第二导电层分别放置在第一通孔的第一面和第二面上以便电连接到一起；和
将第三导电层和第四导电层分别放置在第二通孔的表面上以便电连接到一起；
其中，所述第一导电层和所述第三导电层通过所述二极管实施区的二极管而连接。
9.根据权利要求8所述的方法，还包括施加到所述硅衬底的至少一面的平坦化过程，所述平坦化过程包括下列步骤：
在第一金属层上沉积介电绝缘层；
在所述介电绝缘层中图案化触点；
在所述介电绝缘层上沉积第一金属层；
图案化所述第一金属层；
沉积第二金属层；和
图案化所述第二金属层。
10.根据权利要求8或9所述的方法，其中，阻挡层被布置成封装所述第一导电层和所述第二导电层，其中，所述阻挡层能够是基于钛的。
11.根据权利要求8至10中任一项所述的方法，其中，所述步骤被重复，以构建互连的第二级和/或后续级。
12.根据权利要求8或9所述的方法，其中，所述介电绝缘层的厚度为0.4μm至1.5μm。
13.根据权利要求8或9所述的方法，其中，所述第一导电层和所述第二导电层的厚度为1μm至3μm。
14.根据权利要求8或9所述的方法，其中，所述第一导电层和所述第二导电层通过在通过所述介电绝缘层开设下面的触点的区域中构造凹槽而形成。
15.根据权利要求8或9所述的方法，其中，使用第一掩膜实现在所述介电绝缘层中图案化触点，以及其中，使用与第一掩膜反转的第二掩膜实现所述第二金属层的图案化。
16.根据权利要求8至15中任一项所述的方法，其中，所述第二金属层被蚀刻到暴露所述阻挡层的深度。
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