DE10205026C1 - Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration - Google Patents

Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration

Info

Publication number
DE10205026C1
DE10205026C1 DE10205026A DE10205026A DE10205026C1 DE 10205026 C1 DE10205026 C1 DE 10205026C1 DE 10205026 A DE10205026 A DE 10205026A DE 10205026 A DE10205026 A DE 10205026A DE 10205026 C1 DE10205026 C1 DE 10205026C1
Authority
DE
Germany
Prior art keywords
semiconductor substrate
conductor track
electrically
substrate according
electrically insulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10205026A
Other languages
English (en)
Inventor
Frank Fischer
Eckhard Graf
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE10205026A priority Critical patent/DE10205026C1/de
Priority to PCT/DE2002/004411 priority patent/WO2003067646A2/de
Application granted granted Critical
Publication of DE10205026C1 publication Critical patent/DE10205026C1/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es wird ein Halbleitersubstrat (1) mit mindestens einer auf dessen Vorderseite (20) verlaufenden ersten Leiterbahn (3) vorgeschlagen, wobei aus dem Halbleitersubstrat (1) mittels mindestens eines Isolationsgrabens (8) mindestens ein gegenüber dem übrigen Halbleitersubstrat (1) elektrisch isolierter, zumindest im Wesentlichen aus dem Halbleitermaterial bestehender Bereich (9) herausstrukturiert ist, über den die erste Leiterbahn (3) von der Rückseite (30) des Halbleitersubstrates (1) elektrisch kontaktierbar ist. Das vorgeschlagene Halbleitersubstrat (1) eignet sich insbesondere zur vertikalen Integration von integrierten Schaltungen (2) mit einem weiteren, auf dem Halbleitersubstrat (1) angebrachten Chip, integrierten Schaltkreis, Sensorelement, Speicherelement oder einer aktiven ASIC-Baugruppe, beispielsweise über eine sogenannte Flip-Chip Chip-to-Chip-Montage.

Description

Die Erfindung betrifft ein Halbleitersubstrat mit einem e­ lektrisch isolierten Bereich, das sich insbesondere zur ver­ tikalen Integration von integrierten Schaltungen mit einem weiteren elektronischen Bauelement, beispielsweise einem Chip, Schaltkreis, Sensorelement oder Speicherelement, eig­ net, nach der Gattung des Hauptanspruches.
Stand der Technik
In der IC-Technologie erlangt die vertikale oder dreidimen­ sionale Integration funktioneller Systemkomponenten eine zu­ nehmende Bedeutung, da steigende Packungsdichten und zuneh­ mende Funktionsanforderungen eine monolithische Integration ("System-on-Chip") von Speicherbauelementen, aktiven ASIC- Baugruppen ("ASIC" = Application Specific Integrated Circu­ it), Sensorbauelementen, Speicherelementen oder sogenannten "highpower devices" bzw. Leistungshalbleitern wie Dioden oder Hoch-Volt-Transistoren vielfach unmöglich machen.
Eine beispielsweise aus M. Kada und L. Smith, "Stacking on the Memory", Back-End supplement, Juli 2000, Seite S-79 und S-80, bekannte Entwicklungsrichtung geht hier zur Systemin­ tegration im Gehäuse ("System-in-Package"), bei der ASIC's über "Chip-to-Chip-Bonden" mit Speicherbausteinen oder Sen­ sorbauelementen elektrisch verbunden und gemeinsam in einem Gehäuse verpackt werden.
Insbesondere werden bei derartigen Verfahren die Chips ein­ zelner Systemkomponenten im "Huckepack" miteinander verbun­ den ("Stacked-Chip-Package"), wobei sie elektrisch bei­ spielsweise über ein sogenanntes "Flip-Chip Chip-to-Chip- Bonden" verbunden und in einem Plastikgehäuse eingebettet werden. Gerade diese Technik ermöglicht einen dreidimensio­ nalen Aufbau der einzelnen Systemkomponenten, da die einzel­ nen Chipebenen nahezu beliebig übereinander angeordnet wer­ den können.
Bei allen genannten Techniken ist zur Realisierung des ge­ wünschten dreidimensionalen oder vertikalen Aufbaus eine vertikale Durchkontaktierung ("Via-Kontakt") der eingesetz­ ten Halbleitersubstrate erforderlich, um beispielsweise die Oberseite eines Basischips wie eines ASIC's mit der Rücksei­ te eines weiteren Chips oder eines darüber befindlichen wei­ teren Halbleitersubstrates kontaktieren zu können. Durch die vertikale Durchkontaktierung wird somit die Rückseite einer oberen Chiplage mit der Vorderseite einer unteren Chiplage verbunden, wobei sich auf einem dieser Chips dann ein oder mehrere weitere Bauelemente, beispielsweise ein Sensorele­ ment, befindet. Diese Stapelung kann dann weiter fortgesetzt werden, so dass man insgesamt eine dreidimensionale "System­ in-Package" Architektur erreicht.
Die Herstellung eines Via-Kontaktes wird beispielsweise in X. Li, T. Abe, Y. Liu und M. Esashi, "High Density Electri­ cal Feedthrough Fabricated by Deep Reactive Ion Etching of Pyrex Glass ", The 14th International Conference on MEMS 2001, Interlaken, Schweiz, Seite 98ff., erläutert. Im Ein­ zelnen werden dort in einen Substratwafer zunächst Durch­ gangslöcher eingeätzt, die erzeugten Seitenwände der Durch­ gangslöcher danach mit einem isolierenden Film, beispiels­ weise einem Oxidfilm, überzogen, und danach das verbleibende Loch mit einem Metall wie Wolfram oder Nickel ausgefüllt, so dass eine leitfähige Verbindung von der Rückseite des Sub­ stratwafers zu dessen Vorderseite entsteht. Diese Technik eignet sich sowohl zur Herstellung eines Via-Kontaktes vor der Herstellung der eigentlichen µC-Komponenten als auch zu dessen Herstellung erst nach Prozessierung und Passivierung einer Auswerteschaltung. Nachteilig bei diesem Verfahren ist jedoch die aufwändige Abscheidung eines Metalls wie Wolfram oder die Gefahr einer Kontamination bei einer Abscheidung eines Metalls wie Nickel.
Aus DE 199 54 895 A1, US 5,455,445 oder WO 84/01240 A1 ist be­ kannt, ohne ein Auffüllen von Durchgangslöchern mit einem leitenden Material durch Halbleitersubstrate hindurch ver­ laufende Vias herzustellen. Im Fall von DE 199 54 895 A1 o­ der US 5,455,445 werden dabei über eine elektrisch isolie­ rende Struktur in dem Halbleitersubstrat elektrisch isolier­ te Bereiche definiert.
In US 5,529,950 und US 5,646,067 wird die Herstellung von Vias in Halbleitersubstraten durch Auffüllen von Poren oder Ausnehmungen mit einem leitfähigen Material beschrieben.
US 4,897,708 schlägt schließlich vor, eine Mehrzahl von mit durchgehenden Ausnehmungen versehene Halbleitersubstrate ü­ bereinander anzuordnen, und die Ausnehmungen mit einer e­ lektrisch leitfähigen Flüssigkeit zu füllen.
Aufgabe der Erfindung war die Bereitstellung eines Halblei­ tersubstrates mit einer vertikalen Durchkontaktierung, die vor oder auch nach der Erzeugung einer integrierten Schal­ tung auf dem Halbleitersubstrat auf einfache Weise ohne Ge­ fahr einer Kontamination herstellbar ist.
Vorteile der Erfindung
Das erfindungsgemäße Halbleitersubstrat hat gegenüber dem Stand der Technik den Vorteil, dass zu dessen Herstellung vorzugsweise ausschließlich aus der IC-Technologie bekannte Verfahren wie DRIE ("Deep Reactive Ion Etching") oder eine PECVD-Abscheidung ("Plasma Enhanced Chemical Vapor Depositi­ on") eingesetzt werden können, die keinerlei Kontaminations­ risiko in einer Prozesslinie bedeuten.
Insbesondere ist vorteilhaft, dass zur Herstellung des e­ lektrisch isolierten Bereiches, d. h. dem "Via-Kontakt", in dem Halbleitermaterial auf ein übliches, anisotropes Plasma­ ätzverfahren für Silizium zurückgegriffen werden kann, wie dies aus DE 42 41 045 C1 bekannt ist.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den Unteransprüchen genannten Maßnahmen.
So ist besonders vorteilhaft, wenn der elektrisch isolierte Bereich ein von der Rückseite des Halbleitersubstrates in dieses eingeätzter, in Draufsicht kreisförmiger, ellipsen­ förmiger, rechteckiger oder quadratischer Stempel ist, der bevorzugt aus Silizium besteht.
Weiter ist vorteilhaft, wenn dieser elektrisch gegenüber dem verbleibenden Halbleitermaterial isolierte Stempel bzw. Be­ reich von umlaufenden Isolationsgräben umgeben ist, die das Halbleitersubstrat senkrecht von der Rückseite zu der Vor­ derseite durchqueren.
Daneben ist vorteilhaft, dass bei dem bevorzugt eingesetzten anisotropen Plasmaätzverfahren für Silizium gemäß DE 42 41 045 C1 der Ätzangriff selektiv beispielsweise auf SiO2 oder Si3N4 oder anderen, in der IC-Technologie als Isolations­ schicht einsetzbaren Materialien automatisch stoppt, so dass nach der Erzeugung der von der Rückseite des Halbleitersub­ strates ausgehenden Isolationsgräben der Ätzangriff auf der der Vorderseite des Halbleitersubstrates befindlichen Isola­ tionsschicht abbricht.
Insgesamt wird damit erreicht, dass der elektrisch isolierte Bereich, der zumindest im Wesentlichen aus dem gleichen Ma­ terial wie das übrige Halbleitersubstrat besteht, gegenüber diesem einerseits elektrisch isoliert und andererseits per Design an eine auf der Vorderseite des Halbleitersubstrates verlaufende Leiterbahn oder eine dort befindliche Leiterbah­ nebene anschließbar ist.
Auf der Rückseite des Halbleitersubstrates wird die durch die eingebrachten Isolationsgräben erzeugte Topographie vor­ teilhaft mit einer nachfolgend bevorzugt über ein PECVD- Verfahren abgeschiedenen Schicht, beispielsweise einer Oxid­ schicht, eingeebnet, wie dies in der nicht vorveröffentlichten DE 101 04 868 A1 im Fall der Rückseitenkontaktierung eines diskreten Sensorchips bereits beschrieben ist.
Vorteilhaft ist weiterhin, dass der erzeugte elektrisch iso­ lierte Bereich sowohl an dessen Vorderseite wie an dessen Rückseite in einfacher Weise mit Leiterbahnen oder Leiter­ bahnebenen elektrisch leitend verbindbar ist, wobei diese beispielsweise in Form von Metallleiterbahnen, Silizid- Leiterbahnen oder geeigneten dotierten Silizium-Leiterbahnen und vorzugsweise als Teile einer integrierten Schaltung aus­ geführt sind. Diese Leiterbahnen dienen weiter bevorzugt als elektrische Verbindungsstellen für ein "Stacked-Chip- Packaging" zu einem weiteren Halbleitersubstrat oder einem Basiswafer mit einem Sensorelement oder einem Speicherele­ ment.
Durch das Aufbringen der Isolationsschicht und das Einebnen der Topographie auf der Rückseite des Halbleitersubstrates wird daneben vorteilhaft erreicht, dass die Rückseite an­ schließend mittels Standardverfahren, beispielsweise mit Hilfe üblicher Lithographieverfahren oder Reinigungsprozedu­ ren, weiter bearbeitet werden kann.
Vorteilhaft ist zudem, wenn die erzeugten Isolationsgräben relativ breit, vorzugsweise mit einer Breite von 2 µm bis 6 µm, ausgebildet sind, so dass unerwünschte parasitäre Ka­ pazitäten gegenüber dem Stand der Technik, der, wie erläu­ tert, eine Isolation durch eine Oxidschicht im Bereich der Via-Kontakte vorsieht, erheblich reduziert werden oder erst gar nicht auftreten.
Schließlich ist vorteilhaft, dass bei Verwendung eines aus­ reichend hoch dotierten Halbleiterwafers, beispielsweise ei­ nes geeignet dotierten Siliziumwafers, insbesondere im Be­ reich des elektrisch isolierten Bereiches keine signifikan­ ten Zuleitungswiderstände entstehen, die Bauelementfunktio­ nen unerwünscht beeinträchtigen könnten.
Zeichnungen
Die Erfindung wird anhand der Zeichnungen und in der nach­ folgenden Beschreibung näher erläutert. Es zeigen Fig. 1 bis 6 verschiedene Verfahrensschritte zur Herstellung eines elektrisch isolierten Bereiches innerhalb eines Halbleiter­ substrates, wobei sich auf diesem Halbleitersubstrat einsei­ tig eine integrierte Schaltung befindet. Fig. 7 zeigt die Verbindung eines Basischips mit einem Halbleitersubstrat ge­ mäß Fig. 6 in Form einer "Huckepack-Montage".
Ausführungsbeispiele
Die Fig. 1 zeigt schematisch eine auf einem elektrisch leitfähigen Halbleitersubstrat 1, beispielsweise einem do­ tierten Siliziumwafer, aufbauende, an sich bekannte inte­ grierte Schaltung 2, wobei bereichsweise auch eine übliche erste Isolationsschicht 4 vorgesehen ist, die beispielsweise aus Siliziumoxid oder Siliziumnitrid besteht. Daneben sind erste Leiterbahnen 3 bzw. eine obere Verdrahtungsebene 3 dargestellt, die in Anschlußbereichen oder Kontaktlöchern 6 mit dem Halbleitersubstrat 1 elektrisch leitend verbunden sind. Die integrierte Schaltung 2 befindet sich gemäß Fig. 1 auf der Vorderseite 20 des Halbleitersubstrates 1, während auf der Rückseite 30 des Halbleitersubstrates 1 zunächst ei­ ne geeignet strukturierte Ätzmaskierung 5 aufgebracht ist, die beispielsweise aus Fotolack, einem Oxid, einem Nitrid oder einem anderen, gegenüber einem anisotropen Plasmaätz­ verfahren, beispielsweise gemäß DE 42 41 045 C1, resistenten Material besteht. Im erläuterten Ausführungsbeispiel ist die Ätzmaskierung derart strukturiert, dass das Halbleitersub­ strat 1 über den Anschlußbereichen 6 abgedeckt ist, und ein 2 µm bis 6 µm schmaler Graben 7 rund um den Anschlussbereich 6 verläuft.
Die Fig. 2 zeigt einen auf Fig. 1 folgenden Verfahrens­ schritt, bei dem mit Hilfe des anisotropen Plasmaätzverfah­ rens gemäß DE 42 41 045 C1 das elektrisch leitfähige Halb­ leitersubstrat 1 in den durch die Ätzmaskierung 5 definier­ ten und zugänglich gemachten Bereichen geätzt wird. Dabei stellt sich ein quasi anisotroper Ätzabtrag ein, wodurch senkrechte Isolationsgräben 8 mit steilen Ätzflanken entste­ hen. Weiter stoppt der Ätzangriff automatisch auf der um die Anschlußbereiche 6 aufgebrachten ersten Isolationsschicht 4, die somit gleichzeitig als Ätzstoppschicht dient.
Insgesamt entsteht auf diese Weise ein lateral isolierter Silizium-Stempel bzw. allgemein ein elektrisch isolierter Bereich 9, der im erläuterten Beispiel aus dem gleichen Ma­ terial wie das verbleibende Halbleitersubstrat 1 besteht, diesem gegenüber jedoch über die Isolationsgräben 8 elek­ trisch isoliert ist. Im erläuterten Beispiel ist der elek­ trisch isolierte Bereich 9 in rückseitiger Draufsicht kreis­ förmig ausgestaltet, er kann jedoch auch rechteckig, ellip­ senförmig oder quadratisch sein oder jede andere Form auf­ weisen.
In Fig. 2 ist zudem dargestellt, dass nach dem Erzeugen der Isolationsgräben 8 die zunächst auf der Rückseite 30 aufge­ brachte Ätzmaskierung 5 wieder entfernt worden ist. Es sei jedoch betont, dass die Ätzmaskierung 5 in einer alternati­ ven Verfahrensvariante für den nächsten Verfahrensschritt gemäß Fig. 3 zunächst auch beibehalten werden kann.
In Fig. 3 wird in Weiterführung von Fig. 2 nach einem Ent­ fernen der Ätzmaskierung 5 und dem Erzeugen der Isolations­ gräben 8 vorzugsweise mit Hilfe eines PECVD-Verfahrens eine 3 µm bis 8 µm dicke Oxidschicht als zweite Isolationsschicht 10 auf der Rückseite 30 des Halbleitersubstrates 1 abge­ schieden. Bei dem PECVD-Verfahren ist die mittlere freie Weglänge der Komponenten in dem eingesetzten Plasma bevor­ zugt klein ist gegenüber der Weite der Isolationsgräben 8, so dass es bei einer ausreichenden Dicke der Isolations­ schicht 10 und mittels sogenannter "cusping-Effekte" sowie Abschattungseffekte zu einem Verschluss der Isolationsgräben 8 im Bereich von deren unterem Ende 12 unter gleichzeitiger Einebnung der Topographie des Isolationsgrabens 8 kommt. Die zweite Isolationsschicht 10 verschließt somit einerseits auf der Rückseite 30 des Halbleitersubstrates 10 die Isolations­ gräben 8 und führt andererseits zu einer zumindest weitge­ henden Planarisierung der Rückseite 30 des Halbleitersub­ strates 1. Anschließend wird dann, wie in Fig. 3 ebenfalls dargestellt, die zweite Isolationsschicht 10 im Bereich von ersten Ausnehmungen 11, die als Kontaktfenster dienen, wie­ der geöffnet, wobei sich diese erste Ausnehmungen 11 im Be­ reich des sich darunter befindlichen elektrisch isolierten Bereiches 9 befinden.
Die Fig. 4 zeigt in einem weiteren Verfahrensschritt wie auf der Rückseite 30 des Halbleitersubstrates 1 auf der obe­ ren Oxidschicht bzw. zweiten Isolationsschicht 10 bereichs­ weise zweite Leiterbahnen 13 erzeugt werden, die beispiels­ weise eine untere Verdrahtungsebene definieren. Diese zweite Leiterbahnen 13 sind derart strukturiert, dass Teile von Ih­ nen später als Kontaktstelle für eine elektrische Verbindung zu einem ersten Chip 17, insbesondere mittels Flip-Chip- Montage, dienen können.
Die zweiten Leiterbahnen 13 sind über die von Ihnen gefüll­ ten ersten Ausnehmungen 11 elektrisch leitend mit dem elek­ trisch isolierten Bereich 9 verbunden, so dass jeweils eine elektrisch leitende Verbindung einer zweiten Leiterbahn 13 mit einer auf der Vorderseite 20 des Halbleitersubstrates 1 befindlichen zugeordneten ersten Leiterbahn 3 gegeben ist. Dabei sind sowohl die erste Leiterbahnen 3 als auch zweite Leiterbahn 13 lediglich mit dem elektrisch isolierten Be­ reich 9 verbunden, während die Leiterbahnen 3, 13 gegenüber dem übrigen Bereich des Halbleitersubstrates 1 vermöge der Isolationsschichten 4, 10 elektrisch isoliert sind.
Die Fig. 5 zeigt, wie in einem weiteren Verfahrensschritt die untere Verdrahtungsebene bzw. die von der zweiten Lei­ terbahn 13 eingenommenen Oberflächenbereiche mit einer übli­ chen Passivierschicht 14 abgedeckt werden, wobei deren Ab­ scheidung und Strukturierung aufgrund der geringen Topogra­ phie der zweiten Isolationsschicht 10 und der prozesskompa­ tiblen Art der Rückseitenbearbeitung mit einem Standardver­ fahren der IC-Technologie erfolgen kann.
Nach dem Aufbringen der Passivierschicht 14 werden in diese dann bereichsweise zweite Ausnehmungen 15 bzw. zweite Kon­ taktfenster eingebracht, die eine elektrische Kontaktierung der zweiten Leiterbahnen 13 ermöglichen.
Die Fig. 6 zeigt wie in einem nachfolgenden Verfahrens­ schritt auf der Vorderseite 20 des Halbleitersubstrates 1 übliche Flip-Chip-Lötpunkte ("Flip-Chip Solder Bumps") in Kontaktbereichen 16 auf der Vorderseite des gemäß Fig. 5 entstandenen ersten Chips 17, der beispielsweise ein ASIC ist, angebracht werden.
Die Fig. 7 zeigt schließlich eine sogenannte "Huckepack- Montage", wobei auf dem ersten Chip 17 eine weitere Chip- Komponente oder ein zweiter Chip 18, der beispielsweise ein Sensorelement, ein Speicherelement, eine aktive ASIC- Baugruppe oder einen weiteren integrierten Schaltkreis auf­ weist, mit Hilfe einer Flip-Chip Chip-to-Chip-Montage mon­ tiert wird. Dabei bilden sich aus den Kontaktbereichen 16 verlötete Kontaktbereiche 16', die den ersten Chip mit dem zweiten Chip 18 elektrisch leitend verbinden, so dass eine dreidimensionale oder vertikale Integration von funktionel­ len Systemkomponenten erreicht worden ist.

Claims (13)

1. Halbleitersubstrat mit mindestens einer auf dessen Vor­ derseite (20) verlaufenden ersten Leiterbahn (3), wobei aus dem Halbleitersubstrat (1) mittels mindestens eines Isolationsgra­ bens (8) mindestens ein gegenüber dem übrigen Halbleitersubstrat (1) elektrisch isolierter, zumindest im Wesentlichen aus dem Halbleitermaterial bestehender Bereich (9) herausstrukturiert ist, über den die erste Leiterbahn (3) von der Rückseite (30) des Halbleitersubstrates (1) elektrisch kontaktierbar ist.
2. Halbleitersubstrat nach Anspruch 1, dadurch gekennzeich­ net, dass im Bereich der Vorderseite (20) des Halbleitersubstra­ tes (1) eine mit der ersten Leiterbahn (3), insbesondere einer damit gebildeten oberen Verdrahtungsebene, in Verbindung stehen­ de integrierte Schaltung (2) vorgesehen ist.
3. Halbleitersubstrat nach Anspruch 1, dadurch gekennzeich­ net, dass es vorzugsweise vollständig, zumindest aber in dem elektrisch isolierten Bereich (9) aus einem elektrisch leitfähi­ gen Halbleitermaterial, insbesondere dotiertem Silizium, be­ steht.
4. Halbleitersubstrat nach Anspruch 1, dadurch gekennzeich­ net, dass der elektrisch isolierte Bereich (9) in rückseitiger Draufsicht auf das Halbleitersubstrat (1) einen kreisförmigen, ellipsenförmigen, rechteckigen oder quadratischen Querschnitt aufweist, und dass der oder die Isolationsgräben (8) senkrecht von der Rückseite (30) zu der Vorderseite (20) des Halbleiter­ substrates (1) umlaufend um den elektrisch isolierten Bereich (9) verlaufen.
5. Halbleitersubstrat nach Anspruch 1 oder 4, dadurch ge­ kennzeichnet, dass zumindest der oder die Isolationsgräben (9) auf der Vorderseite (20) des Halbleitersubstrates (1) von einer ersten, elektrisch isolierenden Isolationsschicht (4), insbeson­ dere einer Siliziumoxidschicht, einer Siliziumnitridschicht oder einer anderen in der IC-Technologie einsetzbaren Schicht, über­ deckt sind.
6. Halbleitersubstrat nach Anspruch 5, dadurch gekennzeich­ net, dass die erste Isolationsschicht (4) eine Umgebung der Iso­ lationsgräben (8) und, abgesehen von einem Anschlussbereich (6), in dem die auf der Vorderseite (20) des Halbleitersubstrates (1) verlaufende erste Leiterbahn (3) mit dem elektrisch isolierten Bereich (9) elektrisch leitend verbunden ist, die der Vordersei­ te (20) des Halbleitersubstrates (1) zugewandte Seite des elek­ trisch isolierten Bereiches (9) überdeckt.
7. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die Rückseite (30) des Halb­ leitersubstrates (1) mit einer mit mindestens einer ersten Aus­ nehmung (11) versehenen, elektrisch isolierenden zweiten Isola­ tionsschicht (10) versehen ist, die eine auf der Rückseite (30) des Halbleitersubstrates (1) verlaufende zweite Leiterbahn (13) von diesem elektrisch isoliert, wobei gleichzeitig die zweite Leiterbahn (13) über die erste Ausnehmung (11) mit dem elek­ trisch isolierten Bereich (9) elektrisch leitend verbunden ist.
8. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die auf der Rückseite (30) und/oder die auf der Vorderseite (20) verlaufende Leiterbahn (3, 13) eine metallische Leiterbahn, eine Silicid-Leiterbahn oder eine Leiterbahn aus dotiertem Silizium ist.
9. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass der oder die Isolationsgräben (8) eine Breite von 2 µm bis 6 µm aufweisen.
10. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass der oder die Isolationsgräben (8) senkrecht zu der Ebene des Halbleitersubstrates (1) verlau­ fen und sich von dessen Rückseite (30) zu dessen Vorderseite (20) erstrecken.
11. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die zweite Isolationsschicht (10) auf der Rückseite (30) des Halbleitersubstrates (1) eine Dicke von 2 µm bis 10 µm, insbesondere 3 µm bis 8 µm, aufweist.
12. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass die zweite Isolationsschicht (10) auf der Rückseite (30) des Halbleitersubstrates (1) den oder die Isolationsgräben (8) verschließt und deren Topographie einebnet oder die Rückseite (30) des Halbleitersubstrates (1) zumindest weitgehend planarisiert.
13. Halbleitersubstrat nach einem der vorangehenden Ansprü­ che, dadurch gekennzeichnet, dass auf der Rückseite (30) des Halbleitersubstrates (1) die zweite Leiterbahn (13) und/oder ei­ ne damit gebildete untere Verdrahtungsebene bereichsweise auf ihrer dem Halbleitersubstrat (1) abgewandten Seite mit einer Passivierschicht (14) abgedeckt ist, wobei die Passivierschicht (14) weiter zweite Ausnehmungen (14) aufweist, über die die zweite Leiterbahn (13) elektrisch kontaktierbar ist.
DE10205026A 2002-02-07 2002-02-07 Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration Expired - Fee Related DE10205026C1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10205026A DE10205026C1 (de) 2002-02-07 2002-02-07 Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration
PCT/DE2002/004411 WO2003067646A2 (de) 2002-02-07 2002-12-02 Halbleitersubstrat mit einem elektrisch isolierten bereich, insbesondere zur vertikalintegration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10205026A DE10205026C1 (de) 2002-02-07 2002-02-07 Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration

Publications (1)

Publication Number Publication Date
DE10205026C1 true DE10205026C1 (de) 2003-05-28

Family

ID=7713746

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10205026A Expired - Fee Related DE10205026C1 (de) 2002-02-07 2002-02-07 Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration

Country Status (2)

Country Link
DE (1) DE10205026C1 (de)
WO (1) WO2003067646A2 (de)

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004055677A1 (de) * 2004-11-18 2006-06-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Chipträgerverbund und Verfahren zum Herstellen eines Chipträgerverbunds
WO2006097078A1 (de) 2005-03-14 2006-09-21 CiS Institut für Mikrosensorik GmbH Vorrichtung, insbesondere zur messung der feuchte, mit korrosionsgeschützen anschlüssen
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
DE102006040960A1 (de) * 2006-08-31 2007-12-27 Qimonda Ag Flipchip-Bauelement, Multichip-Bauelement sowie ein Verfahren zur Herstellung eines Multichip-Bauelementes
WO2009073367A1 (en) * 2007-12-06 2009-06-11 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7683458B2 (en) 2004-09-02 2010-03-23 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
WO2010074649A1 (en) 2008-12-23 2010-07-01 Silex Microsystems Ab Via structure and method thereof
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
WO2010125164A1 (en) * 2009-04-29 2010-11-04 International Business Machines Corporation Through substrate vias
US7830018B2 (en) 2007-08-31 2010-11-09 Micron Technology, Inc. Partitioned through-layer via and associated systems and methods
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7915736B2 (en) 2005-09-01 2011-03-29 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7973411B2 (en) 2006-08-28 2011-07-05 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7989263B2 (en) 2008-09-22 2011-08-02 Robert Bosch Gmbh Method for manufacturing a micromechanical chip and a component having a chip of this type
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US8093711B2 (en) 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
WO2012089980A1 (fr) * 2010-12-31 2012-07-05 Stmicroelectronics (Crolles 2) Sas Via traversant isole
US8322031B2 (en) 2004-08-27 2012-12-04 Micron Technology, Inc. Method of manufacturing an interposer
EP2602818A1 (de) * 2011-12-09 2013-06-12 Ipdia Interposervorrichtung
WO2013087760A1 (fr) * 2011-12-14 2013-06-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Formation d'une connexion electrique du type via
WO2013130425A1 (en) * 2012-02-27 2013-09-06 Qualcomm Incorporated Structure and method for strain-relieved tsv
EP2408006A3 (de) * 2010-07-16 2013-12-25 Imec Verfahren zur Herstellung von 3D-Interconnectstrukturen mit Luftspalten
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
US8664562B2 (en) 2004-05-05 2014-03-04 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
WO2014184035A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum erzeugen eines durchkontakts in einem cmos-substrat

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1927000B1 (de) * 2005-09-20 2016-09-14 BAE Systems PLC Sensor mit rückseitenkontaktierung
CN109065498B (zh) * 2018-07-16 2020-07-14 北京航天控制仪器研究所 一种三维系统封装集成应用的硅转接板制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1984001240A1 (en) * 1982-09-13 1984-03-29 Hughes Aircraft Co Feedthrough structure for three dimensional microelectronic devices
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US5455445A (en) * 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements
US5529950A (en) * 1994-02-07 1996-06-25 Siemens Aktiengesellschaft Method for manufacturing a cubically integrated circuit arrangement
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
DE19954895A1 (de) * 1999-11-15 2001-05-23 Infineon Technologies Ag Anordnung zur elektrischen Verbindung zwischen Chips in einer dreidimensional ausgeführten Schaltung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1187800C (zh) * 1997-04-03 2005-02-02 株式会社山武 电路板以及检测器及其制造方法
FR2797140B1 (fr) * 1999-07-30 2001-11-02 Thomson Csf Sextant Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
FR2805709B1 (fr) * 2000-02-28 2002-05-17 Commissariat Energie Atomique Connexion electrique entre deux faces d'un substrat et procede de realisation
DE60035179T2 (de) * 2000-04-28 2008-02-21 Stmicroelectronics S.R.L., Agrate Brianza Struktur zur elektrischen Verbindung eines ersten mit einem darüberliegenden zweiten Halbleitermaterial, diese elektrische Verbindung verwendendes Komposit und ihre Herstellung

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1984001240A1 (en) * 1982-09-13 1984-03-29 Hughes Aircraft Co Feedthrough structure for three dimensional microelectronic devices
US4897708A (en) * 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US5455445A (en) * 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements
US5529950A (en) * 1994-02-07 1996-06-25 Siemens Aktiengesellschaft Method for manufacturing a cubically integrated circuit arrangement
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
DE19954895A1 (de) * 1999-11-15 2001-05-23 Infineon Technologies Ag Anordnung zur elektrischen Verbindung zwischen Chips in einer dreidimensional ausgeführten Schaltung

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KADA, M. and SMITH, L.: Stacking up on the memory, in: Back-End Supplement, July 2000, pp. S-79 bis S-80 *
LI, X. et. al.: High Density Electrical Feed through Fabricated by Deep Reactive Ion Etching of Pyrex Glass, in: MEMS 2001, IEEE Conference, pp. 98-101 *

Cited By (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653420B2 (en) 2003-11-13 2017-05-16 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US8748311B2 (en) 2003-12-10 2014-06-10 Micron Technology, Inc. Microelectronic devices and methods for filing vias in microelectronic devices
US11177175B2 (en) 2003-12-10 2021-11-16 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US8664562B2 (en) 2004-05-05 2014-03-04 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US9452492B2 (en) 2004-05-05 2016-09-27 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US10010977B2 (en) 2004-05-05 2018-07-03 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US8686313B2 (en) 2004-05-05 2014-04-01 Micron Technology, Inc. System and methods for forming apertures in microfeature workpieces
US8322031B2 (en) 2004-08-27 2012-12-04 Micron Technology, Inc. Method of manufacturing an interposer
US7683458B2 (en) 2004-09-02 2010-03-23 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7956443B2 (en) 2004-09-02 2011-06-07 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US8502353B2 (en) 2004-09-02 2013-08-06 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US8669179B2 (en) 2004-09-02 2014-03-11 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
DE102004055677A1 (de) * 2004-11-18 2006-06-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Chipträgerverbund und Verfahren zum Herstellen eines Chipträgerverbunds
WO2006097078A1 (de) 2005-03-14 2006-09-21 CiS Institut für Mikrosensorik GmbH Vorrichtung, insbesondere zur messung der feuchte, mit korrosionsgeschützen anschlüssen
US9293367B2 (en) 2005-06-28 2016-03-22 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US8008192B2 (en) 2005-06-28 2011-08-30 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7915736B2 (en) 2005-09-01 2011-03-29 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US11476160B2 (en) 2005-09-01 2022-10-18 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
DE102005043557B4 (de) * 2005-09-12 2007-03-01 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7973411B2 (en) 2006-08-28 2011-07-05 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8610279B2 (en) 2006-08-28 2013-12-17 Micron Technologies, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US9570350B2 (en) 2006-08-31 2017-02-14 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
DE102006040960A1 (de) * 2006-08-31 2007-12-27 Qimonda Ag Flipchip-Bauelement, Multichip-Bauelement sowie ein Verfahren zur Herstellung eines Multichip-Bauelementes
US9099539B2 (en) 2006-08-31 2015-08-04 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8367538B2 (en) 2007-08-31 2013-02-05 Micron Technology, Inc. Partitioned through-layer via and associated systems and methods
US7830018B2 (en) 2007-08-31 2010-11-09 Micron Technology, Inc. Partitioned through-layer via and associated systems and methods
US8536046B2 (en) 2007-08-31 2013-09-17 Micron Technology Partitioned through-layer via and associated systems and methods
US8247907B2 (en) 2007-12-06 2012-08-21 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US9281241B2 (en) 2007-12-06 2016-03-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
WO2009073367A1 (en) * 2007-12-06 2009-06-11 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7989263B2 (en) 2008-09-22 2011-08-02 Robert Bosch Gmbh Method for manufacturing a micromechanical chip and a component having a chip of this type
EP2377154A4 (de) * 2008-12-23 2012-06-27 Silex Microsystems Ab Durchgangsstruktur und verfahren dafür
WO2010074649A1 (en) 2008-12-23 2010-07-01 Silex Microsystems Ab Via structure and method thereof
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
EP2377154A1 (de) * 2008-12-23 2011-10-19 Silex Microsystems AB Durchgangsstruktur und verfahren dafür
US8592981B2 (en) 2008-12-23 2013-11-26 Silex Microsystems Ab Via structure and method thereof
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
US9448401B2 (en) 2008-12-23 2016-09-20 Silex Microsystems Ab Via structure and method thereof
US8093711B2 (en) 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
DE102010000269B4 (de) * 2009-02-02 2021-03-18 Infineon Technologies Ag Halbleiter-Package-on-Package-Stapel
US8796138B2 (en) 2009-04-29 2014-08-05 International Business Machiness Corporation Through substrate vias
US8263492B2 (en) 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
WO2010125164A1 (en) * 2009-04-29 2010-11-04 International Business Machines Corporation Through substrate vias
EP2408006A3 (de) * 2010-07-16 2013-12-25 Imec Verfahren zur Herstellung von 3D-Interconnectstrukturen mit Luftspalten
WO2012089980A1 (fr) * 2010-12-31 2012-07-05 Stmicroelectronics (Crolles 2) Sas Via traversant isole
FR2970120A1 (fr) * 2010-12-31 2012-07-06 St Microelectronics Crolles 2 Via traversant isole
CN104160498B (zh) * 2011-12-09 2017-09-26 爱普迪亚公司 中介层装置
WO2013083714A1 (en) * 2011-12-09 2013-06-13 Ipdia An interposer device
EP2602818A1 (de) * 2011-12-09 2013-06-12 Ipdia Interposervorrichtung
US9412681B2 (en) 2011-12-09 2016-08-09 Ipdia Interposer device
WO2013087760A1 (fr) * 2011-12-14 2013-06-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Formation d'une connexion electrique du type via
US9237650B2 (en) 2011-12-14 2016-01-12 Commissariat A L'energie Atomique Et Aux Ene Alternatives Forming of an electric connection of the via type
FR2984601A1 (fr) * 2011-12-14 2013-06-21 Commissariat Energie Atomique Formation d'une connexion electrique du type via
US9355904B2 (en) 2012-02-27 2016-05-31 Qualcomm Incorporated Method for strain-relieved through substrate vias
CN104137250B (zh) * 2012-02-27 2017-02-22 高通股份有限公司 应变缓减的tsv的结构和方法
CN104137250A (zh) * 2012-02-27 2014-11-05 高通股份有限公司 应变缓减的tsv的结构和方法
US8779559B2 (en) 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
WO2013130425A1 (en) * 2012-02-27 2013-09-06 Qualcomm Incorporated Structure and method for strain-relieved tsv
WO2014184035A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum erzeugen eines durchkontakts in einem cmos-substrat

Also Published As

Publication number Publication date
WO2003067646A3 (de) 2004-01-22
WO2003067646A2 (de) 2003-08-14

Similar Documents

Publication Publication Date Title
DE10205026C1 (de) Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration
DE4314913C1 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
DE19813239C1 (de) Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
EP0698288B1 (de) Herstellungsverfahren für vertikal kontaktierte halbleiterbauelemente
DE4490400C2 (de) Verfahren zum Bilden von tiefen, leitenden Durchkontaktierungen und eine Verbindungsschicht, die nach diesem Verfahren gebildete Durchkontaktierungen enthält
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE112010000142B4 (de) Kostenoptimiertes Verfahren zum Bilden von hoch dichten passiven Kondensatoren zum Ersetzen diskreter Kondensatoren unter Verwendung eines kostenoptimierten modularen 3D-Wafer-Wafer-Integrationsschemas
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
EP0714129B1 (de) Halbleiterbauelement
EP1419534A2 (de) Verfahren zum kontaktieren und gehäusen von integrierten schaltungen
DE4214391A1 (de) Verbindungsstrukturen fuer integrierte halbleiterschaltkreise und verfahren zum herstellen der verbindungsstrukturen
DE10120408A1 (de) Elektronisches Bauteil mit Halbleiterchips und elektronische Baugruppe aus gestapelten Halbleiterchips
DE102009004725A1 (de) Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen
DE102009017328A1 (de) Integrierte MEMS-Vorrichtung und Steuerschaltung
DE19704149A1 (de) Metallverdrahtung an einem Halbleiterbauteil und Verfahren zum Herstellen derselben
WO2012031845A1 (de) Verfahren zur herstellung eines halbleiterbauelementes mit einer durchkontaktierung und halbleiterbauelement mit durchkontaktierung
WO2006066690A1 (de) Bauelement mit halbleiterübergang und verfahren zur herstellung
EP0644589B1 (de) Verfahren zur Kontaktlochauffüllung in einem Halbleiterschichtaufbau
EP0698293B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte
DE10351028A1 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE10047213A1 (de) Elektrisches oder elektronisches Bauteil und Verfahren zum Herstellen desselben
DE10324421B4 (de) Halbleiterbauelement mit Metallisierungsfläche und Verfahren zur Herstellung desselben
DE10244077B4 (de) Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
DE10359217A1 (de) Elektrische Durchkontaktierung von HL-Chips
DE102011010362A1 (de) Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren

Legal Events

Date Code Title Description
8100 Publication of patent without earlier publication of application
8304 Grant after examination procedure
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee