DE10120408A1

DE10120408A1 - Elektronisches Bauteil mit Halbleiterchips und elektronische Baugruppe aus gestapelten Halbleiterchips

Info

Publication number: DE10120408A1
Application number: DE10120408A
Authority: DE
Inventors: Ingo Wennemuth; Harry Hedler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-04-25
Filing date: 2001-04-25
Publication date: 2002-10-31
Anticipated expiration: 2021-04-26
Also published as: US8350364B2; US7342320B2; US20080048299A1; DE10120408B4; US20020158345A1

Abstract

Die Erfindung betrifft ein elektronisches Bauteil mit einem Halbleiterchip (3), der eine aktive Vorderseite (2a) und eine passive Rückseite (2b) aufweist, wobei auf der aktiven Vorderseite und/oder auf der passiven Rückseite jeweils Kontaktanschlüsse (16) bzw. -flächen (26) vorgesehen sind und wobei Umverdrahtungen zur elektrischen Verbindung von der aktiven Vorderseite zur passiven Rückseite in Form von strukturierten Leiterbahnen (14, 24) vorgesehen sind. Die Erfindung betrifft weiterhin eine elektronische Baugruppe aus gestapelten Halbleiterchips sowie ein Verfahren zu deren Herstellung.

Description

Die Erfindung betrifft ein elektronisches Bauteil mit Halb leiterchips und eine elektronische Baugruppe aus gestapelten Halbleiterchips und entsprechende Verfahren zu deren Herstel lung gemäß den unabhängigen Ansprüchen.

Zur dichteren Stapelung bzw. zur höheren Integration von elektronischen Bauteilen und insbesondere von integrierten Halbleiterbauteilen, sogenannten Halbleiterchips, können die se in mehreren Schichten gestapelt werden. Dabei können so wohl einzelne Halbleiterchips oder auch größere Einheiten von Halbleiterchips vor ihrer Trennung, d. h. als sogenannte Halb leiterwafer, gestapelt werden. Um die übereinander angeordne ten Halbleiterchips oder -wafer an ihren Kontakten elektrisch und mechanisch miteinander zu verbinden, werden diese verlö tet. Zu diesem Zweck werden mittels eines KOH-Ätzprozesses Durchbrüche in den Wafer geätzt. Anschließend werden die in neren Oberflächen dieser Durchbrüche metallisiert. Über eine Lötstelle lassen sich auf diese Weise mehrere Wafer mecha nisch und elektrisch verbinden und somit übereinander sta peln. Bei einem derartigen anisotropen Ätzprozess zur Erzeu gung der Durchbrüche werden jedoch Flankenwinkel im Halblei termaterial von ca. 54° erzeugt, woraus eine relativ große Ausdehnung der Ätzlöcher an den Rückseiten der geätzten Halb leiterbausteine resultiert. Bei der Herstellung einer Viel zahl von Kontakten können diese teilweise sehr dicht neben einander liegen. Dies birgt die Gefahr einer mechanischen Schwächung des Wafers.

Zudem besteht bei sehr dicht aneinander liegenden Kontakten die Gefahr, dass zwischen benachbarten Kontaktierungsstellen beim Löten ein Überbrückungskontakt hergestellt wird. Je dün ner die Wafer ausgeführt sind, desto geringer sind diese Gefahren, weshalb eine Verringerung der Waferdicke mittels schleifendem Abtragen eine Abhilfe bringen könnte. Ein Mit tenabstand zwischen benachbarten Kontaktierungsstellen kann ca. 130 µm betragen. Bei dem erwähnten Flankenwinkel von 54° müsste der Wafer somit auf ein Maß von weniger als 100 µm dünn geschliffen werden, was aus fertigungstechnischen Grün den Schwierigkeiten bereitet und die Gefahr von deutlich steigenden Ausschussraten mit sich bringt.

Zur Herstellung von gestapelten dreidimensionalen Topografien von Halbleiterchips, sogenannten Chip-Size-Packages (CSP), werden die Wafer über einen Ätzprozess entlang von Trennfugen zwischen den einzelnen Halbleiterchips geteilt, um danach von den jeweiligen aktiven Seiten der Halbleiterchips Umverdrah tungen zu ihren Rückseiten mit den darauf befindlichen zu verlötenden Kontaktanschlüssen bzw. Kontaktierungsflächen herzustellen.

Aufgabe der Erfindung ist es, ein elektronisches Bauteil mit einem Halbleiterchip bzw. eine elektronische Baugruppe aus gestapelten Halbleiterchips sowie ein Verfahren zu deren Her stellung zur Verfügung zu stellen, bei dem jeweils zuverläs sige Umverdrahtungen und Kontaktierungen zwischen den einzel nen Halbleiterchips auf einfache und kostengünstige Weise herstellbar sind.

Diese Aufgabe wird mit dem Gegenstand der unabhängigen An sprüche gelöst. Merkmale vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Erfindungsgemäß weist das elektronische Bauteil einen Halb leiterchip mit einer aktiven Vorderseite und einer passiven Rückseite auf, wobei auf der aktiven Vorderseite Kontaktan schlüsse und/oder auf der passiven Rückseite Kontaktflächen vorgesehen sind. Zur elektrischen Verbindung der aktiven Vor derseite und der passiven Rückseite des Halbleiterchips sind Umverdrahtungen in Form von strukturierten Leiterbahnen vor gesehen.

Bei dem erfindungsgemäßen elektronischen Bauteil sind struk turierte Leiterbahnen direkt auf den Seitenflächen des elek tronischen Bauteils vorgesehen, was ihnen vorteilhafterweise eine hohe mechanische Stabilität verleiht und für eine zuver lässige elektrische Kontaktierung von Kontaktanschlüssen auf der Vorderseite und/oder Kontaktflächen auf der Rückseite mit den elektronischen Schaltungen des Halbleiterchips sorgt. Ein derartiges erfindungsgemäßes elektronisches Bauteil eignet sich sehr gut zur Stapelung und damit zur Bildung von komple xeren elektronischen Baugruppen.

In einer Ausführungsform der Erfindung weist zumindest eine Seitenfläche des elektronischen Bauteils auf dessen Oberflä che aufgebrachte Leiterbahnen auf. Diese Ausführungsform hat den Vorteil, dass eine sehr kompakte und robuste Struktur entsteht, die Umverdrahtungen in Form von feinen Drähten oder dergleichen entbehrlich macht. Derartige Leiterbahnen können zudem auf einfache Weise je nach Bedarf unterschiedlich breit oder dick ausgeführt werden, um unterschiedlich starken Stromflüssen Rechnung zu tragen.

Eine weitere Ausführungsform sieht vor, dass die Leiterbahnen an den Übergängen von den Seitenflächen zur passiven Rücksei te bzw. zur aktiven Vorderseite jeweils dem Kantenverlauf des Halbleiterchips folgen, was den Vorteil hat, dass die unmit telbar auf das Trägermaterial aufgebrachten Leiterbahnen eine optimal kurze Leitungslänge und damit einen minimalen Lei tungswiderstand aufweisen.

Erfindungsgemäß ist vorgesehen, dass die Leiterbahnen des elektronischen Bauteils aus Aluminium, Kupfer, Silber oder aus Gold oder aus einer mehrlagigen Schicht aus mehreren die ser Metalle bestehen können. Je nachdem, welche Eigenschaften der Leiterbahnen gewünscht sind, lassen sich die dafür optimalen Materialien für die Leiterbahnen verwenden. Leiterbah nen aus Aluminium sind kostengünstig herstellbar und weisen bspw. den Vorteil einer leichten Metallisierbarkeit auf. Lei terbahnen aus Kupfer, Silber oder Gold weisen einen minimalen Leitungswiderstand auf, wobei Silber und Gold zudem den Vor teil einer nur minimalen Oxidationsneigung aufweisen.

Bei einer weiteren Ausführungsform der Erfindung ist vorgese hen, dass die Seitenflächen der Halbleiterchips geätzt sind, was den Vorteil einer dabei entstehenden ideal planen Ober fläche aufweist, die sich sehr gut zur anschließenden Metal lisierung eignet. Dazu zeigt diese Ausführungsform den Vor teil, dass bei geätzten Seitenflächen des Halbleiterchips keine weitere Bearbeitung durch Schleifen, Abtragen oder der gleichen zur Vorbereitung des elektronischen Bauteils zur Me tallisierung erforderlich ist.

Eine weitere Ausführungsform der Erfindung sieht vor, dass der Übergang von der aktiven Vorderseite eines Halbleiter chips zu einer Seitenfläche über einen Kantenwinkel von unge fähr 117° verläuft. Dieser typische Kantenwinkel von 117°, der beim anisotropen Ätzen mit einem Grabenwinkel von ca. 54° entsteht, hat den Vorteil einer sehr gut definierbaren und kontrollierbaren maximalen Ätztiefe und damit einer genauen Definierbarkeit der nach dem Ätzen im Grund des Ätzgrabens verbleibenden Ätzstoppschicht von bspw. Siliziumdioxid (SiO₂).

In einer weiteren Ausführungsform der Erfindung ist vorgese hen, dass die Halbleiterchips aus einem vereinzelten Halblei terwafer hergestellt sind. Diese Ausführungsform hat den Vor teil einer rationellen Fertigungsmöglichkeit der Halbleiter chips auf Waferebene, der anschließend in fertige Halbleiter chips vereinzelt werden kann. Auf diese Weise kann eine sehr hohe Verarbeitungsgeschwindigkeit erreicht werden.

Eine weitere Ausführungsform sieht vor, dass bei dem erfin dungsgemäßen elektronischen Bauteil die Halbleiterchips aus einem durch anisotropes Ätzen vereinzelten Halbleiterwafer hergestellt sind. Das anisotrope Ätzverfahren kann dabei ent weder ein chemisches Nassätzverfahren oder auch ein Troc kenätzverfahren - bspw. mittels Plasmaätzen, reaktivem Io nenätzen oder Ionenstrahlätzen - sein. Das anisotrope Ätzver fahren hat den Vorteil, dass keine Unterwanderung von Photo lackstrukturen erfolgt. Vielmehr ist durch das anisotrope Ät zen die Realisierung von genau definierten Kantenwinkeln der zu ätzenden Gräben möglich, was insbesondere bei dem erfin dungsgemäßen elektronischen Bauteil zur Realisierung einer exakten Ätztiefe von Vorteil ist.

Erfindungsgemäß besteht eine elektronische Baugruppe aus ge stapelten elektronischen Bauteilen mit Halbleiterchips gemäß wenigstens einer der zuvor beschriebenen Ausführungsformen, die über Umverdrahtungsebenen und Kontaktanschlüsse miteinan der verbunden sind. Dabei ist erfindungsgemäß vorgesehen, dass die Umverdrahtungsebenen von der jeweiligen aktiven Vor derseite der Halbleiterchips über deren Seitenflächen zu ih rer Rückseite führen.

Diese erfindungsgemäße elektronische Baugruppe weist den Vor teil auf, dass auf relativ einfache Weise eine robuste und kompakte dreidimensionale Struktur aus gestapelten Halblei terchips herstellbar ist, wobei durch verschiedenartige Sta pelungen die unterschiedlichsten Strukturen herstellbar sind.

Eine Ausführungsform der erfindungsgemäßen elektronischen Baugruppe sieht vor, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ih ren Kontaktanschlüssen bzw. -flächen jeweils miteinander ver lötet sind, was den Vorteil von auf einfache Weise herstell baren festen mechanischen und zuverlässigen elektrischen Ver bindungen hat. Durch Verlöten können beliebige dreidimensio nale Strukturen von gestapelten elektronischen Bauteilen mit Halbleiterchips realisiert werden, die auf diese Weise fest miteinander verbunden sind.

Eine weitere Ausführungsform der erfindungsgemäßen elektroni schen Baugruppe sieht vor, dass die die elektronische Bau gruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Kontaktanschlüssen bzw. -flächen jeweils miteinander verlötet und/oder verklebt sind. Eine kombinierte Verlötung und/oder Verklebung von Kontaktanschlüssen und -flächen der elektronischen Bauteile hat den Vorteil, dass damit eine si chere und schnelle elektrische und mechanische Verbindung auf automatisiertem Wege herstellbar ist.

Ein Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip, das eine aktive Vorderseite und ei ne passive Rückseite aufweist, wobei auf der aktiven Vorder seite und auf der passiven Rückseite jeweils Kontaktanschlüs se vorgesehen sind und wobei Umverdrahtungen zur elektrischen Verbindung von der aktiven Vorderseite zur passiven Rückseite in Form von strukturierten Leiterbahnen vorgesehen sind und wobei die Leiterbahnen der Umverdrahtungsebenen auf geätzten Rändern des Halbleiterchips angeordnet sind, weist erfin dungsgemäß folgende Verfahrensschritte auf.

Ein Halbleiterwafer mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vorgesehenen Sägespurbereichen wird bereitgestellt. Auf den Halbleiterwafer wird zum Schutz und zur Isolation der aktiven Vorderseite der Halbleiterchips eine Isolationsschicht aufgebracht. Auf der passiven Rücksei te des Halbleiterchips wird anschließend eine Ätzmaske aufge bracht, wobei die Sägespurbereiche frei von Lack bleiben. Mittels anisotropem Ätzen der von der Ätzmaske frei gelasse nen Sägespurbereiche von der passiven Rückseite her wird bis zur Erreichung einer SiO₂-Schicht auf der aktiven Vorderseite durchgeätzt, wobei die SiO₂-Schicht als Ätzstopp fungiert. Danach kann die SiO₂-Schicht von der Vorderseite entfernt und der Halbleiterwafer zu Halbleiterchips vereinzelt werden.

Nach dem entfernen der Ätzmaske erfolgt eine Passivierung der Rückseite und der Seitenkanten der Halbleiterchips und eine Beschichtung der Seitenkanten der Halbleiterchips mit einem Haftvermittler und/oder einer lötbaren Oberflächenbeschich tung.

Im nächsten Schritt werden die Seitenkanten des Halbleiter chips metallisiert, wonach eine Strukturierung der Isolati onsschicht erfolgt. Dabei werden Kontaktflächen auf der akti ven Vorderseite des Halbleiterchips freigelegt und Leiterbah nen zur Umverdrahtung auf der Isolierschicht aufgebracht, wo bei die Leiterbahnen zur Umverdrahtung einzelne Kontaktan schlußflächen der passiven Rückseite mit Kontakten der akti ven Vorderseite verbinden.

Dieses erfindungsgemäße Verfahren hat den Vorteil, dass damit in einem automatisierten Verfahren sehr kompakte und hoch in tegrierte elektronische Baugruppen aus Halbleiterbauelementen realisiert werden können. Diese Baugruppen können zudem auf sehr rationelle Weise hergestellt werden.

Eine Ausführungsform des erfindungsgemäßen Verfahrens sieht vor, dass die Sägespurbereiche auf dem Wafer zwischen den Halbleiterchips mit runden Durchbrüchen durch die SiO₂- Schicht versehen werden, deren Innenseite anschließend metal lisiert wird, bevor der Wafer entlang der Sägespuren in die Halbleiterchips zersägt wird. Dieses Verfahren hat den Vor teil einer sehr zuverlässigen und einfach herstellbaren Um kontaktierung von den aktiven Vorderseiten zu Anschlusskon takten auf den passiven Rückseiten der Halbleiterchips.

Bei einer Ausführungsform des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Durchbrüche jeweils an Leiterbahnen der Umverdrahtungsebenen anschließen und nach dem Vereinzeln der Halbleiterchips Bestandteil der Leiterbahnen sind, was den Vorteil einer zuverlässigen Kontaktierung bei gleichzeitig sehr einfacher und rationeller Herstellbarkeit des elek tronischen Bauteils.

Ein Verfahren zur Herstellung einer elektronischen Baugruppe entsprechend einer der zuvor beschriebenen Ausführungsformen sieht zumindest die folgenden Verfahrensschritte vor. Nach dem Bereitstellen eines Halbleiterwafers mit in Zeilen und Spalten angeordneten Halbleiterchips und dazwischen vorgese henen Sägespurbereichen wird auf der aktiven Oberseite der Halbleiterchips eine Isolationsschicht zum Schutz und zur Isolation der aktiven Oberseite aufgebracht. Nach dem Auf bringen einer Ätzmaske auf der passiven Rückseite der Halb leiterchips, wobei die Sägespurbereiche frei bleiben, erfolgt ein anisotroper Ätzvorgang der von der Ätzmaske frei gelasse nen Sägespurbereiche von der passiven Rückseite her bis zur Erreichung einer SiO₂-Schicht auf der aktiven Vorderseite, wobei die SiO₂-Schicht als Ätzstopp fungiert.

Nach dem Entfernen der SiO₂-Schicht von der Vorderseite und dem Vereinzeln des Halbleiterwafers zu Halbleiterchips wird die Ätzmaske entfernt. Danach erfolgt eine Passivierung der Rückseite und der Seitenkanten der Halbleiterchips und eine Beschichtung der Seitenkanten der Halbleiterchips mit einem Haftvermittler und/oder einer lötbaren Oberflächenbeschich tung, wonach die Seitenkanten anschließend metallisiert wer den. Die Isolationsschicht wird unter Freilegen von Kontakt flächen auf der aktiven Oberseite des Halbleiterchips und Aufbringen von Leiterbahnen zur Umverdrahtung auf der Iso lierschicht strukturiert, wobei die Leiterbahnen zur Umver drahtung einzelne Kontaktanschlußflächen mit den Durchkontak ten verbinden. Zuletzt werden wenigstens zwei Halbleiterchips zu einem elektronischen Bauteil gestapelt.

Dieses erfindungsgemäße Verfahren hat den Vorteil einer hohen Integrationsmöglichkeit mit einer mechanisch soliden Umver drahtung. Eine reservierte Fläche für Durchbrüche zum Zweck der Umverdrahtung von Vorder- zur Rückseite erübrigt sich dabei. Da alle Prozesse parallel am Wafer durchgeführt werden können, ergibt sich ein schnelles und damit kostengünstiges Herstellverfahren.

In einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist vorgesehen, dass die Leiterbahnen zur Umverdrahtung mit tels Siebdruck auf die strukturierte Isolierschicht aufge bracht werden. Dieses Verfahren hat den Vorteil einer sehr exakten Strukturierungsmöglichkeit bei gleichzeitig relativ schneller Verarbeitbarkeit.

Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens sieht vor, dass ein Halbleiterwafer, der als Halbleiterchips unterste Halbleiterchips eines Stapels aufweist, anstelle von Kontaktanschlüssen Lotdepots aufweist, was den Vorteil hat, dass eine flexible Gestaltungsmöglichkeit der elektronischen Baugruppe bei hoher Integrierbarkeit ermöglicht ist.

Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Ver fahrens sieht vor, dass zunächst mehrere Halbleiterwafer auf einander gestapelt werden und nach einem Verbinden der Kon taktanschlüsse mit den Leiterbahnen darüberliegender oder da runterliegender Halbleiterwafer die gestapelten Halbleiterwa fer zu gestapelten Halbleiterchips vereinzelt werden. Dieses Verfahren hat den Vorteil, dass die Handhabbarkeit der noch nicht vereinzelten Wafer gegenüber dem Handling von einzelnen Halbleiterchips deutlich vereinfacht ist. Zudem besteht bei diesem Verfahren der Vorteil der sehr schnellen und rationel len Möglichkeit der Verarbeitung.

Ein weiteres Ausführungsbeispiel der Erfindung sieht schließ lich vor, dass zum Verbinden der Kontaktanschlüsse mit Lei terbahnen darüberliegender oder darunterliegender Halbleiter wafer die aufeinander gestapelten Halbleiterwafer auf eine Löttemperatur erwärmt werden, was den Vorteil einer sehr schnellen und zuverlässigen Verbindung und damit einer sehr schnellen und rationellen Verarbeitbarkeit aufweist.

Zusammenfassend ergeben sich folgende Aspekte der Erfindung. Üblicherweise sind bei einem Halbleiterwafer mit einer Viel zahl von darauf prozessierten Halbleiterchips zwischen den Chips Mindestabstände vorgesehen, damit der Wafer nach der Fertigstellung der Halbleiterchips zersägt werden kann, ohne dass Bauteile dabei beschädigt werden. Diese typischerweise ca. 70 bis 120 µm breite Sägespur wird üblicherweise während der Chipherstellung für Funktionstests verwendet, kann aber nach der Fertigstellung der Chips nicht mehr weiter genutzt werden. Die vorliegende Erfindung sieht daher vor, die zur Kontaktierung von gestapelten Halbleiterchips (sogenannte Chip-Size Packages - CSP) notwendigen Umverdrahtungen bis zur Sägespur und durch diese hindurch bis zur passiven Chiprück seite zu führen.

Zu diesem Zweck wird die fertig prozessierte aktive Vorder seite eines Halbleiterwafers auf einen Träger aufgebracht, bspw. auf eine Sägefolie mit einem Rahmen zur Stabilisierung. Die passive Rückseite des Wafers wird anschließend mit einer Ätzmaske versehen, die es ermöglicht, die Sägespur zu ätzen. Dieser Ätzvorgang beginnt von der passiven Rückseite und schreitet in Richtung der aktiven Seite voran, wobei ein Ätz graben mit einer breiten Öffnung auf der Rückseite entsteht. Dieser Ätzgraben hat einen typischen materialbedingten Flan kenwinkel von 54,7°. Der Ätzvorgang erfolgt anisotrop und kann sowohl als chemische Nassätzung wie auch als Trockenätz vorgang erfolgen.

Eine SiO₂-Schicht auf der Vorderseite des Halbleiterwafers fungiert als Ätzstoppschicht. Diese SiO₂-Schicht wird nach dem Ätzvorgang entfernt. Eine Variante des erfindungsgemäßen Verfahrens sieht vor, dass die Polyimidschicht der aktiven Vorderseite mit Durchbrüchen versehen wird, die anschließend metallisiert werden. Nach dem Entfernen der Ätzmaske wird die Rückseite und der aufgeätzte Graben passiviert, wonach in ei nem weiteren photolithografischen Prozess eine Haftschicht und eine Metallisierung aufgebracht wird. Zudem werden die Kontaktflächen, die sogenannten Kontaktpads auf der Rückseite des Wafers präpariert. Nach diesem Schritt können die verein zelten Bausteine vom Träger entfernt und übereinander gesta pelt werden, wobei zum Verbinden der Kontakte sowohl Löt- als auch Klebetechniken in Frage kommen.

Auf diese Weise kann eine sehr hohe Speicherdichte erreicht werden. Zudem ist es nicht erforderlich, Bereiche des Halb leiterchips für zusätzliche Durchbrüche für die Umverdrahtung vorzusehen. Die gesamte Prozesskette kann parallel für jeden Wafer durchlaufen werden, was eine Parallelverarbeitung vie ler einzelner Halbleiterchips ermöglicht. Die Anzahl der ge stapelten Wafer ist dabei nicht begrenzt. Das Testen der Ein zelbausteine auf Fehlfunktionen kann wahlweise am Wafer oder am einzelnen Baustein erfolgen. Besonders vorteilhaft ist, dass sich generell jedes Dünnschleifen der Wafer erübrigt, was deutliche Handlingvorteile und damit Kostenvorteile mit sich bringt. Eine spezielle Vorbehandlung der eingesetzten handelsüblichen Wafer ist nicht notwendig.

Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erläutert.

Fig. 1 zeigt einen schematischen Querschnitt eines Aus schnitts eines Halbleiterwafers.

Fig. 2 zeigt in einem schematischen Querschnitt den auf einem Träger montierten Wafer entsprechend Fig. 1.

Fig. 3 zeigt in schematischem Querschnitt einen Wafer nach einem rückseitigen Ätzvorgang.

Fig. 4 zeigt den vereinzelten Wafer in schematischem Quer schnitt.

Fig. 5 zeigt in schematischem Querschnitt einen weiteren Prozessschritt des vereinzelten Wafers.

Fig. 6 zeigt in schematischem Querschnitt die rückseitig metallisierten Halbleiterchips.

Fig. 7 zeigt einen schematischem Querschnitt einer Bau gruppe von gestapelten Halbleiterchips.

Fig. 8 zeigt in einer schematischen Draufsicht eine Ober- und eine Unterseite einer Baugruppe entsprechend Fig. 7.

Fig. 9 zeigt einen schematischen Querschnitt einer Varian te eines metallisierten Wafers.

Fig. 10a zeigt einen schematischen Querschnitt eines verein zelten Wafers entsprechend Fig. 9.

Fig. 10b zeigt eine Draufsicht auf die passive Rückseite von zwei benachbarten Halbleiterchips.

Fig. 1 zeigt in einem schematischen Querschnitt einen Aus schnitt eines Halbleiterwafers 2, dessen aktive Vorderseite 2a in der gezeigten Ansicht nach oben und dessen passive Rückseite 2b nach unten weist. Der bereits mit fertigen Halb leiterstrukturen versehene Wafer 2 ist an seiner aktiven Vor derseite 2a teilweise bedeckt von einer SiO₂-Schicht 4, die stellenweise von Metallisierungen in Form von Aluminiumkon takten 6 unterbrochen ist. Zur elektrischen Verbindung des Kontaktes 6 mit äußeren Kontaktanschlüssen ist der Aluminium kontakt 6 mit einer weiteren Schicht eines Nickel-Gold- Kontaktes 8 bedeckt. Diese Schicht 8 stellt gleichzeitig eine stellenweise Unterbrechung einer auf der SiO₂-Schicht 4 be findlichen Polyimidschicht 10 dar. Im sich im wesentlichen in horizontaler Richtung erstreckenden Halbleiterwafer 2 sind in der gezeigten Darstellung zwei senkrechte Trennfugen 12 er kennbar, die im Zustand des noch nicht vereinzelten Wafers 2 die Bauteilgrenzen der später zu vereinzelnden Halbleiter chips 3 darstellen. Diese Trennfugen 12 werden zur Vereinze lung der Halbleiterchips in einem späteren Prozessschritt ge ätzt. Auf mit den Nickel-Gold-Kontakten 8 in Verbindung ste henden, auf der Polyimidschicht 10 befindlichen Leiterbahnen 14 befinden sich Kontaktanschlüsse 16 in Form von halbku gelartigen Kontakthöckern. Diese sind dazu vorgesehen, in ei nem späteren Verfahrensschritt mit entsprechenden Kontaktflä chen eines benachbarten Halbleiterchips elektrisch und mechanisch verbunden zu werden, entweder durch Verlöten oder durch Verkleben der Kontakte.

Fig. 2 zeigt in einem schematischen Querschnitt den auf ei nem Träger montierten Halbleiterwafer 2 entsprechend Fig. 1, wobei in dieser Darstellung die passive Rückseite 2b nach oben weist. Der Wafer 2 ist hierbei in einem weiteren Pro zessschritt mit seinen Kontaktanschlüssen 16 auf einem fla chen Waferträger 20 befestigt, um ihn für die weiteren Ver fahrensschritte leichter handhaben zu können. Zuvor ist die gesamte aktive Vorderseite 2a des Wafers 2 mit einer schüt zenden Isolationsschicht versehen worden, damit mechanische Beschädigungen der bereits strukturierten und sehr empfindli chen Vorderseite verhindert werden. Die passive Rückseite 2b ist in diesem Prozessschritt bereits über ein Lithografiever fahren mit einer Ätzmaske 18 in Form einer photoempfindlichen Lackschicht bedeckt worden, die in der gezeigten Darstellung über Lücken verfügt, die beim Entwickeln der belichteten Pho tolackschichten entstanden sind. Die Ätzmaske 18 grenzt je weils nicht direkt an die Trennfugen 12, sondern lässt etwas breitere Lücken, die einen Abschnitt einer gewissen Ausdeh nungsymmetrisch entlang der Trennfugen 12 frei lassen.

Fig. 3 zeigt in einem weiteren schematischen Querschnitt ei nen folgenden Prozessschritt, bei dem der Wafer 2 nach einem rückseitigen Ätzvorgang in seine Einzelbestandteile getrennt wird. Die nicht von der Ätzmaske 18 bedeckten Abschnitte über den Trennfugen 12 sind dabei in einem anisotropen Ätzprozess, bei dem keine Unterätzung der von Lack bedeckten Abschnitte erfolgt, bis zur SiO₂-Schicht 4 durchgeätzt, wobei jeweils die Trennfugen 12 durch einen Ätzgraben 13 ersetzt sind. Je der Ätzgraben 13 trennt einen später zu vereinzelnden Halb leiterchip 3 von seinen angrenzenden weiteren Halbleiterchips 3. Der Ätzgraben 13 weist einen materialbedingten Flankenwin kel α von ca. 54,7° auf und endet jeweils an der SiO₂-Schicht 4. Diese und die darüber liegende Polyimidschicht 10 verbinden die einzelnen Halbleiterchips 3 noch miteinander und müs sen zur Vereinzelung entfernt werden.

Fig. 4 zeigt in einem darauf folgenden Prozessschritt den in Halbleiterchips 3 vereinzelten Wafer in schematischem Quer schnitt. Dabei sind die SiO₂-Schicht 4 und die Polyi midschicht 10 jeweils am Grund der Ätzgräben 13 entfernt, wo durch die Halbleiterchips 3 vereinzelt sind. Dieses Entfernen der SiO₂-Schicht 4 und der Polyimidschicht 10 erfolgt zweck mäßigerweise auf chemischem Wege, wodurch glatte Kanten an den Seitenflächen der Halbleiterchips 3 entstehen, die in ei nem späteren Verfahrensschritt leicht metallisiert werden können.

Fig. 5 zeigt in schematischem Querschnitt einen weiteren Prozessschritt des in Halbleiterchips 3 vereinzelten Wafers. Nachdem die Lackschichten der Ätzmaske 18 an den Rückseiten 2b der Halbleiterchips 3 entfernt wurden, werden die Rücksei ten und die Seitenflächen entlang der ehemaligen Ätzgräben passiviert, vorzugsweise durch thermische Oxidation des Sili ziums zu SiO₂, wodurch eine Passivierungsschicht 22 entsteht.

Fig. 6 zeigt in einem schematischen Querschnitt die rücksei tig metallisierten Halbleiterchips 3. In einem weiteren Ver fahrensschritt sind diese mittels eines weiteren photolitho grafischen Verfahrens mit einer Metallschicht 24 in Form von Leiterbahnen auf den Seitenflächen und den Rückseiten 2b und mit den Leiterbahnen in Verbindung stehenden Kontaktflächen 26 versehen. Diese Kontaktflächen 26 sind dazu vorgesehen, mit dazu korrespondierenden Kontaktanschlüssen 16 eines dar auf gestapelten weiteren Halbleiterchips 3 elektrisch und me chanisch verbunden zu werden, was bspw. durch Verlöten oder Verkleben vorgenommen werden kann.

Das Ergebnis dieses weiteren Prozessschrittes ist in der schematischen Querschnittansicht der Fig. 7 dargestellt, die eine Baugruppe von gestapelten Halbleiterchips 3 zeigt. Erkennbar sind mehrere nebeneinander und übereinander gestapel te Halbleiterchips 3, bei denen jeweils nach unten weisende Kontaktanschlüsse 16 eines Halbleiterchips 3 mit nach oben weisenden Kontaktflächen 26 eines darunter angeordneten wei teren Halbleiterchips verlötet oder verklebt sind, so dass an diesen Stellen jeweils eine mechanische und elektrische Ver bindung hergestellt ist.

Fig. 8 zeigt in einer schematischen Draufsicht eine Ober- und eine Unterseite einer Baugruppe entsprechend Fig. 7. Da bei sind in der oberen Hälfte der Darstellung die aktiven Vorderseiten 2a von drei nebeneinander angeordneten Halblei terchips 3 gezeigt, die an ihrer Vorderseite 2a jeweils mit mehreren Kontaktanschlüssen 16 und mit diesen in Verbindung stehenden Leiterbahnen 14 versehen sind. Die Leiterbahnen 14 bzw. die als Leiterbahnen fungierenden Metallschichten 24 führen, wie in der unteren Hälfte der Darstellung der Fig. 7 erkennbar ist, bis zum Rand der Vorderseite 2a, folgen dann der Kante zur Seitenfläche und setzen sich zur passiven Rück seite 2b des Halbleiterchips 3 fort, wo sie an Kontaktflächen 26 enden.

Fig. 9 zeigt einen schematischen Querschnitt einer Variante eines metallisierten Wafers. Dabei ist die Polyimidschicht 10 zwischen den zu vereinzelnden Halbleiterchips 3 des Wafers 2 nicht entfernt, sondern ist mit im wesentlichen rund geform ten Durchbrüchen 30, sogenannten Vias, versehen, die an ihren Innenseiten metallisiert werden können und auf diese Weise eine leitende Verbindung zwischen den auf der aktiven Vorder seite 2a befindlichen Leiterbahnen 14 und den auf den Seiten flächen des Ätzgrabens 13 befindlichen Metallschichten 24 herstellen. Nach der Metallisierung der Durchbrüche werden die Wafer 2 im Grund des Ätzgrabens 13 und damit mittig durch die Durchbrüche 30 zersägt, was in der Fig. 9 durch ein senkrecht angeordnetes angedeutetes Sägeblatt 28 verdeutlicht ist.

Fig. 10a zeigt einen schematischen Querschnitt eines verein zelten Wafers entsprechend Fig. 9. Die Darstellung unter scheidet sich in dieser Ansicht nicht von der Darstellung ge mäß Fig. 6. Die Unterschiede zur Ausführungsform entspre chend den Fig. 1 bis 8 sind erst in der Draufsicht der Fig. 10b deutlicher erkennbar.

Fig. 10b zeigt eine Draufsicht auf die passive Rückseite von zwei benachbarten Halbleiterchips 3, wobei hier mehrere Kon taktflächen 26 mit daran angrenzenden Leiterbahnen 24 erkenn bar sind, die jeweils zu Durchbrüchen 30 führen, die in der Polyimidschicht vorgesehen sind. Mittig durch die Durchbrüche 30 wird zum Vereinzeln des Halbleiterwafers 2 das Sägeblatt 30 geführt, wodurch einzelne Halbleiterchips 3 entstehen. Die Durchbrüche 30 sind an ihren inneren Oberflächen metallisiert und stellen dadurch eine Verbindung von den mit den Kontak tanschlüssen 16 in Verbindung stehenden Leiterbahnen 14 auf der aktiven Vorderseite 2a zu den Leiterbahnen der Metall schicht 24 auf den Seitenflächen des Chips 3 und damit zu den Kontaktflächen 24 auf der passiven Rückseite 2b her.

Bezugszeichenliste

2

Halbleiterwafer

2

a aktive Vorderseite

2

b passive Rückseite

3

Halbleiterchip

4

SiO₂

-Schicht

6

Aluminiumkontakt

8

Ni-Au-Kontakt

10

Polyimidschicht

12

Trennfuge

13

Ätzgraben

14

Leiterbahn

16

Kontaktanschluss

18

Ätzmaske

20

Waferträger

22

Passivierungsschicht

24

Metallschicht

26

Kontaktfläche

28

Sägeblatt

30

Durchbruch
α Flankenwinkel

Claims

1. Elektronisches Bauteil mit einem Halbleiterchip (3), der eine aktive Vorderseite (2a) und eine passive Rückseite (2b) aufweist, wobei auf der aktiven Vorderseite und/oder auf der passiven Rückseite jeweils Kontaktan schlüsse (16) bzw. Kontaktflächen (26) vorgesehen sind und wobei Umverdrahtungen zur elektrischen Verbindung von der aktiven Vorderseite zur passiven Rückseite in Form von strukturierten Leiterbahnen (14, 24) vorgesehen sind.

2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) auf der Oberfläche wenigstens einer Seitenfläche des Halbleiterchips (3) aufgebracht sind.

3. Elektronisches Bauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) an den Übergängen von den Sei tenflächen zur passiven Rückseite (2b) bzw. zur aktiven Vorderseite (2a) jeweils dem Kantenverlauf des Halblei terchips (3) folgen.

4. Elektronisches Bauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) aus Aluminium und/oder Kupfer und/oder Silber und/oder Gold bestehen.

5. Elektronisches Bauteil nach einem der vorstehenden An sprüche, dadurch gekennzeichnet, dass die Seitenflächen der Halbleiterchips (3) geätzt sind.

6. Elektronisches Bauteil nach einem der vorstehenden An sprüche, dadurch gekennzeichnet, dass der Übergang von der aktiven Vorderseite (2a) eines Halbleiterchips (3) zu einer Seitenfläche über einen Kantenwinkel von ungefähr 117° verläuft.

7. Elektronisches Bauteil nach einem der vorstehenden An sprüche, dadurch gekennzeichnet, dass die Halbleiterchips (3) aus einem vereinzelten Halblei terwafer (2) hergestellt sind.

8. Elektronisches Bauteil nach einem der vorstehenden An sprüche, dadurch gekennzeichnet, dass die Halbleiterchips (3) aus einem durch anisotropes Ät zen vereinzelten Halbleiterwafer (2) hergestellt sind.

9. Elektronische Baugruppe, die gestapelte elektronische Bauteile mit Halbleiterchips (3) entsprechend einem der Ansprüche 1 bis 8 aufweist, die über Umverdrahtungsebe nen und Kontaktanschlüsse (16) bzw. Kontaktflächen (26) miteinander verbunden sind, wobei die Umverdrahtungsebe nen von der jeweiligen aktiven Vorderseite (2a) der Halbleiterchips (3) über deren Seitenflächen zu ihrer passiven Rückseite (2b) führen.

10. Elektronische Baugruppe nach Anspruch 9, dadurch gekennzeichnet, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Verbindungen von Kontaktanschlüssen (16) mit Kontaktflächen (26) jeweils miteinander verlötet sind.

11. Elektronische Baugruppe nach Anspruch 9, dadurch gekennzeichnet, dass die die elektronische Baugruppe bildenden elektronischen Bauteile mit Halbleiterchips an ihren Verbindungen von Kontaktanschlüssen (16) mit Kontaktflächen (26) jeweils miteinander verlötet und/oder verklebt sind.

12. Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiterchip (3), das eine aktive Vordersei te (2a) und eine passive Rückseite (2b) aufweist, wobei auf der aktiven Vorderseite Kontaktanschlüsse (16) und auf der passiven Rückseite Kontaktflächen (26) vorgese hen sind und wobei Umverdrahtungen zur elektrischen Ver bindung von der aktiven Vorderseite zur passiven Rück seite in Form von strukturierten Leiterbahnen (14, 24) vorgesehen sind, wobei die Leiterbahnen (14, 24) der Um verdrahtungsebenen auf geätzten Rändern des Halbleiter chips (3) angeordnet sind und wobei das Verfahren zumin dest folgende Verfahrensschritte aufweist:

- Bereitstellen eines Halbleiterwafers (2) mit in Zeilen und Spalten angeordneten Halbleiterchips (3) und dazwischen vorgesehenen Sägespurbereichen (12),
- Aufbringen einer Isolationsschicht zum Schutz und zur Isolation der aktiven Vorderseite (2a) der Halbleiterchips (3),
- Aufbringen einer Ätzmaske (18) auf der passiven Rückseite (2b) der Halbleiterchips (3), wobei die Sägespurbereiche (12) frei bleiben,
- anisotropes Ätzen der von der Ätzmaske (18) frei gelassenen Sägespurbereiche von der passiven Rück seite (2b) her bis zur Erreichung einer SiO₂- Schicht (4) auf der aktiven Vorderseite (2a), wobei die SiO₂-Schicht (4) als Ätzstopp fungiert,
- Entfernen der SiO₂-Schicht (4) von der Vorderseite und Vereinzeln des Halbleiterwafers (2) zu Halblei terchips (3),
- Entfernen der Ätzmaske (18),
- Passivieren der Rückseite (2b) und der Seitenkanten der Halbleiterchips (3),
- Beschichten der Seitenkanten der Halbleiterchips (3) mit einem Haftvermittler (22) und/oder einer lötbaren Oberflächenbeschichtung,
- Metallisierung der Seitenkanten,
- Strukturieren der Isolationsschicht unter Freilegen von Kontaktanschlüssen (16) auf der aktiven Vorder seite (2a) des Halbleiterchips (3) und Aufbringen von Leiterbahnen (14, 24) zur Umverdrahtung auf der Isolierschicht, wobei die Leiterbahnen (14, 24) zur Umverdrahtung einzelne Kontaktflächen (26) der pas siven Rückseite (2b) mit Kontaktanschlüssen (16) der aktiven Vorderseite (2a) verbinden.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Sägespurbereiche (12) auf dem Wafer (2) zwischen den Halbleiterchips (3) mit runden Durchbrüchen (30) durch die SiO₂-Schicht (4) versehen werden, deren Innenseite anschließend metallisiert wird, bevor der Wafer (2) ent lang der Sägespuren (12) in die Halbleiterchips (3) zer sägt wird.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Durchbrüche (30) jeweils an Leiterbahnen (14, 24) der Umverdrahtungsebenen anschließen und nach dem Ver einzeln der Halbleiterchips (3) Bestandteil der Leiter bahnen (14, 24) sind.

15. Verfahren zur Herstellung einer elektronischen Baugrup pe, die aufeinander gestapelte Halbleiterchips (3) auf weist, die über Umverdrahtungsebenen und Kontaktan schlüsse (16) bzw. -flächen (26) verbunden sind, wobei die Umverdrahtungsebenen auf geätzten Rändern des Halbleiterchips (3) angeordneten sind, wobei das Verfahren zumindest folgende Verfahrensschritte aufweist:

- Bereitstellen eines Halbleiterwafers (2) mit in Zeilen und Spalten angeordneten Halbleiterchips (3) und dazwischen vorgesehenen Sägespurbereichen (12),
- Aufbringen einer Isolationsschicht zum Schutz und zur Isolation der aktiven Vorderseite (2a) der Halbleiterchips (3),
- Aufbringen einer Ätzmaske (18) auf der passiven Rückseite (2b) der Halbleiterchips (3), wobei die Sägespurbereiche (12) frei bleiben,
- anisotropes Ätzen der von der Ätzmaske (12) frei gelassenen Sägespurbereiche (12) von der passiven Rückseite (2b) her bis zur Erreichung einer SiO₂- Schicht (4) auf der aktiven Vorderseite (2a), wobei die SiO₂-Schicht (4) als Ätzstopp fungiert,
- Entfernen der SiO₂-Schicht (4) von der Vorderseite und Vereinzeln des Halbleiterwafers (2) zu Halblei terchips (3),
- Entfernen der Ätzmaske (18),
- Passivieren der Rückseite (2b) und der Seitenkanten der Halbleiterchips (3),
- Beschichten der Seitenkanten der Halbleiterchips (3) mit einem Haftvermittler und/oder einer lötba ren Oberflächenbeschichtung,
- Metallisierung der Seitenkanten,
- Strukturieren der Isolationsschicht unter Freilegen von Kontaktanschlüssen (16) auf der aktiven Vorder seite (2a) des Halbleiterchips (3) und Aufbringen von Leiterbahnen (14, 24) zur Umverdrahtung auf der Isolierschicht, wobei die Leiterbahnen (14, 24) zur Umverdrahtung einzelne Kontaktanschlüsse (16) bzw. -flächen (26) mit den Durchbrüchen (30) verbinden,
- Stapeln von wenigstens zwei Halbleiterchips (3) zu einem elektronischen Bauteil.

16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Leiterbahnen (14, 24) zur Umverdrahtung mittels Siebdruck auf die strukturierte Isolierschicht aufge bracht werden.

17. Verfahren nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass ein Halbleiterwafer (2), der als Halbleiterchips (3) un terste Halbleiterchips (3) eines Stapels aufweist, an stelle von Kontaktanschlüssen (16) Lotdepots aufweist.

18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass zunächst mehrere Halbleiterwafer (2) aufeinander gesta pelt werden und nach einem Verbinden der Kontaktan schlüsse (16) mit den Kontaktflächen (26) darüberliegen der oder darunterliegender Halbleiterwafer (2) die ge stapelten Halbleiterwafer (2) zu gestapelten Halbleiter chips (3) vereinzelt werden.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass zum Verbinden der Kontaktanschlüsse (16) mit Kontaktflä chen (26) darüberliegender oder darunterliegender Halb leiterwafer (2) die aufeinander gestapelten Halbleiter wafer (2) auf eine Löttemperatur erwärmt werden.

20. Verfahren nach einem der Ansprüche 12 bis 14 zur Her stellung eines elektronischen Bauteils gemäß einem der Ansprüche 1 bis 8.

21. Verfahren nach einem der Ansprüche 15 bis 19 zur Her stellung einer elektronischen Baugruppe gemäß einem der Ansprüche 9 bis 11.