JP2006059839A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】複数の半導体素子を形成した半導体ウェハ1を個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、半導体ウェハ1の裏面11に磁性材層14を形成する工程と、磁性材層14が形成された状態で個片に分割する工程とを含ませて構成する。
【選択図】図1
Description
この電磁波障害の主な原因は半導体素子の能動回路が発する放射ノイズであり、これが半導体装置のおもて面や側面、裏面等の表面および実装基板の配線回路から放射され、電波干渉や異常共振等の電磁波障害を引き起こしている。
また、上記特許文献1のように完成した半導体装置に付加的に電磁波抑制機能をもたせたのではその大きさが半導体素子の大きさ(チップサイズという。)よりも大きくなってしまい、近年の実装密度の高密度化の要求に答えることが困難であるので、電磁波抑制機能を有する略チップサイズの半導体装置の開発が期待されている。
また、複数の半導体素子を形成した半導体ウェハを個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、前記半導体ウェハのおもて面および裏面の少なくとも一方に磁性材層を形成する工程と、前記磁性材層が形成された状態で個片に分割する工程とを含むことを特徴とする。
また、これにより製造された半導体装置は略チップサイズの大きさとすることができ、電磁波抑制機能を有する配線基板の高密度化を可能として電子機器の小型化に貢献することができるという効果が得られる。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程には、複数のLSI等の半導体素子を形成して予め製作されたシリコン等からなる半導体ウェハ1(図1において網掛けで示す。他の図において同じ。)が投入される。この半導体ウェハ1のおもて面2には半導体素子と電気的に接続するアルミニウム合金等からなる電極3および半導体素子の能動回路を保護するための酸化シリコンまたは窒化シリコンからなる保護膜4が既に形成されており、保護膜4の電極3の部位は後述する工程で再配線6を接続するための穴が設けられている。
以下に、図1を用いてPで示す工程に従って本実施例の半導体装置の製造方法について説明する。
P1、予め製作された半導体ウェハ1のおもて面2に既に形成されている保護膜4の外側にリソグラフィ等により絶縁膜5を形成し、その外側にメッキ処理等により銅層を形成してエッチング等により配線パターンを形成する(この配線パターンを再配線6という。)。
P2、封止樹脂8の研削面にポスト7を露出させると、この露出したポスト7にスクリーン印刷や半田ボールの溶着等により半田端子9を形成する。
P4、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、研削された半導体ウェハ1の裏面11に、裏面11と同一寸法で所定の厚さ、例えば0.05〜0.5mm程度の厚さのフェライト板をエポキシ系等の接着剤13により貼付してフェライトからなる磁性材層14を形成する。
P6、この分割された個片、すなわち個片に分割された半導体ウェハ1である半導体基板21に上記の各部位を形成したウェハレベルチップサイズパッケージ型の半導体装置20は、分割用テープ15の弾性により個々の間隔を押し広げ、この押し広げられた間隔を利用してロボットアーム等により個別にチップトレイやエンボステープ等に移し変える。
本実施例の半導体装置20は、個片に分割された半導体ウェハ1である半導体基板21のおもて面2に電極3および保護膜4が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが、封止樹脂8により封止されて形成されている。
このようにして製造された半導体装置20は、その大きさが半導体ウェハ1に形成された半導体素子と略同等の大きさ、つまりチップサイズであり、その半導体基板21の裏面11には半導体素子の能動回路からの電磁波を吸収して熱に変換するフェライトからなる磁性材層14が形成されているので、実装密度の高密度化の要求に答えることができ、かつ半導体素子の能動回路から放射される電磁波の影響を抑制する電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中でフェライト板を貼付して磁性材層を形成した半導体ウェハを個片として半導体装置を製造するようにしたことによって、一度に多量の電磁波抑制機能を有する半導体装置を製造することができ、電磁波抑制機能を有する半導体装置の製造時間を短縮してその生産効率を向上させることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程に投入される半導体ウェハ1は実施例1と同様である。
本実施例のPA1〜PA3の工程は、実施例1のP1〜P3の工程と同様であるのでその説明を省略する。
PA4、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、研削された半導体ウェハ1の裏面11の全面に、金属層形成手段としての無電解メッキ等の化学メッキにより所定の厚さ、例えば1〜5μm程度の厚さのフェライトからなるフェライト層を形成して磁性材層14を形成する。
本実施例の各工程により製造されたウェハレベルチップサイズパッケージ型の半導体装置20を図4に示す。
本実施例の半導体装置20は、半導体基板21のおもて面2に電極3および保護膜4が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが封止樹脂8により封止されて形成されている。
このようにして製造された半導体装置20は、実施例1と同様にチップサイズであり、その半導体基板21の裏面11には半導体素子の能動回路からの電磁波を吸収して熱に変換するフェライト層である磁性材層14が形成されているので、実装密度の高密度化の要求に答えることができ、かつ電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中で化学メッキによりフェライト層を形成して磁性材層を形成した半導体ウェハを個片として半導体装置を製造するようにしたことによって、上記実施例1と同様の効果に加えて、磁性材層を薄くすることができ、半導体装置の薄型化を図ることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程に投入される半導体ウェハ1は実施例1と同様である。
PB1、予め製作された半導体ウェハ1のおもて面2に既に形成されている半導体素子の能動回路に電気的に接続する電極3をレジスト膜30で被覆した後に、半導体ウェハ1のおもて面2側の全面に化学メッキによりフェライト層を形成して磁性材層14を形成する。
そして、上記実施例1のP1の工程と同様にして、磁性材層14の外側に絶縁膜5を形成し、その外側に再配線6およびポスト7を形成する。
PB3、その後、上記実施例1のP1の工程と同様にして封止樹脂8により再配線6とポスト7を封止し、乾燥後にポスト7を封止樹脂8の研削面に露出させ、実施例1のP2の工程と同様にして露出したポスト7に半田端子9を形成する。
PB5、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、磁性材層14の形成を終えた半導体ウェハ1を実施例1のP5の工程と同様にして分割用のブレード16により複数の個片に分割する。
上記の各工程により製造されたウェハレベルチップサイズパッケージ型の半導体装置20を図6に示す。
本実施例の半導体装置20は、半導体基板21のおもて面2に電極3および保護膜4および半導体素子の能動回路の保護膜4上に化学メッキにより選択的に形成されたフェライト層である磁性材層14が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが封止樹脂8により封止されて形成されている。
このようにして製造された半導体装置20は、実施例1と同様にチップサイズであり、その半導体基板21のおもて面2の半導体素子の能動回路の保護膜4上には能動回路からの電磁波を吸収して熱に変換するフェライト層である磁性材層14が選択的に形成されているので、実装密度の高密度化の要求に答えることができ、かつ電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中で化学メッキによりフェライト層を形成して半導体素子の能動回路の保護膜上に磁性材層を選択的に形成した半導体ウェハを個片として半導体装置を製造するようにしたことによって、上記実施例2と同様の効果に加えて、磁性材層を能動回路の直上に配置することができ、半導体素子の能動回路から放射される電磁波を更に抑制することができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程に投入される半導体ウェハ1は実施例1と同様である。
PC1、予め製作された半導体ウェハ1のおもて面2に、実施例1のP1の工程と同様にして絶縁膜5、再配線6、ポスト7を形成する。
PC2、次いで、形成した再配線6やポスト7を金属紛やフェライト等の磁性材料を所定の割合、例えば20〜70重量パーセント程度エポキシ樹脂に混練した樹脂(電磁シールド樹脂32という。)を流し込んで封止し、乾燥後に電磁シールド樹脂32の外側を研削により削り取ってポスト7を電磁シールド樹脂32の研削面に露出させる。
PC4、そして、実施例1のP2の工程と同様にして反転させた半導体ウェハ1の裏面11を所定の厚さに研削する。
PC5、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、電磁シールド樹脂32による封止を終えた半導体ウェハ1を実施例1のP5の工程と同様にして分割用のブレード16により複数の個片に分割する。
上記の各工程により製造されたウェハレベルチップサイズパッケージ型の半導体装置20を図8に示す。
本実施例の半導体装置20は、半導体基板21のおもて面2に電極3および保護膜4が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが電磁シールド樹脂32により封止されて形成されている。
このようにして製造された半導体装置20は、実施例1と同様にチップサイズであり、その半導体基板21のおもて面2の再配線6とポスト7を半導体素子の能動回路からの電磁波を吸収して熱に変換する磁性材料を混練した電磁シールド樹脂32により封止したので、実装密度の高密度化の要求に答えることができ、かつ電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中で電磁シールド樹脂により再配線とポストとを封止した半導体ウェハを個片として半導体装置を製造するようにしたことによって、上記実施例1と同様の効果に加えて、磁性材層を形成することなく電磁波抑制機能を発揮させることができ、半導体装置の更なる薄型化を図ることができる。
なお、上記実施例1と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程に投入される半導体ウェハ1は実施例1と同様である。
本実施例のPD1〜PD3の工程は、実施例1のP1〜P3の工程と同様であるのでその説明を省略する。
PD4、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、実施例1のP5の工程と同様にして半導体ウェハ1を分割用テープ15に貼り付け、比較的広いカッタ幅、例えば50〜100μm幅のカッタ34により分割線に沿って研削された半導体ウェハ1の裏面11から再配線6が形成されている層に至る縦横の切込みをいれて切込み部35を形成する。
そして、磁性材層14の形成を終えた半導体ウェハ1を、再び分割用テープ15に貼り付け、比較的薄いブレード幅、例えば25〜30μm幅の分割用のブレード16により分割線に相当する切込み部35の中心線に沿って縦横に切断して複数の個片に分割する。
その後のPD6の工程は、実施例1のP6の工程と同様であるのでその説明を省略する。
本実施例の半導体装置20は、半導体基板21のおもて面2に電極3および保護膜4が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが、封止樹脂8により封止されて形成されている。
このようにして製造された半導体装置20は、実施例1と同様にチップサイズであり、その半導体基板21の裏面11および側面には半導体素子の能動回路からの電磁波を吸収して熱に変換するフェライト層である磁性材層14が形成されているので、実装密度の高密度化の要求に答えることができ、かつ電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中で半導体ウェハの裏面から再配線が形成されている層に至る切込み部を設け、この切込み部を含めて化学メッキによりフェライト層を形成して磁性材層を形成した半導体ウェハを個片として半導体装置を製造するようにしたことによって、上記実施例2と同様の効果に加えて、磁性材層で半導体基板の裏面と側面を覆うことができ、半導体素子の能動回路から放射される電磁波を更に抑制することができる。
なお、上記実施例5と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のウェハレベルチップサイズパッケージ型の半導体装置の製造工程に投入される半導体ウェハ1は実施例1と同様である。
PE1、予め製作された半導体ウェハ1のおもて面2に上記実施例1のP1の工程と同様にして絶縁膜5を形成し、その外側にメッキ処理等により銅層を形成してエッチング等により再配線6を形成する。このときアース端子となる半田端子9に接続される再配線6を分割線まで伸長させて伸長部40を形成する。
その後のPE2、PE3の工程は、上記実施例1のP2、P3の工程と同様であるのでその説明を省略する。
PE4、研削を終えた半導体ウェハ1をグラインド用テープ10から引き剥がし、実施例5のPD4の工程と同様にして半導体ウェハ1を比較的広いカッタ幅のカッタ34により分割線に沿って半導体ウェハ1の裏面11から伸長部40に至る縦横の切込みをいれて切込み部35を形成する。
そして、導電性金属層41の形成を終えた半導体ウェハ1を、実施例5のPD5の工程と同様にして比較的薄いブレード幅の分割用のブレード16により分割線に相当する切込み部35の中心線に沿って縦横に切断して複数の個片に分割する。
その後のPE6の工程は、実施例1のP6の工程と同様であるのでその説明を省略する。
本実施例の半導体装置20は、半導体基板21のおもて面2に電極3および保護膜4が形成され、その外側に絶縁膜5および電極3に電気的に接続する再配線6とこれに半田端子9を電気的に接続させるポスト7とが、封止樹脂8により封止されて形成されている。
このようにして製造された半導体装置20は、実施例1と同様にチップサイズであり、その半導体基板21の裏面11および側面には半導体素子の能動回路からの電磁波による電流をアース端子に流して電磁波を遮断する導電性金属層41が形成されているので、実装密度の高密度化の要求に答えることができ、かつ半導体素子の能動回路からの電磁波を遮断してその電磁波の影響を抑制する電磁波抑制機能を有する半導体装置とすることができる。
以上説明したように、本実施例では、半導体装置の一連の製造工程の中で半導体ウェハの裏面から再配線の伸長部に至る切込み部を設け、この切込み部を含めて化学メッキにより導電性金属層を形成した半導体ウェハを個片として半導体装置を製造するようにしたことによって、上記実施例2と同様の効果に加えて、導電性金属層で半導体基板の裏面と側面を覆うことができ、半導体素子の能動回路から放射される電磁波を更に抑制することができる。
また、実施例2および実施例5で説明した磁性材層に替えて、上記実施例4で説明した電磁シールド樹脂を液状にしてスクリーン印刷等により半導体ウェハの裏面や切込み部に電磁シールド樹脂による層を形成しても同様の効果を得ることができる。
2 おもて面
3 電極
4 保護膜
5 絶縁膜
6 再配線
7 ポスト
8 封止樹脂
9 半田端子
10 グラインド用テープ
11 裏面
12 グラインド砥石
13 接着剤
14 磁性材層
15 分割用テープ
16 ブレード
20 半導体装置
21 半導体基板
30 レジスト膜
32 電磁シールド樹脂
34 カッタ
35 切込み部
40 伸長部
41 導電性金属層
Claims (14)
- 複数の半導体素子を形成した半導体ウェハを個片に分割して形成されるウェハレベルチップサイズパッケージ型の半導体装置において、
前記半導体ウェハを個片とした半導体基板のおもて面および裏面の少なくとも一方に、磁性材層を設けたことを特徴とする半導体装置。 - 請求項1において、
前記磁性材層を、フェライト板を貼付することにより形成したことを特徴とする半導体装置。 - 請求項1において、
前記半導体ウェハを個片とした半導体基板の側面に、磁性材層を設けたことを特徴とする半導体装置。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成されるウェハレベルチップサイズパッケージ型の半導体装置において、
前記半導体素子の能動回路の保護膜上に、磁性材層を選択的に設けたことを特徴とする半導体装置。 - 請求項1、請求項3または請求項4において、
前記磁性材層が、金属層形成手段により形成したフェライト層であることを特徴とする半導体装置。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成されるウェハレベルチップサイズパッケージ型の半導体装置において、
前記半導体ウェハを個片とした半導体基板のおもて面に、前記半導体素子に電気的に接続する再配線と、該再配線に電気的に接続するポストとを設け、該再配線とポストとを磁性材料を混練した樹脂で封止したことを特徴とする半導体装置。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成されるウェハレベルチップサイズパッケージ型の半導体装置において、
前記半導体ウェハを個片とした半導体基板のおもて面に、前記半導体素子に電気的に接続する再配線と、アース端子に接続する前記再配線に前記個片に分割する際の分割線まで伸長する伸長部を設けると共に、前記半導体基板の裏面と側面とに導電性金属層を設け、
該導電性金属層を、前記伸長部に導通させたことを特徴とする半導体装置。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、
前記半導体ウェハのおもて面および裏面の少なくとも一方に磁性材層を形成する工程と、
前記磁性材層が形成された状態で個片に分割する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項8において、
前記磁性材層を、フェライト板を貼付することにより形成することを特徴とする半導体装置の製造方法。 - 複数の半導体素子を形成した半導体ウェハを分割線に沿って個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、
前記半導体ウェハのおもて面に前記半導体素子に電気的に接続する再配線を形成する工程と、
前記分割線に沿って、前記半導体ウェハの裏面から前記再配線が形成されている層に至る切込み部を形成する工程と、
前記半導体ウェハの裏面と切込み部とに磁性材層を形成する工程と、
前記磁性材層が形成された状態で、前記切込み部の幅より薄いブレードにより前記分割線に沿って個片に分割する工程とを含むことを特徴とする半導体装置の製造方法。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、
前記半導体ウェハのおもて面の半導体素子の能動回路と電気的に接続する電極をレジスト膜で被覆する工程と、
前記レジスト膜を被覆した半導体ウェハのおもて面に磁性材層を形成する工程と、
前記レジスト膜を除去した後に絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項8、請求項10または請求項11において、
前記磁性材層を、金属層形成手段により形成したフェライト層とすることにより形成したことを特徴とする半導体装置の製造方法。 - 複数の半導体素子を形成した半導体ウェハを個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、
前記半導体ウェハのおもて面に前記半導体素子に電気的に接続する再配線と、該再配線に電気的に接続するポストとを形成する工程と、
前記再配線とポストとを磁性材料を混練した樹脂で封止する工程とを含むことを特徴とする半導体装置の製造方法。 - 複数の半導体素子を形成した半導体ウェハを分割線に沿って個片に分割して形成するウェハレベルチップサイズパッケージ型の半導体装置の製造方法において、
前記半導体ウェハのおもて面に前記半導体素子に電気的に接続する再配線を形成するときに、アース端子に接続される前記再配線を前記分割線まで伸長させて伸長部を形成する工程と、
前記分割線に沿って、前記半導体ウェハの裏面から前記伸長部に至る切込み部を形成する工程と、
前記半導体ウェハの裏面と切込み部とに金属層形成手段により導電性金属層を形成する工程と、
前記導電性金属層が形成された状態で、前記切込み部の幅より薄いブレードにより前記分割線に沿って個片に分割する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004236995A JP2006059839A (ja) | 2004-08-17 | 2004-08-17 | 半導体装置およびその製造方法 |
US11/159,145 US7687283B2 (en) | 2004-08-17 | 2005-06-23 | Method of producing a semiconductor device having a magnetic layer formed thereon |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004236995A JP2006059839A (ja) | 2004-08-17 | 2004-08-17 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006059839A true JP2006059839A (ja) | 2006-03-02 |
Family
ID=35908859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004236995A Pending JP2006059839A (ja) | 2004-08-17 | 2004-08-17 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7687283B2 (ja) |
JP (1) | JP2006059839A (ja) |
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Also Published As
Publication number | Publication date |
---|---|
US20060038245A1 (en) | 2006-02-23 |
US7687283B2 (en) | 2010-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080514 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A711 | Notification of change in applicant |
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|
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|
A02 | Decision of refusal |
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