JP4492621B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4492621B2
JP4492621B2 JP2007031757A JP2007031757A JP4492621B2 JP 4492621 B2 JP4492621 B2 JP 4492621B2 JP 2007031757 A JP2007031757 A JP 2007031757A JP 2007031757 A JP2007031757 A JP 2007031757A JP 4492621 B2 JP4492621 B2 JP 4492621B2
Authority
JP
Japan
Prior art keywords
semiconductor device
magnetic powder
insulating film
wiring
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007031757A
Other languages
English (en)
Other versions
JP2008198766A (ja
Inventor
由隆 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2007031757A priority Critical patent/JP4492621B2/ja
Priority to US12/069,689 priority patent/US8110882B2/en
Priority to TW097104816A priority patent/TWI397158B/zh
Priority to KR1020080012598A priority patent/KR101028258B1/ko
Priority to CN2008100881988A priority patent/CN101320726B/zh
Publication of JP2008198766A publication Critical patent/JP2008198766A/ja
Priority to KR1020100007714A priority patent/KR101030153B1/ko
Application granted granted Critical
Publication of JP4492621B2 publication Critical patent/JP4492621B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

この発明は半導体装置およびその製造方法に関する。
従来の半導体装置には、CSP(chip size package)と呼ばれるもので、半導体基板上に複数の配線が設けられ、配線の接続パッド部上面に柱状電極が設けられ、配線を含む半導体基板上にエポキシ系樹脂等からなる封止膜がその上面が柱状電極の上面と面一となるように設けられ、柱状電極の上面に半田ボールが設けられたものがある(例えば、特許文献1参照)。
特開2004−342876号公報(図6)
ところで、上記従来の半導体装置では、エポキシ系樹脂等からなる封止膜により、外部雰囲気からの汚染や破損から半導体基板の上面側を保護することができるが、半導体基板の上面側から外部へのあるいはその逆で外部から半導体基板の上面側への不要電磁輻射ノイズを抑制することができないという問題があった。
そこで、この発明は、半導体基板の上面側から外部へのあるいはその逆で外部から半導体基板の上面側への不要電磁輻射ノイズを抑制することができる半導体装置およびその製造方法を提供することを目的とする。
請求項1に記載の発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の上面を覆い、樹脂中に磁性体粉末が混入された材料を有する絶縁膜と、接続パッドを介して前記集積回路と電気的に接続され、且つ前記絶縁膜上に設けられた複数の配線と、前記配線の接続パッド部上に設けられた突起電極と、前記配線を含む前記絶縁膜の上面、且つ前記突起電極の周囲に設けられた、樹脂中に磁性体粉末が混入された材料からなる封止膜とを備えていることを特徴とするものである。
請求項2に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記磁性体粉末はNiCuZn、FeCoBN、CoHfTaPdのいずれかの軟磁性体粉末からなることを特徴とするものである。
請求項3に記載の発明に係る半導体装置は、請求項1に記載の発明において、前記突起電極上に半田ボールが設けられていることを特徴とするものである。
請求項4に記載の発明に係る半導体装置の製造方法は、主面に複数の集積回路が形成された半導体ウエハ上に、樹脂中に磁性体粉末が混入された材料を有する絶縁膜を形成する工程と、接続パッドを介して前記集積回路と電気的に接続され、且つ前記絶縁膜上に複数の配線を形成する工程と、前記配線の接続パッド部上に突起電極を形成する工程と、前記配線を含む前記絶縁膜の上面、且つ前記突起電極の周囲に、樹脂中に磁性体粉末が混入された材料からなる封止膜を形成する工程と、前記半導体ウエハおよび前記封止膜をダイシングして、複数個の半導体装置を得る工程と、を有することを特徴とするものである。
請求項5に記載の発明に係る半導体装置の製造方法は、請求項4に記載の発明において、前記磁性体粉末はNiCuZn、FeCoBN、CoHfTaPdのいずれかの軟磁性体粉末からなることを特徴とするものである。
請求項6に記載の発明に係る半導体装置の製造方法は、請求項4に記載の発明において、前記封止膜を形成した後に、前記突起電極上に半田ボールを形成する工程を有することを特徴とするものである。
この発明によれば、封止膜を樹脂中に磁性体粉末が混入された材料によって形成しているので、封止膜中の磁性体粉末により、半導体基板の上面側の集積回路から外部へのあるいはその逆で外部から半導体基板の上面側の集積回路への不要電磁輻射ノイズを抑制することができる。
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は、一般的にはCSPと呼ばれるものであり、シリコン基板(半導体基板)1を備えている。シリコン基板1の上面には所定の機能の集積回路(図示せず)が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド2が集積回路に接続されて設けられている。
接続パッド2の中央部を除くシリコン基板1の上面には酸化シリコン等からなる絶縁膜3が設けられ、接続パッド2の中央部は絶縁膜3に設けられた開口部4を介して露出されている。絶縁膜3の上面にはポリイミド系樹脂、エポキシ系樹脂等の熱硬化性樹脂からなる保護膜5が設けられている。絶縁膜3の開口部4に対応する部分における保護膜5には開口部6が設けられている。
保護膜5の上面には銅を含む金属からなる下地金属層7が設けられている。下地金属層7の上面全体には銅からなる配線8が設けられている。下地金属層7を含む配線8の一端部は、絶縁膜3および保護膜5の開口部4、6を介して接続パッド2に接続されている。配線8の接続パッド部上面には銅からなる柱状電極(突起電極)9が設けられている。
配線8を含む保護膜5の上面には封止膜10がその上面が柱状電極9の上面と面一となるように設けられている。この場合、封止膜10は、ポリイミド系樹脂、エポキシ系樹脂等からなる熱硬化性樹脂10a中にNiCuZn、FeCoBN、CoHfTaPd等からなる軟磁性体粉末10bが混入された材料からなっている。柱状電極9の上面には半田ボール11が設けられている。
以上のように、この半導体装置では、封止膜10を、ポリイミド系樹脂、エポキシ系樹脂等からなる熱硬化性樹脂10a中にNiCuZn、FeCoBN、CoHfTaPd等からなる軟磁性体粉末10bが混入された材料によって形成しているので、封止膜10中の軟磁性体粉末10bにより、シリコン基板1の上面側(集積回路)から外部へのあるいはその逆で外部からシリコン基板1の上面側(集積回路)への不要電磁輻射ノイズを抑制することができる。
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、ウエハ状態のシリコン基板(以下、半導体ウエハ21という)の上面にアルミニウム系金属等からなる接続パッド2、酸化シリコン等からなる絶縁膜3およびポリイミド系樹脂、エポキシ系樹脂等からなる保護膜5が形成され、接続パッド2の中央部が絶縁膜3および保護膜5に形成された開口部4、6を介して露出されたものを用意する。
この場合、半導体ウエハ21の上面において各半導体装置が形成される領域には所定の機能の集積回路(図示せず)が形成され、接続パッド2はそれぞれ対応する領域に形成された集積回路に電気的に接続されている。なお、図2において、符号22で示す領域はダイシングラインに対応する領域である。
次に、図3に示すように、絶縁膜3および保護膜5の開口部4、6を介して露出された接続パッド2の上面を含む保護膜5の上面全体に下地金属層7を形成する。この場合、下地金属層7は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層7の上面にメッキレジスト膜23をパターン形成する。この場合、配線8形成領域に対応する部分におけるメッキレジスト膜23には開口部24が形成されている。次に、下地金属層7をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜23の開口部24内の下地金属層7の上面に配線8を形成する。次に、メッキレジスト膜23を剥離する。
次に、図4に示すように、配線8を含む下地金属層7の上面にメッキレジスト膜25をパターン形成する。この場合、配線8の接続パッド部つまり柱状電極9形成領域に対応する部分におけるレジスト膜25には開口部26が形成されている。次に、下地金属層7をメッキ電流路とした銅の電解メッキを行うことにより、メッキレジスト膜25の開口部26内の配線8の接続パッド部上面に柱状電極9を形成する。次に、メッキレジスト膜25を剥離し、次いで、配線8をマスクとして下地金属層7の不要な部分をエッチングして除去すると、図5に示すように、配線8下にのみ下地金属層7が残存される。
次に、図6に示すように、配線8および柱状電極9を含む保護膜5の上面に、スクリーン印刷法やスピンコート法等により、ポリイミド系樹脂、エポキシ系樹脂等からなる熱硬化性樹脂10a中にNiCuZn、FeCoBN、CoHfTaPd等からなる軟磁性体粉末10bが混入された材料からなる封止膜10をその厚さが柱状電極9の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極9の上面は封止膜10によって覆われている。この場合、熱硬化性樹脂10a中に軟磁性体粉末10bが混入された材料をスクリーン印刷法やスピンコート法等により塗布すればよいので、製造工程数が増加しないようにすることができる。
次に、封止膜10の上面側を適宜に研磨して除去することにより、図7に示すように、柱状電極9の上面を露出させるとともに、この露出された柱状電極9の上面を含む封止膜10の上面を平坦化する。次に、図8に示すように、柱状電極9の上面に半田ボール11を形成する。次に、図9に示すように、ダイシングライン22に沿って、封止膜10、保護膜5、絶縁膜3および半導体ウエハ21をダイシングすると、図1に示す半導体装置が複数個得られる。
(第2実施形態)
図10はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、保護膜(絶縁膜)5をポリイミド系樹脂、エポキシ系樹脂等からなる熱硬化性樹脂5a中に軟磁性体粉末5bが混入された材料によって形成した点である。
この半導体装置では、封止膜10および保護膜5中の軟磁性体粉末10b、5bにより、図1に示す半導体装置の場合よりも、シリコン基板1の上面側(集積回路)から外部へのあるいはその逆で外部からシリコン基板1の上面側(集積回路)への不要電磁輻射ノイズをより一層抑制することができる。また、保護膜5の形成に際しては、熱硬化性樹脂5a中に軟磁性体粉末5bが混入された材料をスクリーン印刷法やスピンコート法等により塗布すればよいので、製造工程数が増加しないようにすることができる。
この発明の第1実施形態としての半導体装置の断面図。 図1に示す半導体装置の製造に際し、当初用意したものの断面図。 図2に続く工程の断面図。 図3に続く工程の断面図。 図4に続く工程の断面図。 図5に続く工程の断面図。 図6に続く工程の断面図。 図7に続く工程の断面図。 図8に続く工程の断面図。 この発明の第2実施形態としての半導体装置の断面図。
符号の説明
1 シリコン基板
2 接続パッド
3 絶縁膜
5 保護膜
5a 熱硬化性樹脂
5b 軟磁性体粉末
7 下地金属層
8 配線
9 柱状電極
10 封止膜
10a 熱硬化性樹脂
10b 軟磁性体粉末
11 半田ボール
21 半導体ウエハ

Claims (6)

  1. 半導体基板と、前記半導体基板上に設けられた集積回路と、前記集積回路の上面を覆い、樹脂中に磁性体粉末が混入された材料を有する絶縁膜と、接続パッドを介して前記集積回路と電気的に接続され、且つ前記絶縁膜上に設けられた複数の配線と、前記配線の接続パッド部上に設けられた突起電極と、前記配線を含む前記絶縁膜の上面、且つ前記突起電極の周囲に設けられた、樹脂中に磁性体粉末が混入された材料からなる封止膜とを備えていることを特徴とする半導体装置。
  2. 請求項1に記載の発明において、前記磁性体粉末はNiCuZn、FeCoBN、CoHfTaPdのいずれかの軟磁性体粉末からなることを特徴とする半導体装置。
  3. 請求項1に記載の発明において、前記突起電極上に半田ボールが設けられていることを特徴とする半導体装置。
  4. 主面に複数の集積回路が形成された半導体ウエハ上に、樹脂中に磁性体粉末が混入された材料を有する絶縁膜を形成する工程と、
    接続パッドを介して前記集積回路と電気的に接続され、且つ前記絶縁膜上に複数の配線を形成する工程と、
    前記配線の接続パッド部上に突起電極を形成する工程と、
    前記配線を含む前記絶縁膜の上面、且つ前記突起電極の周囲に、樹脂中に磁性体粉末が混入された材料からなる封止膜を形成する工程と、
    前記半導体ウエハおよび前記封止膜をダイシングして、複数個の半導体装置を得る工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 請求項4に記載の発明において、前記磁性体粉末はNiCuZn、FeCoBN、CoHfTaPdのいずれかの軟磁性体粉末からなることを特徴とする半導体装置の製造方法。
  6. 請求項4に記載の発明において、前記封止膜を形成した後に、前記突起電極上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
JP2007031757A 2007-02-13 2007-02-13 半導体装置およびその製造方法 Expired - Fee Related JP4492621B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007031757A JP4492621B2 (ja) 2007-02-13 2007-02-13 半導体装置およびその製造方法
US12/069,689 US8110882B2 (en) 2007-02-13 2008-02-12 Semiconductor device with magnetic powder mixed therein and manufacturing method thereof
TW097104816A TWI397158B (zh) 2007-02-13 2008-02-12 混有磁性體粉末之半導體裝置及其製造方法
KR1020080012598A KR101028258B1 (ko) 2007-02-13 2008-02-12 자성체 분말을 혼입하는 반도체장치 및 그 제조방법
CN2008100881988A CN101320726B (zh) 2007-02-13 2008-02-13 混入磁性体粉末的半导体装置及其制造方法
KR1020100007714A KR101030153B1 (ko) 2007-02-13 2010-01-28 반도체장치 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007031757A JP4492621B2 (ja) 2007-02-13 2007-02-13 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2008198766A JP2008198766A (ja) 2008-08-28
JP4492621B2 true JP4492621B2 (ja) 2010-06-30

Family

ID=39757452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007031757A Expired - Fee Related JP4492621B2 (ja) 2007-02-13 2007-02-13 半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP4492621B2 (ja)
CN (1) CN101320726B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040817A (ja) * 2008-08-06 2010-02-18 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2013232620A (ja) 2012-01-27 2013-11-14 Rohm Co Ltd チップ部品
US9245940B2 (en) * 2014-02-12 2016-01-26 Qualcomm Incorporated Inductor design on floating UBM balls for wafer level package (WLP)
KR20160004090A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 박막 인덕터용 코일 유닛, 박막 인덕터용 코일 유닛의 제조방법, 박막 인덕터 및 박막 인덕터의 제조방법
WO2022178874A1 (zh) * 2021-02-27 2022-09-01 华为技术有限公司 一种磁基板结构及电子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235944A (ja) * 2004-02-18 2005-09-02 Tdk Corp 電子デバイスおよびその製造方法
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914183B2 (en) * 2002-09-25 2005-07-05 Sumitomo Electric Industries, Ltd. Board for printed wiring

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235944A (ja) * 2004-02-18 2005-09-02 Tdk Corp 電子デバイスおよびその製造方法
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101320726A (zh) 2008-12-10
JP2008198766A (ja) 2008-08-28
CN101320726B (zh) 2012-02-22

Similar Documents

Publication Publication Date Title
TWI660477B (zh) 半導體封裝及其製造方法
US20060060984A1 (en) Semiconductor device packaged into chip size and manufacturing method thereof
KR101030153B1 (ko) 반도체장치 및 그 제조방법
JP2008141170A (ja) 半導体装置およびその製造方法
JP5249080B2 (ja) 半導体装置
JP4492621B2 (ja) 半導体装置およびその製造方法
WO2011136363A1 (ja) 回路装置の製造方法
JP2008244383A (ja) 半導体装置およびその製造方法
JP2007150175A (ja) 半導体装置の製造方法
JP4506767B2 (ja) 半導体装置の製造方法
JP4506168B2 (ja) 半導体装置およびその実装構造
JP2007294558A (ja) 半導体装置およびその製造方法
JP2008210828A (ja) 半導体装置およびその製造方法
US20110001234A1 (en) Semiconductor device and fabrication method thereof
JP5095991B2 (ja) 半導体装置の製造方法
JP2005158777A (ja) 半導体装置及びその製造方法
US7910478B2 (en) Method of manufacturing semiconductor devices
JP2010040817A (ja) 半導体装置およびその製造方法
JP5082333B2 (ja) 半導体装置及び半導体装置の製造方法
JP4987683B2 (ja) 半導体装置およびその製造方法
JP2011091432A (ja) 半導体装置の製造方法
JP2009218469A (ja) 半導体装置およびその製造方法
JP2007250849A (ja) 半導体装置の製造方法
JP2005038979A (ja) 半導体装置の製造方法
JP5068830B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100316

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees