KR101028258B1 - 자성체 분말을 혼입하는 반도체장치 및 그 제조방법 - Google Patents

자성체 분말을 혼입하는 반도체장치 및 그 제조방법 Download PDF

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Abstract

반도체기판의 상면측의 집적회로로부터 외부로의 혹은 그 반대로 외부로부터 반도체기판의 상면측의 집적회로로의 불필요한 전자복사 노이즈를 억제할 수 있는 반도체장치 및 그 제조방법을 제공하기 위해, 복수의 접속패드를 구비하는 반도체기판과, 반도체기판상에 설치된 집적회로와, 복수의 접속패드를 제외한 반도체기판상에 설치된 절연막과, 접속패드를 통해 집적회로와 전기적으로 접속되어 설치된 복수의 배선과, 배선의 접속패드부상에 설치된 돌기전극과, 집적회로의 상면을 덮고 또한 돌기전극의 주위에 설치된 밀봉막을 구비하고, 절연막 또는 밀봉막의 적어도 한쪽은 수지와, 수지 중에 혼입된 자성체 분말을 포함하는 구성으로 하였다.
이러한 구성에 의해 반도체기판의 상면측의 집적회로로부터 외부로의 혹은 그 반대로 외부로부터 반도체기판의 상면측의 집적회로로의 불필요한 전자복사 노이즈를 억제할 수 있다는 등의 효과가 얻어진다.
자성체 분말, 접속패드, 절연막, 밀봉막, 불요 전자복사 노이즈

Description

자성체 분말을 혼입하는 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE MIXING MAGNETIC POWDER AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
종래의 기술로서 일본국 특허공개공보 제2004-342876호(도 6)에는 CSP(chip size package)라 불리는 것으로서, 반도체기판상에 복수의 배선이 설치되고, 배선의 접속패드부 상면에 주상(柱狀)전극이 설치되고, 배선을 포함한 반도체기판상에 에폭시계 수지 등으로 이루어지는 밀봉막이 그의 상면이 주상전극의 상면과 면일치로 되도록 설치되고, 주상전극의 상면에 땜납볼이 설치된 것이 있다.
그런데, 일본국 특허공개공보 제2004-342876호(도 6)에서는 에폭시계 수지 등으로 이루어지는 밀봉막에 의해, 외부 분위기로부터의 오염이나 파손으로부터 반도체기판의 상면측을 보호할 수 있지만, 반도체기판의 상면측으로부터 외부로의 혹은 그 반대로 외부로부터 반도체기판의 상면측으로의 불요(不要) 전자복사 노이즈를 억제할 수 없다고 하는 문제가 있었다.
또, 일본특허공보 제3540729호에는 CSP(chip size package)에 있어서, 소용돌이형상의 박막 유도소자를 구비한 것이 있다.
그러나, 일본특허공보 제3540729호에서는 보호막의 상면에 소용돌이형상의 박막 유도소자를 설치하고 있으므로, 반도체기판에 발생하는 와전류에 의해 박막 유도소자에 와전류손실이 생기고, 박막 유도소자의 특성이 열화한다(Q값이 작아진다)고 하는 문제가 있었다.
그래서, 본 발명은 반도체기판의 상면측의 집적회로로부터 외부로의 혹은 그 반대로 외부로부터 반도체기판의 상면측의 집적회로로의 불필요한 전자복사 노이즈를 억제할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
또, 본 발명은 반도체기판상에 박막 유도소자를 갖는 반도체장치에 있어서는 반도체기판에 발생하는 와전류에 기인하는 박막 유도소자의 와전류 손실을 저감하는 것을 목적으로 한다.
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상기 목적을 달성하기 위해, 본 발명의 하나의 실시예에 따른 반도체 장치는, 복수의 접속패드 및 집적회로를 구비하는 반도체기판과, 상기 복수의 접속패드의 적어도 일부를 제외한 상기 반도체기판상에 설치된 절연막과, 상기 절연막의 위에 설치되어 상기 접속패드를 통해 상기 집적회로와 전기적으로 접속된 복수의 배선과, 상기 절연막의 위에 설치된 박막유도소자와, 상기 배선의 접속패드 위에 설치된 돌기전극과, 상기 절연막 및 상기 배선을 덮고 또한 상기 돌기전극의 주위에 설치된 밀봉막과, 상기 배선 아래, 상기 박막유도소자 아래, 및 상기 배선 아래와 상기 박막유도소자 아래 사이에서 상기 절연막 위에 설치된 수지 중에 자성체 분말이 혼입된 자성막을 포함하는 것을 특징으로 한다.
또한, 다른 실시예는 반도체기판과, 해당 반도체기판상의 동일한 층상에 복수의 배선 및 소용돌이 형상의 박막 유도소자가 설치된 반도체장치에 있어서, 적어도 상기 박막 유도소자 아래에 있어서의 상기 반도체기판상에 자성막이 설치되어 있는 것을 특징으로 한다.
또한, 다른 실시예는 반도체기판과, 해당 반도체기판상의 동일한 층상에 복수의 배선 및 소용돌이 형상의 박막 유도소자가 설치된 반도체장치에 있어서, 적어도 상기 박막 유도소자 아래에 있어서의 상기 반도체기판상에 설치된 자성막과, 상기 배선의 접속패드부상에 설치된 주상전극과, 상기 주상전극의 주위에 설치된 밀봉막을 갖고, 상기 자성막은 상기 반도체기판상의 전체면에 설치되고, 수지 중에 자성체 분말이 혼입된 것으로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은, 주면에 복수의 접속패드와 복수의 집적회로가 형성된 반도체 웨이퍼 위의 상기 복수의 접속패드의 적어도 일부를 제외한 영역에 절연막을 형성하는 공정과, 배선과 박막유도소자를 형성할 영역 아래 및 이 사이에서 상기 절연막 위에, 수지 중에 자성체 분말이 혼입된 자성막을 형성하는 공정과, 상기 접속패드를 통해 상기 집적회로와 전기적으로 접속된 복수의 상기 배선과 상기 박막유도소자를 상기 자성막 위에 형성하는 공정과, 상기 배선의 접속패드 위에 돌기전극을 형성하는 공정과, 상기 자성막 및 상기 배선을 덮으며 또한 상기 돌기전극의 주위에 밀봉막을 형성하는 공정과, 상기 반도체 웨이퍼 및 상기 밀봉막을 다이싱하여 복수의 반도체장치를 얻는 공정을 구비하는 것을 특징으로 한다.
또, 다른 실시예는 반도체기판상의 동일한 층상에 복수의 배선 및 소용돌이형상의 박막 유도소자가 설치된 반도체장치의 제조방법에 있어서, 적어도 상기 박막 유도소자를 형성해야 할 영역 아래에 있어서의 상기 반도체기판상에 자성막을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명에 따르면, 밀봉막을 수지 중에 자성체 분말이 혼입된 재료에 의해서 형성하고 있으므로, 밀봉막 중의 자성체 분말에 의해, 반도체기판의 상면측의 집적회로로부터 외부로의 혹은 그 반대로 외부로부터 반도체기판의 상면측의 집적회로로의 불요 전자복사 노이즈를 억제할 수 있다. 또, 소용돌이형상의 박막 유도소자를 구비한 CSP라 불리우는 반도체장치에 있어서는 반도체기판과 박막 유도소자의 사이의 수지 중에 자성체 분말을 혼입한 것으로 이루어지는 자성막을 설치하는 것에 의해, 반도체기판에 발생하는 와전류에 기인하는 박막 유도소자의 와전류손실을 저감할 수 있다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 일반적으로는 CSP라 불리우는 것으로서, 실리콘기판(반도체기판)(1)을 구비하고 있다. 실리콘기판(1)의 상면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(2)가 집적회로에 접속되어 설치되어 있다.
접속패드(2)의 중앙부를 제외한 실리콘기판(1)의 상면에는 산화실리콘 등으로 이루어지는 절연막(3)이 설치되고, 접속패드(2)의 중앙부는 절연막(3)에 설치된 개구부(4)를 통해 노출되어 있다. 절연막(3)의 상면에는 폴리이미드계 수지, 에폭시계 수지 등의 열경화성 수지로 이루어지는 보호막(5)이 설치되어 있다. 절연막(3)의 개구부(4)에 대응하는 부분에 있어서의 보호막(5)에는 개구부(6)가 설치되어 있다.
보호막(5)의 상면에는 동을 포함한 금속으로 이루어지는 하지(下地) 금속층(7)이 설치되어 있다. 하지 금속층(7)의 상면 전체에는 동으로 이루어지는 배선(8)이 설치되어 있다. 하지 금속층(7)을 포함한 배선(8)의 일단부는 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통해 접속패드(2)에 접속되어 있다. 배선(8)의 접속패드부 상면에는 동으로 이루어지는 주상전극(돌기전극)(9)이 설치되어 있다.
배선(8)을 포함한 보호막(5)의 상면에는 밀봉막(10)이 그의 상면이 주상전극(9)의 상면과 면일치로 되도록 설치되어 있다. 이 경우, 밀봉막(10)은 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 열경화성 수지(10a) 중에 NiCuZn, FeCoBN, CoHfTaPd 등으로 이루어지는 연자성체 분말(10b)이 혼입된 재료로 이루어져 있다. 주상전극(9)의 상면에는 땜납볼(11)이 설치되어 있다.
이상과 같이, 이 반도체장치에서는 밀봉막(10)을, 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 열경화성 수지(10a) 중에 NiCuZn, FeCoBN, CoHfTaPd 등으로 이루어지는 연자성체 분말(10b)이 혼입된 재료에 의해서 형성하고 있으므로, 밀봉막(10) 중의 연자성체 분말(10b)에 의해, 실리콘기판(1)의 상면측(집적회로)으로부터 외부로의 혹은 그 반대로 외부로부터 실리콘기판(1)의 상면측(집적회로)으로의 불요 전자복사 노이즈를 억제할 수 있다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 우선, 도 2에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(이하, 반도체 웨이퍼(21)라 함)의 상면에 알루미늄계 금속 등으로 이루어지는 접속패드(2), 산화실리콘 등으로 이루어지는 절연막(3) 및 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 보호막(5)이 형성되고, 접속패드(2)의 중앙부가 절연막(3) 및 보호막(5)에 형성된 개구부(4, 6)를 통해 노출된 것을 준비한다.
이 경우, 반도체 웨이퍼(21)의 상면에 있어서 각 반도체장치가 형성되는 영역에는 소정 기능의 집적회로(도시하지 않음)가 형성되고, 접속패드(2)는 각각 대응하는 영역에 형성된 집적회로에 전기적으로 접속되어 있다. 또한, 도 2에 있어서, 부호 '22'로 나타내는 영역은 다이싱라인에 대응하는 영역이다.
다음에, 도 3에 나타내는 바와 같이, 절연막(3) 및 보호막(5)의 개구부(4, 6)를 통해 노출된 접속패드(2)의 상면을 포함한 보호막(5)의 상면 전체에 하지 금 속층(7)을 형성한다. 이 경우, 하지 금속층(7)은 무전해도금에 의해 형성된 동층만이어도 좋고, 또 스퍼터에 의해 형성된 동층만이어도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 동층을 형성한 것이어도 좋다.
다음에, 하지 금속층(7)의 상면에 도금 레지스트막(23)을 패턴 형성한다. 이 경우, 배선(8) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(23)에는 개구부(24)가 형성되어 있다. 다음에, 하지 금속층(7)을 도금 전류로로 한 동의 전해도금을 실행하는 것에 의해, 도금 레지스트막(23)의 개구부(24) 내의 하지 금속층(7)의 상면에 배선(8)을 형성한다. 다음에, 도금 레지스트막(23)을 박리한다.
다음에, 도 4에 나타내는 바와 같이, 배선(8)을 포함한 하지 금속층(7)의 상면에 도금 레지스트막(25)를 패턴 형성한다. 이 경우, 배선(8)의 접속패드부 즉 주상전극(9) 형성영역에 대응하는 부분에 있어서의 레지스트막(25)에는 개구부(26)가 형성되어 있다. 다음에, 하지 금속층(7)을 도금 전류로로 한 동의 전해 도금을 실행하는 것에 의해, 도금 레지스트막(25)의 개구부(26) 내의 배선(8)의 접속패드부 상면에 주상전극(9)을 형성한다. 다음에, 도금 레지스트막(25)을 박리하고, 다음에, 배선(8)을 마스크로 하여 하지 금속층(7)의 불필요한 부분을 에칭하여 제거하면, 도 5에 나타내는 바와 같이, 배선(8) 아래에만 하지 금속층(7)이 잔존된다.
다음에, 도 6에 나타내는 바와 같이, 배선(8) 및 주상전극(9)을 포함한 보호막(5)의 상면에, 스크린 인쇄법이나 스핀 코트법 등에 의해, 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 열경화성 수지(10a) 중에 NiCuZn, FeCoBN, CoHfTaPd 등으로 이루어지는 연자성체 분말(10b)이 혼입된 재료로 이루어지는 밀봉 막(10)을 그의 두께가 주상전극(9)의 높이보다 약간 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(9)의 상면은 밀봉막(10)에 의해서 덮여 있다. 이 경우, 열경화성 수지(10a) 중에 연자성체 분말(10b)이 혼입된 재료를 스크린 인쇄법이나 스핀 코트법 등에 의해 도포하면 좋으므로, 제조 공정수가 증가하지 않도록 할 수 있다.
다음에, 밀봉막(10)의 상면측을 적절히 연마하여 제거하는 것에 의해, 도 7에 나타내는 바와 같이, 주상전극(9)의 상면을 노출시키는 동시에, 이 노출된 주상전극(9)의 상면을 포함한 밀봉막(10)의 상면을 평탄화한다. 다음에, 도 8에 나타내는 바와 같이, 주상전극(9)의 상면에 땜납볼(11)을 형성한다. 다음에, 도 9에 나타내는 바와 같이, 다이싱라인(22)을 따라, 밀봉막(10), 보호막(5), 절연막(3) 및 반도체 웨이퍼(21)를 다이싱하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
<제 2 실시형태>
도 10은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 반도체장치와 다른 점은 보호막(절연막)(5)을 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 열경화성 수지(5a) 중에 연자성체 분말(5b)이 혼입된 재료에 의해서 형성한 점이다.
이 반도체장치에서는 밀봉막(10) 및 보호막(5) 중의 연자성체 분말(10b, 5b)에 의해, 도 1에 나타내는 반도체장치의 경우보다, 실리콘기판(1)의 상면측(집적회로)으로부터 외부로의 혹은 그 반대로 외부로부터 실리콘기판(1)의 상면측(집적회로)으로의 불요 전자복사 노이즈를 한층 억제할 수 있다. 또, 보호막(5)의 형성시 에는 열경화성 수지(5a) 중에 연자성체 분말(5b)이 혼입된 재료를 스크린 인쇄법이나 스핀 코트법 등에 의해 도포하면 좋으므로, 제조 공정수가 증가하지 않도록 할 수 있다.
<제 3 실시형태>
도 11a는 본 발명의 제 3 실시형태로서의 반도체장치의 주요부의 투과 평면도를 나타내고, 도 11b는 그 B-B선을 따른 단면도를 나타낸다. 이 반도체장치는 일반적으로는 CSP라 불리는 것으로서, 평면 방형상의 실리콘기판(반도체기판)(1)을 구비하고 있다. 실리콘기판(1)의 상면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 상면 주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(2a, 2b, 2c)가 집적회로에 접속되어 설치되어 있다. 이 경우, 부호 '2b, 2c'로 나타내는 접속패드는 후술하는 소용돌이형상의 박막 유도소자(13)의 양단부에 접속되는 것이며, 도 11a에서는 서로 인접하여 배치되어 있다.
접속패드(2a, 2b, 2c)의 중앙부를 제외한 실리콘기판(1)의 상면에는 산화실리콘 등으로 이루어지는 절연막(3)이 설치되고, 접속패드(2a, 2b, 2c)의 중앙부는 절연막(3)에 설치된 개구부(4a, 4b, 4c)를 통해 노출되어 있다. 절연막(3)의 상면에는 알루미늄계 금속 등으로 이루어지는 박막 유도소자용 배선(18)이 설치되어 있다. 박막 유도소자용 배선(18)의 일단부는 절연막(3)의 개구부(4b)를 통해 접속패드(2b)에 접속되어 있다.
박막 유도소자용 배선(18)을 포함한 절연막(3)의 상면에는 자성막(19)이 설치되어 있다. 이 경우, 자성막(19)은 폴리이미드계 수지, 에폭시계 수지 등으로 이 루어지는 열경화성 수지(19a) 중에 NiCuZn, FeCoBN, CoHfTaPd 등으로 이루어지는 연자성체 분말(19b)이 혼입된 것으로 이루어져 있다. 또, 절연막(3)의 개구부(4a, 4c) 및 박막 유도소자용 배선(18)의 접속패드부에 대응하는 부분에 있어서의 자성막(5)에는 개구부(20a, 20c, 29)가 설치되어 있다.
자성막(19)의 상면에는 동 등으로 이루어지는 하지 금속층(30), 소용돌이형상의 박막 유도소자용 하지 금속층(10) 및 박막 유도소자용 배선용 하지 금속층(11)(도 11b에서는 도시하지 않음)이 설치되어 있다. 하지 금속층(30), 박막 유도소자용 하지 금속층(10) 및 박막 유도소자용 배선용 하지 금속층(11)의 각 상면 전체에는 동으로 이루어지는 배선(12), 소용돌이형상의 박막 유도소자(13) 및 박막 유도소자용 배선(14)이 설치되어 있다.
하지 금속층(30)을 포함한 배선(12)의 일단부는 절연막(3) 및 자성막(19)의 개구부(4a, 7a)를 통해 접속패드(2a)에 접속되어 있다. 박막 유도소자용 배선용 하지 금속층(11)을 포함한 박막 유도소자용 배선(14)의 일단부는 절연막(3) 및 자성막(19)의 개구부(4c, 20c)를 통해 접속패드(2c)에 접속되어 있다. 박막 유도소자용 하지 금속층(10)을 포함한 박막 유도소자(13)의 내단부는 자성막(19)의 개구부(29)를 통해 박막 유도소자용 배선(18)의 접속패드부에 접속되고, 외단부는 박막 유도소자용 배선용 하지 금속층(11)을 포함한 박막 유도소자용 배선(14)의 타단부에 접속되어 있다.
배선(12)의 접속패드부 상면에는 동으로 이루어지는 주상전극(15)이 설치되어 있다. 배선(12) 및 박막 유도소자(13)를 포함한 자성막(19)의 상면에는 에폭시 계 수지 등으로 이루어지는 밀봉막(16)이 그의 상면이 주상전극(15)의 상면과 면일치로 되도록 설치되어 있다. 주상전극(15)의 상면에는 땜납볼(17)이 설치되어 있다.
이상과 같이, 이 반도체장치에서는 박막 유도소자(13) 아래에 있어서의 실리콘기판(1)상의 절연막(3)의 상면에, 열경화성 수지(19a) 중에 연자성체 분말(19b)을 혼입한 것으로 이루어지는 자성막(19)을 설치하고 있으므로, 실리콘기판(1)에 발생하는 와전류에 기인하는 박막 유도소자(13)의 와전류손실을 저감할 수 있고, 더 나아가서는 박막 유도소자(13)의 특성열화(Q값의 저하)를 억제할 수 있다.
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 우선, 도 12에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(이하, 반도체 웨이퍼(21)라 함)의 상면에 알루미늄계 금속 등으로 이루어지는 접속패드(2a, 2b) 및 산화 실리콘 등으로 이루어지는 절연막(3)이 형성되고, 접속패드(2a, 2b)의 중앙부가 절연막(3)에 형성된 개구부(4a, 4b)를 통해 노출된 것을 준비한다.
이 경우, 반도체 웨이퍼(21)의 상면에 있어서 각 반도체장치가 형성되는 영역에는 소정 기능의 집적회로(도시하지 않음)가 형성되고, 접속패드(2a, 2b)는 각각 대응하는 영역에 형성된 집적회로에 전기적으로 접속되어 있다. 또한, 도 11a에 나타내는 접속패드(2c) 및 그것에 부수하는 것에 대해서는 그 설명을 생략한다. 또, 도 12에 있어서, 부호 '22'로 나타내는 영역은 다이싱라인에 대응하는 영역이다.
다음에, 도 13에 나타내는 바와 같이, 절연막(3)의 상면에, 스퍼터법 등에 의해 성막된 알루미늄계 금속 등으로 이루어지는 금속막을 포토리소그래피법에 의해 패터닝하는 것에 의해, 박막 유도소자용 배선(18)을 형성한다. 이 상태에서는 박막 유도소자용 배선(18)의 일단부는 절연막(3)의 개구부(4b)를 통해 접속패드(2b)에 접속되어 있다.
다음에, 도 14에 나타내는 바와 같이, 박막 유도소자용 배선(18)을 포함한 절연막(3)의 상면에, 스크린 인쇄법이나 스핀 코트법 등에 의해, 폴리이미드계 수지, 에폭시계 수지 등으로 이루어지는 열경화성 수지(19a) 중에 NiCuZn, FeCoBN, CoHfTaPd 등으로 이루어지는 연자성체 분말(19b)이 혼입된 것으로 이루어지는 자성막(19)을 형성한다. 다음에, 절연막(3)의 개구부(4a) 및 박막 유도소자용 배선(18)의 접속패드부에 대응하는 부분에 있어서의 자성막(19)에, 레이저빔을 조사하는 레이저가공 혹은 포토리소그래피법에 의해 개구부(20a, 29)를 형성한다.
다음에, 도 15에 나타내는 바와 같이, 절연막(3) 및 자성막(19)의 개구부(4a, 7a)를 통해 노출된 접속패드(2a)의 상면 및 자성막(19)의 개구부(29)를 통해 노출된 박막 유도소자용 배선(18)의 접속패드부 상면을 포함한 자성막(19)의 상면 전체에 하지 금속층(23)을 형성한다. 이 경우, 하지 금속층(23)은 무전해도금에 의해 형성된 동층만이어도 좋고, 또 스퍼터법에 의해 형성된 동층만이어도 좋으며, 또한 스퍼터법에 의해 형성된 티탄 등의 박막층상에 스퍼터법에 의해 동층을 형성한 것이어도 좋다.
다음에, 하지 금속층(23)의 상면에 도금 레지스트막(44)을 패턴 형성한다. 이 경우, 배선(12) 형성영역 및 박막 유도소자(13) 형성영역에 대응하는 부분에 있 어서의 도금 레지스트막(44)에는 개구부(45, 26)가 형성되어 있다. 다음에, 하지 금속층(23)을 도금 전류로로 한 동의 전해도금을 실행하는 것에 의해, 도금 레지스트막(44)의 개구부(45, 26) 내의 하지 금속층(23)의 상면에 배선(12) 및 박막 유도소자(13)를 형성한다. 다음에, 도금 레지스트막(44)을 박리한다.
다음에, 도 16에 나타내는 바와 같이, 배선(12) 및 박막 유도소자(13)를 포함한 하지 금속층(23)의 상면에 도금 레지스트막(27)을 패턴 형성한다. 이 경우, 배선(12)의 접속패드부 즉 주상전극(15) 형성영역에 대응하는 부분에 있어서의 도금 레지스트막(27)에는 개구부(28)가 형성되어 있다. 다음에, 하지 금속층(23)을 도금 전류로로 한 동의 전해도금을 실행하는 것에 의해, 도금 레지스트막(27)의 개구부(28) 내의 배선(12)의 접속패드부 상면에 주상전극(15)을 형성한다.
다음에, 도금 레지스트막(27)을 박리하고, 다음에, 배선(12) 및 박막 유도소자(13)를 마스크로 하여 하지 금속층(23)의 불필요한 부분을 에칭하여 제거하면, 도 17에 나타내는 바와 같이, 배선(12) 및 박막 유도소자(13) 아래에만 하지 금속층(30) 및 박막 유도소자용 하지 금속층(10)이 잔존된다.
다음에, 도 18에 나타내는 바와 같이, 배선(12), 박막 유도소자(13) 및 주상전극(15)을 포함한 자성막(19)의 상면에, 스크린 인쇄법이나 스핀 코트법 등에 의해, 에폭시계 수지 등으로 이루어지는 밀봉막(16)을 그의 두께가 주상전극(15)의 높이보다 두꺼워지도록 형성한다. 따라서, 이 상태에서는 주상전극(15)의 상면은 밀봉막(16)에 의해서 덮여 있다.
다음에, 밀봉막(16)의 상면측을 적절히 연삭하고, 도 19에 나타내는 바와 같 이, 주상전극(15)의 상면을 노출시키고 또한 이 노출된 주상전극(15)의 상면을 포함한 밀봉막(16)의 상면을 평탄화한다. 다음에, 도 20에 나타내는 바와 같이, 주상전극(15)의 상면에 땜납볼(17)을 형성한다. 다음에, 도 21에 나타내는 바와 같이, 다이싱라인(22)을 따라, 밀봉막(16), 자성막(19), 절연막(3) 및 반도체 웨이퍼(21)를 절단하면, 도 11에 나타내는 반도체장치가 복수개 얻어진다.
<제 4 실시형태>
도 22a는 본 발명의 제 4 실시형태로서의 반도체장치의 주요부의 투과 평면도를 나타내고, 도 22b는 그 B-B선을 따른 단면도를 나타낸다. 이 반도체장치에 있어서, 도 11a, 도 11b에 나타내는 반도체장치와 다른 점은 박막 유도소자(13) 아래에 있어서의 박막 유도소자용 배선(18)을 포함한 절연막(3)의 상면에 자성막(31)을 설치하고, 자성막(31)의 배치영역을 제외한 박막 유도소자용 배선(18)을 포함한 절연막(3)의 상면에 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(32)을 설치한 점이다.
이 경우, 자성막(31)은 자성시트(자성체 시트 혹은 자성체 분말을 포함한 수지시트)를 점착하는 것에 의해, 혹은 스퍼터 등에 의해 마스크를 이용하여 자성체막을 성막하는 것에 의해, 형성되어 있다. 그리고, 박막 유도소자용 하지 금속층(10)을 포함한 박막 유도소자(13)의 내단부는 자성막(31)에 레이저가공 등에 의해 형성된 개구부(33)를 통해 박막 유도소자용 배선(18)의 접속패드부에 접속되어 있다. 하지 금속층(30)을 포함한 배선(12)의 일단부는 절연막(3) 및 보호막(32)에 레이저가공 등에 의해 형성된 개구부(4a, 34)를 통해 접속패드(2a)에 접속되어 있 다.
이 반도체장치에서는 박막 유도소자(13) 아래에 있어서의 실리콘기판(1)상의 절연막(3)의 상면에, 자성시트 혹은 자성체막으로 이루어지는 자성막(31)을 설치하고 있으므로, 실리콘기판(1)에 발생하는 와전류에 기인하는 박막 유도소자(13)의 와전류손실을 저감할 수 있고, 더 나아가서는 박막 유도소자(13)의 특성열화(Q값의 저하)를 억제할 수 있다.
또, 이 반도체장치에서는 박막 유도소자(13) 아래에 자성막(31)을 설치하고, 배선(12) 아래에 수지로 이루어지는 보호막(32)을 설치하고 있으므로, 박막 유도소자(13)의 특성열화(Q값의 저하)를 억제할 수 있고 또한 예를 들면, 저저항의 실리콘기판(1)을 가상 그라운드로서 그 위에 보호막(32)을 통해 배선(12)을 형성할 수 있으며, 박막 유도소자(13) 및 배선(12)에 대해 최선의 고주파특성을 실현하는 것이 가능하게 된다.
<제 5 실시형태>
도 23은 본 발명의 제 5 실시형태로서의 반도체장치의 주요부의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 22b에 나타내는 반도체장치와 다른 점은 자성막(31) 및 보호막(32)의 상면에 폴리이미드계 수지 등으로 이루어지는 상층 보호막(상층 절연막)(35)을 설치한 점이다. 이 경우, 박막 유도소자용 하지 금속층(10)을 포함한 박막 유도소자(13)의 내단부는 자성막(31) 및 상층 보호막(35)에 레이저가공 등에 의해 형성된 개구부(33, 36)를 통해 박막 유도소자용 배선(18)의 접속패드부에 접속되어 있다. 하지 금속층(30)을 포함한 배선(12)의 일단부는 절연막(3), 보호막(32) 및 상층 보호막(35)에 레이저가공 등에 의해 형성된 개구부(4a, 34, 37)를 통해 접속패드(2a)에 접속되어 있다.
이 반도체장치에서는 박막 유도소자용 하지 금속층(10)의 자성막(31)에 대한 밀착성이 나쁜 경우에는 그 사이에 폴리이미드계 수지 등으로 이루어지는 상층 보호막(35)을 개재시키는 것에 의해, 그러한 불합리를 해소할 수 있다. 또, 상층 보호막(35)의 막두께의 분만큼, 박막 유도소자(13)를 실리콘기판(1)으로부터 이간시킬 수 있으므로, 박막 유도소자(13)의 특성열화가 한층 저감되고, Q값을 증대시킬 수 있다.
<제 6 실시형태>
도 24는 본 발명의 제 6 실시형태로서의 반도체장치의 주요부의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 23에 나타내는 반도체장치와 다른 점은 보호막(32) 및 상층 보호막(35)을 개별로 형성하는 것이 아니라, 폴리이미드계 수지 등의 동일한 수지재료를 이용하여 1회의 스크린 인쇄나 스핀 코트법 등에 의해 동시에 형성하는 것에 의해, 제조 공정수를 저감한 점이다.
<제 7 실시형태>
도 25는 본 발명의 제 7 실시형태로서의 반도체장치의 주요부의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 11b에 나타내는 반도체장치와 다른 점은 자성막(19)의 상면에 폴리이미드계 수지 등으로 이루어지는 보호막(절연막)(41)을 설치한 점이다. 이 경우, 박막 유도소자용 하지 금속층(10)을 포함한 박막 유도소자(13)의 내단부는 자성막(19) 및 보호막(41)에 레이저가공 등에 의해 형성된 개구 부(29, 42)를 통해 박막 유도소자용 배선(18)의 접속패드부에 접속되어 있다. 하지 금속층(30)을 포함한 배선(12)의 일단부는 절연막(3), 자성막(19) 및 보호막(41)에 레이저가공 등에 의해 형성된 개구부(4a, 7a, 43)를 통해 접속패드(2a)에 접속되어 있다. 이와 같이 한 경우에는 보호막(41)의 막두께의 분만큼, 박막 유도소자(13)를 실리콘기판(1)으로부터 이간시킬 수 있으므로, 박막 유도소자(13)의 특성열화가 한층 저감되고, Q값을 증대시킬 수 있다.
또한, 상기 실시예의 전부에 있어서, 열경화성 수지(10a, 19a), 밀봉막(16), 보호막(5)의 어느 것에도, 연자성체 분말(10b,19b)을 혼입하는 것으로 해도 좋다.
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도.
도 2는 도 1에 나타내는 반도체장치의 제조시에, 당초 준비한 것의 단면도.
도 3은 도 2에 계속되는 공정의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속 되는 공정의 단면도.
도 10은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도.
도 11a는 본 발명의 제 1 실시형태로서의 반도체장치의 주요부의 투과 평면도, 도 11b는 그 B-B선을 따르는 단면도.
도 12는 도 11에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 13은 도 12에 계속되는 공정의 단면도.
도 14는 도 13에 계속되는 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
도 20은 도 19에 계속되는 공정의 단면도.
도 21은 도 20에 계속되는 공정의 단면도.
도 22a는 본 발명의 제 2 실시형태로서의 반도체장치의 주요부의 투과 평면도, 도 22b는 그 B-B선을 따르는 단면도.
도 23은 본 발명의 제 3 실시형태로서의 반도체장치의 주요부의 단면도.
도 24는 본 발명의 제 4 실시형태로서의 반도체장치의 주요부의 단면도.
도 25는 본 발명의 제 5 실시형태로서의 반도체장치의 주요부의 단면도.

Claims (27)

  1. 복수의 접속패드 및 집적회로를 구비하는 반도체기판과,
    상기 복수의 접속패드의 적어도 일부를 제외한 상기 반도체기판상에 설치된 절연막과,
    상기 절연막의 위에 설치되어 상기 접속패드를 통해 상기 집적회로와 전기적으로 접속된 복수의 배선과,
    상기 절연막의 위에 설치된 박막유도소자와,
    상기 배선의 접속패드 위에 설치된 돌기전극과,
    상기 절연막 및 상기 배선을 덮고 또한 상기 돌기전극의 주위에 설치된 밀봉막과,
    상기 배선 아래, 상기 박막유도소자 아래, 및 상기 배선 아래와 상기 박막유도소자 아래 사이에서 상기 절연막 위에 설치된 수지 중에 자성체 분말이 혼입된 자성막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 자성체 분말은 NiCuZn, FeCoBN, CoHfTaPd 중의 어느 하나의 연자성체 분말로 이루어지는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 돌기전극 상에 땜납볼이 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 3항에 있어서,
    상기 돌기전극은 주상전극인 것을 특징으로 하는 반도체장치.
  5. 주면에 복수의 접속패드와 복수의 집적회로가 형성된 반도체 웨이퍼 위의 상기 복수의 접속패드의 적어도 일부를 제외한 영역에 절연막을 형성하는 공정과,
    배선과 박막유도소자를 형성할 영역 아래 및 이 사이에서 상기 절연막 위에, 수지 중에 자성체 분말이 혼입된 자성막을 형성하는 공정과,
    상기 접속패드를 통해 상기 집적회로와 전기적으로 접속된 복수의 상기 배선과 상기 박막유도소자를 상기 자성막 위에 형성하는 공정과,
    상기 배선의 접속패드 위에 돌기전극을 형성하는 공정과,
    상기 자성막 및 상기 배선을 덮으며 또한 상기 돌기전극의 주위에 밀봉막을 형성하는 공정과,
    상기 반도체 웨이퍼 및 상기 밀봉막을 다이싱하여 복수의 반도체장치를 얻는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 자성체 분말은 NiCuZn, FeCoBN, CoHfTaPd 중의 어느 하나의 연자성체 분말로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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  16. 제 5 항에 있어서,
    상기 밀봉막을 형성한 후에, 상기 돌기전극 상에 땜납볼을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
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